JPH04182984A

JPH04182984A - 半導体集積回路装置

Info

Publication number: JPH04182984A
Application number: JP2311973A
Authority: JP
Inventors: Tetsuya Matsumura; 哲哉松村; Hiroshi Segawa; 瀬川　浩; Kazuya Ishihara; 石原　和哉; Shinichi Uramoto; 浦本　紳一; Masahiko Yoshimoto; 雅彦吉本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-11-16
Filing date: 1990-11-16
Publication date: 1992-06-30
Anticipated expiration: 2009-12-14
Also published as: JPH06103599B2; DE4137515A1; US5379257A; DE4137515C2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コこの発明は半導体記憶装置と演算回路とが集積化された
半導体集積回路装置に関する。

［従来の技術］デジタル信号処理（ＤＳＰ）用途またはマイクロプロセ
ッサ内部においては、データに対し種々の演算が施され
る。被演算データはレジスタに格納される。このレジス
タに格納されたデータが読出されて所望の演算処理が施
される。

第７図はデジタル信号処理システムの一般的構成を示す
図である。第７図において、処理システムは、各種制御
信号を発生するための制御回路５００と、制御回路５０
０の制御の下にデータの書込みおよび読出しを行なうレ
ジスタ５０１および５０２と、これらのレジスタ５０１
および５０２に格納されたデータに対し所望の演算を行
なう演算器５０３とを含む。

制御回路５００は、この処理システムがマイクロブＤセ
ッサの場合、与えられた命令をデコードし、該命令を実
行するための各種制御信号を発生する。ＤＳＰ用途にお
いては、与えられた信号をデコードし、レジスタ５０１
および５０２と演算器５０３との間での演算を実行させ
るための必要な制御信号を発生する。制御回路５００、
レジスタ５０１および５０２、ならびに演算器５０３は
バス５０４を介して接続される。次に動作について簡単
に説明する。

レジスタ５０１および５０２のデータを読出し、この読
出されたデータを演算器５０３で演算する場合を考える
。この場き、制御回路５００からは、レジスタ５０１お
よび５０２内のデータを選択する信号（レジスタ・ポイ
ンター）が与えられかつレジスタ５０１および５０２を
読出しモードに設定する制御信号かバス５０４を介して
与えられる。

これにより、レジスタ５０１および５０２の選択された
データがバス５０４を介して演算器５０３へ与えられる
。演算器５０３はこの読出されたデータに対し予め定め
られた演算を行なって該演算結果をバス５０４上に伝達
する。このバス５０４上に送出された演算結果は、制御
回路５００の下に、他の機能ブロックへ伝達されて利用
されるか、またはレジスタ（５０１、または５０２また
は図示しない別のレジスタ）に格納されるかまたは、装
置外部へ出力される。

このような処理システムにおいて、入力データに対する
演算内容が一定である場合には、その演算を実行する回
路ブロックか１つのユニットとして構成されることか多
い。

第８図は上述のデジタル信号処理システムユニットを具
現化した従来の半導体集積回路装置の構成を示す図であ
り、２つのメモリに格納されているデータに対し所定の
演算を施す機能を実行するユニットの概略構成を示す図
である。第８図において、半導体集積回路装置６００は
、第１のメモリ１００と第２のメモリ１０１を含む。こ
の第１のメモリ１００および第２のメモリ１０１は、演
算データを格納するレジスタとして用いられ、第７図の
レジスタ５０１および５０２に対応する。

第１のメモリ１００は、データを格納するための複数の
メモリセルが行および列からなるマトリクス状に配置さ
れたメモリセルアレイ１００ｃと、外部から与えられる
第１のアドレスＡＤＡに応答して、メモリセルアレイの
対応するメモリセルを選択するためのデコーダ１００ｄ
と、入力データＤＩＡを受け、内部入力データを生成し
、メモリアレイ１００ｃ内の、デコーダ１００ｄにより
選択されたメモリセルへデータを書込むだめの入力回路
１００ａと、メモリセルアレイ１００ｃ内の、デコーダ
１００ｄにより選択されたメモリセルのデータを読出し
てメモリ外部へ出力するための出力回路１００ｂとを含
む。入力データＤＩＡはｎビット幅を有しており、メモ
リセルアレイ１００Ｃはｍワード×ｎビットの構成を有
している。デコーダ１００ｄによりｎビットの１ワード
が選択される。したがって、出力回路１００ｂから出力
される出力データＤＯＡもｎビットである。

第２のメモリ１０１も第１のメモリと同様の構成を有し
ており、ｍワード×ｎビット構成のメモリセルアレイ１
０１ｃと、第２のアドレスＡＤＨをデコードし、メモリ
セルアレイ１０１ｃの１ワード（ｎビット）を選択する
デコーダ１０１ｄと、入力データＤＩＢを受け、内部入
力データを生成してメモリセルアレイ１０１ｃのデコー
ダ１０１ｄによる選択ワードへ書込むための入力回路１
０１ａと、メモリセルアレイ１０１ｃのデコーダ１０　
】、　ｄによる選択ワードを読出して出力データＤＯＢ
を生成する出力回路１０１ｂを含む。

アドレスＡＤＡおよびＡＤＢか行アドレスおよび列アド
レスを含むか行アドレスのみを含むがはメモリセルアレ
イ１００ｃおよび１０１ｃの構成により決定れさる。メ
モリセルアレイ１００ｃおよび１０１ｃの１行に複数の
ワードが接続される場合にはアドレスＡＤＡおよびＡＤ
Ｂが行および列７）’レス両者を含む。メモリセルアレ
イ１００Ｃおよび１０１ｃの１行に１ワードのメモリセ
ルが接続される場合には、アドレスＡＤＡおよびＡＤＢ
は行アドレスのみを含む。

半導体集積回路装置６００はさらに第１のメモリ１００
からの出力データＤＯＡと第２のメモリ１０１からの出
力データＤＯＢを受け、所定の演算を施して演算結果デ
ータＤＯ３を生成する演算器１０２を含む。この演算器
１０２は第７図に示す演算器５０３に対応するものであ
り、加算器、乗算器、論理演算装置のいずれであっても
よい。

演算器１０２からの演算結果データＤＯＳはｎビットの
場合が示されている。この第１のメモリ１００および第
２のメモリ］０１は、データの書込み／読出しをランダ
ムなシーケンスで行なうことのできるランダム・アクセ
ス・メモリ（ＲＡＭ）の構成を有している。次に動作に
ついて簡単に説明する。

入力データＤＩＡおよび入力データＤＩＢはそれぞれこ
の集積回路装置６００の外部から与えられる。これらの
入力データＤＩＡおよびＤＩＢはたとえば２つのセンサ
の出力データであって別々の経路を介して与えられるデ
ータであってもよく、また第７図に示す制御回路５００
のような、制御ブロックの制御の下に、別の機能ユニッ
トから導出される２種類のデータであってもよい。まず
データの書込み動作について説明する。

この第１のメモリ１００および第２のメモリ１０１は通
常のＲＡＭと同一の動作を実行する。すなわち、第１の
メモリ１００においては、外部からの第１のアドレスＡ
ＤＡに従ってデコーダ１００ｄによりメモリセルアレイ
１００ｃの対応の１ワードか選択される。次いてｎビッ
トの入力データＤＩＡが入力回路１００ａを介して内部
入力データに変換され、選択されたｎビットの１ワード
へ書込まれる。

第２のメモリ１０１においても、第１のメモリ１００と
同様にして、デコーダ１０１ｄにより、第２のアドレス
ＡＤＢがデコードされ、メモリセルアレイ１０１Ｃの１
ワードか選択される。この選択された１ワードのメモリ
セルへ入力回路１０１ａを介してｎビットの人力データ
ＤＩＢが書込まれる。

次にこの第１および第２のメモリ１００および１０１か
らのデータ読出し動作について説明する。

第１のアドレスＡＤＡが与えられると、デコーダ１００
ｄによりメモリセルアレイ１００ｃの１ワード（ｎビッ
ト）が選択される。このメモリセルアレイ１００ｃにお
ける１ワードの選択後、出力回路１００ｂがイネーブル
され、出力回路１００ｂを介してｎビットの出力データ
ＤＯＡがメモリ１００の外部へ出力される。

同様に、第２のメモリ１０１においても、第２のアドレ
スＡＤＢに応答してデコーダ１０１ｄがメモリセルアレ
イ１０１ｃの１ワード（ｎビット）を選択する。次いで
出力回路１０１ｂがイネーブルされ、この選択された１
ワードのデータが読出され、ｎビットの出力データＤＯ
Ｂがメモリ１０１の外部へ出力される。

演算器１０２は、これらの出力データＤＯＡおよびＤＯ
Ｂを受け、所定の演算を行ない、演算結果データＤＯＳ
　（ｎビット）を出力する。

上述のような半導体集積回路装置を用いることにより、
第１のメモリ１００に格納されているデータ群Ａと第２
のメモリ１０１に格納されているデータ群Ｂの間での演
算を実行することができる。

たとえば、演算器１０２が加算器であれば、Ａｋ十Ｂ　
ｊ＝ｃ　ｉという演算を実行することができる。ここで、Ａｋおよ
びＢｊはデータ群ＡおよびＢのそれぞれに番目およびｊ
番目のワードであり、Ｃｉは出力データ群のｉ番目のデ
ータである。

またこの演算器１０２が、乗算器および累算器から構成
される場合には、第１のメモリー００および第２のメモ
リー０１かそれぞれ行列データを格納している場合、 ΣＡｉｊ−Ｂｊｋ−Ｃｉｋという行列演算を実行することかできる。ここでＡｉｊ
は行列Ａのｉ行ｊ列のデータワードを示し、Ｂｊｋは行
列Ｂの５行に列のデータワードを示し、Ｃｉｋは、乗算
結果行列の１行に列のデータワードを示す。

［発明が解決しようとする課８］上述のような従来の半導体集積回路装置においでは、第
１のメモリ、第２のメモリおよび演算器を第９図に示す
ように別々に配置する必要がある。

ここで、第９図は、第１のメモリ、第２のメモリおよび
演算器の集積回路装置６００内におけるレイアウトを概
略的に示す図である。

各回路ブロック、すなわち第１のメモリ１００、第２の
メモリ１０１および演算器１．０２を、第９図に示すよ
うに、別々に配置する場合を考える。

演算器１０２はｎビットの２人力を受ける。第１および
第２のメモリ１００および１０１の１行には、通常、複
数ワード分のメモリセルが接続されている。このため、
演算器コ０２の幅かメモリ１００および１０］のそれよ
りも小さくなり、集積回路装置６００内におけるレイア
ウトにおいてレギュラリティを確保することがてきない
という問題が生じる。

すなわち、第１のメモリ１００および第２のメモリ１０
１の両名の幅（第９図において横方向の長さ）の和は演
算器１０１の幅よりも大きい。したがって、演算器】０
２を、第１のメモリ１００および第２のメモリ１０１に
対し等距離の関係を保つように配置１５た場合、この半
導体集積回路装置６００には第９図に示すように空領域
Ｅ１およびＥ２が存在することになる。このため、半導
体集積回路装置ｔ６００におけるチ・ツブの面積利用効
率が低下し、高集積化に対する１つの障害となる。

また、この第１のメモリ１００および第２のメモリ１０
１の１行が１ワードすなわち、１行にｎビットのメモリ
セルが接続される構成の場合であっても、この第１のメ
モリ１００および第２のメモリ］０１においては、メモ
リセルを選択するためのデコーダ回路などの周辺回路が
必要とされるため、第１のメモリ１００および第２のメ
モリ１０１の幅の和は演算器１０２の幅よりも大きくな
り、上述の場合と同様そのレイアウトにおいてレギュラ
リティを確保することができないという問題が生じる。

また、第１のメモリ１００および第２のメモリ１０１と
演算器１０２とは比較的長い配線し１およびＬ２を介し
てそれぞれ接続されるため、この配線し１およびＬ２に
よる信号遅延が生し、処理速度が低下するという問題が
生しる。特に、レイアウトにおいてレギュラリティを向
上させるために、この第９図に示す空領域Ｅ１およびＥ
２のいずれか一方の領域へ他の制御回路を挿入し、演算
器１０２を第９図において空き領域ＥｌＯ方へずらせて
配置した場合、この配線Ｌ１とＬ２どの長さが異なるこ
とになり、この集積回路装置における演算処理速度はこ
の長い方の配線による遅延により決定されるため、処理
速度かさらに低下するという問題が生じる。

また、このような半導体集積回路装Ｗ６００は、ＤＳＰ
用途やマイクロプロセッサにおいては、第１０図に示す
ように他の機能ブロック（機能ユニット）と同一チップ
上に集積化される。このような場合、半導体集積回路装
置６００が上述のようにそのレイアウトにおいてレギュ
ラリティを有していない場合、この半導体チップ７００
上に機能ブロック６５０および６５１等を高密度に配置
することができなくなり、高密度の大規模集積回路装置
を実現することが出来なくなるという問題が生じる。

特に、このような半導体集積回路装置がＤＳＰ用途に用
いられる場合、このようなりＳＰ用途においては機能ブ
ロック６５０、および６５１等はゲートアレイを用いて
構成される場合か多く、高密度かつ高集積化されゲート
アレイロジックを実現することができなくなるという問
題か生じる。

また、このような大規模集積回路装置の処理速度かこの
半導体集積回路装置６００の動作速度で決定され、上述
のように配線に起因する遅延により半導体集積回路装置
６００の処理速度が低下すれば、このチップ７００上に
形成された大規模集積回路装置の処理速度が低下すると
いう問題も生しる。

それゆえ、この発明の目的は従来の半導体集積回路装置
の有する欠点を除去することのできる半導体集積回路装
置を提供することである。

この発明の他の目的は、小占有面積で高速な半導体集積
回路装置を提供することである。

この発明のさらに他の目的は、レイアウトにおいて高い
レギュラリティを備える半導体集積回路装置を提供する
ことである。

［課題を解決するための手段］この発明に係る半導体集積回路装置は、複数のメモリセ
ルグループからなるメモリセルアレイを含む。この複数
のメモリセルグループの各々は、各々が１以上の列と複
数行のマトリックス状に配列されたメモリセルからなる
ビットアレイを複数個含む。各メモリセルグループのビ
ットアレイは他のメモリセルグループのビットアレイと
交互に配列される。

この発明に係る半導体集積回路装置はさらに、複数のメ
モリセルグループの各々に対応して設けられ、外部から
各々に与えられるアドレス信号に応答して、対応のメモ
リセルグループから対応のメモリセルを選択するための
複数の選択手段と、少なくとも１つのメモリセルグルー
プから読出されたメモリセルの記憶情報を受けて予め定
められた演算を行なう演算手段を含む。

［作用コこの発明における半導体集積回路装置においては、メモ
リセルアレイにおいて各メモリセルグループのとットア
レイが他のメモリセルグループのそれと交互に配置され
る。

したがって、メモリセルアレイ領域のビ・ソトアレイに
対応して、演算手段に含まれる各ビ・ントを構成する演
算回路を配置することかでき、この半導体集積回路装置
のレイアウトにおけるレギュラリティを確保することが
でき、かつチ・ンプ面積の利用効率を改善することがで
きる。

また、この演算手段とメモリセルアレイとは演算手段を
構成する演算回路をメモリセルアレイのビットアレイに
対応して配置することができるので、最小の配線長で、
選択されたメモリセルのデータを演算手段へ伝達するこ
とができ、信号遅延が最小となる。

［発明の実施例コ第１図はこの発明の一実施例である半導体集積回路装置
の全体の構成を概略的に示す図である。

半導体集積回路装置８００は、第１のグループＡの複数
のメモリセルと第２のグループＢのメモリセルが混在し
て配置されるメモリセルアレイ１を含む。メモリセルア
レイ１において、第１のグループＡのメモリセルからな
るビットアレイと、第２のグループＢのメモリセルから
なるビットアレイとが交互に配置される。ここでビット
アレイは、データワードの同一桁を構成するデータビッ
トからなるアレイである。たとえばメモリセルアレイの
１行に複数ワードが配置される場合、ビットアレイの１
列には、この複数のデータワードの同一桁を構成するデ
ータビットが配置される。

ビットアレイＡｔは第１のグループＡの各データワード
の第Ｌビットのデータを記憶する。ビットアレイＢｉは
、第２のグループＢの各データワードの第ｉビットのデ
ータを記憶する。ここでｉはＯないしｎ−１の整数であ
り、１ワードはｎビットである。ビットアレイＡｉとビ
ットアレイＢｉとが交互に配置される。各グループに対
し、１行にｐワードのメモリセルが接続される場合、メ
モリセルアレイは２Ｘｐｘｎ列を有し、ビットアレイＡ
ｉ、Ｂｉはそれぞれｐ列を備える。

この半導体集積回路装置８００はさらに、第１のアドレ
スＡＤＡに応答して、メモリセルアレイ１のビットアレ
イＡＯないしＡｎ−１各々から１ビツトずつ合計ｎビッ
トの１ワードを選択する第１のデコーダＡ４と、第２の
アドレスＡＤＢに応答してメモリセルアレイ１のビット
アレイＢＯ〜Ｂｎ−１各々から１ビツトずつ合計ｎビッ
トの１ワードを選択する第２のデコーダＢ５と、第１の
デコーダＡ４および第２のデコーダＢ５により選択され
たワードへ入力データＤＩＡおよびＤＩＢを書込むため
の入力回路２と、デコーダ４および５により選択された
ワードのデータを読出すための出力回路３を含む。

入力回路２は、ｎ個の単位入力回路２００を含んでおり
、各単位入力回路２００はメモリセルアレイ１の両グル
ープのビットアレイに対応して設けられる。この単位入
力回路２００は入力データＤＩＡおよびＤＩＢの各１ビ
ツトを対応のビットアレイへ伝達する。

出力回路３もこの両メモリセルグループＡ１およびＢの
各ビットアレイ対応に設けられた単位出力回路３０を含
む。この単位出力回路３０からは対応のビットアレイの
１ビツトのデータすなわちビットアレイＡｉおよびＢｉ
からの１ビツト合計２ビットのデータが出力される。こ
の入力回路２および出力回路３は、ｌ−たかって、同時
に２種類のｎビットのデータを入出力することかできる
ように、２０ビツトの幅を有してしている。入力回路２
は、書込みイネーブル信号ＷＥによりその動作が制御さ
れる。

この半導体集積回路装置８００はさらに、出力回路３か
らの出力データを受け、予め定められた演算を施して出
力する演算器６と、演算器６からの演算結果データを出
力イネーブル信号ＯＥＡ。

ＯＥＢおよびＯＥＳに応答して出力するトライステート
バッファ群７を含む。演算器６は、加算を行なう場合が
一例として示されており、各ビットアレイＡｉおよびＢ
ｉに対応して加算回路ＦＡｉが設けられる。この加算回
路ＦＡｉは、対応の両グループのビットアレイからの２
ビツトのデータを受けて加算して出力する全加算器であ
る。

トライステートバッフ７群７は、演算回路ＦＡｉ対応に
設けられたバッファを備えており第１のグループＡの読
出しデータＤＯＡおよび第２のグループＢの読出しデー
タＤＯＢならびに演算結果出力ＤＯ５を出力することが
できる。このトライステートバッファ群７の出力タイミ
ングおよび出力データの種類は、制御信号ＯＥＡ、ＯＥ
ＢおよびＯＥＳにより指定される。このトライステート
バッファ群７は、出力イネーブル信号ＯＥＡ、ＯＥＢお
よびＯＥＳがディスエーブル状態の場合には、その出力
ＤＯＡ、ＤＯＢおよびＤＯ５をハイインピーダンス状態
に設定する。

上述のように入力回路２の単位入力回路２００、出力回
路３の単位出力回路３０、演算器６の演算回路ＦＡｉお
よびトライステートバッフ７をメモリセルアレイ１の各
ビットアレイに対応して配置する（ビットスライス配Ｍ
）ことにより、この半導体記憶装置のレイアウトにおけ
るレギニラリティが確保され、小占有面積で効率的に半
導体記憶装置と演算器とを集積化した構成が得られる。

この半導体記憶装置８００に与えられる信号Ｃ８は、こ
の半導体記憶装置を選択状態とし、データの書込み／読
出し動作を可能にするための制御信号である。

第２図は、第１図に示す半導体集積回路装置の第ａビッ
トのビットアレイとそれに関連する部分の構成を示す図
である。第２図において、ビットアレイＡＱとビットア
レイＢＱとが隣接して配置される。ビットアレイＡ廷お
よびビットアレイＢ麩はそれぞれ４列から構成される。

これは、メモリセルアレイ１において、１行に各グルー
プの４ワードのデータが配置されるためである。この１
つのビットアレイに設けられる列数は、この１行に接続
されるワード数に応して決定される。

ビットアレイＡ１１ｕの各列を選択するために、ビット
線ＡＢＬｕｏ、ＡＢＬｍｌ、ＡＢＬＱ２およびＡＢＬｆ
１３が配置される。ビットアレイＢｌｌにおいても、同
様にビット線ＢＢＬ痣０、ＢＢＬ　Ｑｌ、ＢＢＬ店２お
よびＢＢＬｕ３か配置される。

ここでメモリセルアレイ１におけるビット線構造は、互
いに相補なデータが伝達される相補ビット線対構造を想
定しているため、各ビット線は対をなして配置される場
合が図示されている。

ビットアレイＡｍはさらにデータ読出し時にこのビット
アレイＡＱの１列を選択するためのＡセレクタ２２と、
データ書込時にこのビットアレイＡＱの１列を選択する
Ａ′セレクタ２２′を含む。

このＡセレクタ２２およびＡ′セレクタ２２′は、第１
図に示すデコーダＡ４からの列選択信号であるＹデコー
ド信号に応答して１列（ビット線）を選択する。

ビットアレイＢ（も同様に、データ書込み時にこの１７
８７１４８誌の１列を選択するためのＢセレクタ２３と
、データ書込み時にこのビットアレイＩｎの１列を選択
するＢ′セレクタ２３′を含む。このＢセレクタ２３お
よびＢ′セレクタ２３′は第１図に示すデコーダＢ５か
らの列指定信号であるＹデコード信号より１列（１本の
ビット線）を選択する。

出力回路３は、単位出力回路３０として、Ａセレクタ２
２により選択されたメモリセルのデータをデータ線ｌ１
０ＡおよびＩ　１０Ａ　−Ｂを介して受け、このデータ
線上の信号を差動的に増幅するセンスアンプ回路２４と
、Ｂセレクタ２３が選択したメモリセルデータをデータ
線１１０Ｂおよびｌ１０Ｂ−Ｂを介して受け、この受け
た信号を差動的に増幅するセンスアンプ回路２５を含む
。ここで、「・Ｂ」は相補信号（または信号線）を示し
、図面においては、各記号の上にバーか付されている信
号を表わすものとする。ここでセンスアンプ回路２４お
よび２５がそれぞれ相補的な信号を差動増幅するように
示されているのは、メモリセルアレイ１のビット線構造
が相補ビット線構造であり、１列が選択された場合、相
補なデータがＡセレクタ２２およびＢセレクタ２３によ
り選択される構成とされるためである。このセンスアン
プ回路２４および２５は、半導体集積回路装置のデータ
読出しモード時において活性状態とされる。

メモリセルアレイ１に含まれるメモリセルがキャパシタ
を含むセル構造を有するダイナミックＲＡＭの場合、メ
モリセルアレイ１の各ビット線対にはセンスアンプがこ
のセンスアンプ回路２４．２５とは別に設けられる。メ
モリセルがＥＣＬＲＡＭ（エミッタカップルドＲＡＭ）
またはスタティックＲＡＭの場合、このセンスアンプ回
路２４゜２５は通常のセンスアンプと同様である。

入力回路２は、単位入力回路２００として入力データＤ
ＩＡＩＩを受けて内部人力データＤＩＡＩｌおよびＤＩ
Ａｆｌ・Ｂを生成する入力バッファＡＩＢと、入力デー
タＤＩＢＩＪを受け、内部入力データＤＩＢｉおよびＤ
ＩＢＩＢを生成する入力バッファＢＩＢを含む。この単
位入力回路２００は、書込みイネーブル信号ＷＥに応答
して活性状態とされ、内部入力データを生成する。この
書込みイネーブル信号ＷＥがディスエーブル状態のとき
、単位入力回路２００の出力はハイインピーダンス状態
とされる。この人力バッファＡｒＢの生成した内部入力
データはＡ′セレクタ２２′へ与えられ、入力バッフ７
ＢＩＢが生成した内部入力データはＢ′セレクタ２３′
へ伝達される。Ａ′セレクタ２２′は、このデータ書込
み時において、デコーダ４からのＹデコード信号に応答
してビットアレイＡｌｌの一列を選択し、入力バッファ
ＡＩＢからの内部入力データを選択された列へ伝達する
。

Ｂ′セレクタ２３′は、デコーダ５がらのＹデコード信
号に応答してビットアレイＥｌの１列を選択し、入力バ
ッファＢＩＢの生成した内部入力データを選択列に伝達
する。

読出し部に設けられたＡセレクタ２２およびＢセレクタ
２３と書込み部に設ｊすられたへ′セレクタ２２′　と
Ｂ′セレクタ２３′は、データ書込み時および読出し時
にともに作動状態とされる構成であってもよく、それぞ
れデータ読出し時およびデータ書込み時においてのみ作
動状態とされる構成であってもよい。

書込み部のＡ′セレクタ２２′　とＢ′セレクタ２３′
がデータ読出し時においても作動状態とされる場合、人
力バッファＡＩＢおよびＢＩＢがともに出力ハイインピ
ーダンス状態とされれば、そのデータ読出しに対し悪影
響を及ぼすことはない。

したがって、この場合、人力バッファＡＩＢおよびＢＩ
Ｂは、書込みイネーブル信号ＷＥに従って出力状態が制
御されるトライステートバッファにより構成される。

データ書込み時において読出し部のＡセレクタ２２およ
びＢセレクタ２３が作動状態とされる場合、センスアン
プ回路２４および２５が非作動状態とされることにより
、そのデータ書込みに対する消費電流等の悪影響を及ぼ
すことはない。この構成は通常のスタティク型ランダム
・アクセス・メモリの構成から類推することができる。

また、たとえメモリセルアレイ１がダイナミック型ラン
ダム・アクセス・メモリから構成されていても、このビ
ットアレイＡｆｌおよびＢｍ内部に各ビット線対応にセ
ンスアンプが設けられており、センスアンプ回路２４お
よびセンスアンプ２５をこのアレイ内部のセンスアンプ
で増幅されたデータをさらに増幅するメイン・アンプと
して用いれば、何らデータ読出し／書込みに対する悪影
響か生じることはない。

この演算回路２６は、このセンスアンプ回路２４および
２５からのデータＡＩＬ、ＡＱ、・Ｂと、データＢｌｌ
、ＢＱ−Ｂを受けて加算を行なう全加算器ＦＡｕから構
成される。この加算回路２６は、下位ビットの加算回路
からのキャリー出力Ｃ１Ｍをのキャリー人力として受け
、かつそのキャリー出力ＣＯ（を上位ビットの加算回路
へ伝達する。

トライステートバッファ２７は、この加算回路２６の出
力を受けるトライステートバッファＴＢＳと、センスア
ンプ２４からの出力データＡ（を受けるトライステート
バッファＴＢＡと、センスアンプ２５からの出力データ
Ｂｌｌを受けるトライステートバッファＴＢＢを含む。

トライステートバッファＴＢＳは、出力イネーブル信号
ＯＥＳにより導通が制御される。トライステートバッフ
ァＴＢＡは出力イネーブル信号ＯＥＡにより導通か制御
される。トライステートバッファＴＢＢは田カイネーブ
ル信号ＯＥＢにより導通か制御される。

このトライステートバッファＴＢＡ、ＴＢＳおよびＴＢ
Ｂから出力データＡｆＬ、、、Ｓ１！、およびＢＱ、か
それぞれ装置外部へ出力される。

ここで、加算回路２６か全加算器の場合最上位ビットの
加算回路からはキャリーか出力される。

これは、最上位ビットの加算回路からの出力に対し、オ
ーバーフローの有無を示すためのキャリー出力用トライ
ステートバッファをさらに設けておき、このトライステ
ートバッファを出力イネーブル信号ＯＥＳより制御する
構成をとることにより、確実な演算を行なうことができ
る。

この出力イネーブル信号０ＥＳＳＯＥＡおよびＯＥＢを
用いることにより、加算結果出力のみならす、第１のグ
ループへのデータおよび第２のグループＢのデータをも
併せて読出すことかでき、より汎用性の高い半導体集積
回路装置を得ることができる。

第３図は、この第２図に示すピントアレイの１行のメモ
リセルの配置の一例を示す図である。第３図において、
第１図のグループＡのデータを格納するメモリセルＭＣ
ＡはデコーダＡ４出力により選択状態とされるワード線
ＷＬＡに接続される。

第２のグループＢのデータを格納するメモリセルＭＣＢ
は、デコーダＢ５出力により選択状態とされるワード線
ＷＬＢにより選択される。メモリセルＭ　ＣＡ　］〜Ｍ
ＣＡ４は、ワード線ＷＬＡが選択状態となったとき、そ
の記憶データをビット線ＡＢＬｌ−ＡＢＬ４上へ伝達す
る。メモリセルＭＣ８１〜ＭＣＢ４は、ワード線ＷＬＢ
が選択状態となったとき、その記憶データをビット線Ｂ
ＢＬＩないしＢＢＬ４へ伝達する。ここで、第３図にお
いて、図面を簡略化するために、ビット線は、相補対を
とらず、１本のビット線で構成されるように示されてい
る。

第３図に示すように、第１のグループ選択用ワード線Ｗ
ＬＡと第２のグループ選択用ワード線ＷＬＢとを平行に
配置することにより、容易にこの２つの異なるデコーダ
８カにより選択されるメモリセル群を、１つのメモリセ
ルアレイ内に混在して配置することができる。次に、こ
の第１図および第２図に示す半導体記憶装置の動作につ
いて説明する。

今説明を具体的にするために、この半導体集積回路装置
の第１のグループへのアレイおよび第２のグループＢの
アレイは、ともに、６４ワード（］ワード×８ビット）
を記憶している場合を想定する。また、このメモリセル
アレイ１は、１６行で構成されるとする。この場合、１
行には４ワードが接続される。この場合の具体的構成を
第４図に示す。

第４図において、メモリセルアレイ】は、１６行で構成
されており、各ビットアレイＡｉおよびＢ１は４列×１
６行で構成される。このビットアレイＡｉおよびＢ１の
４列には、異なるワードの同一桁のデータが格納される
。ビットアレイＡｉおよびビットアレイＢｉとは、ワー
ドの各ビットごとに交互に配置される。すなわち、ビッ
トアレイＡ１−１、Ｂ１−１、Ａｉ、Ｂ上、Ａｉ＋１お
よびＢｉ＋１の順に配置される。

メモリセルアレイ１の第鉦ビットは、第１のグループの
ビットアレイＡＩＪと第２のグループのビットアレイＢ
Ｑとから構成される。すなわち、メモリセルアレイ１の
第麩ビットは８列で構成される。したがって、メモリセ
ルアレイ１は、１６行×６４列となる。

出力回路３の単位出力回路（センスアンプ対）３０もメ
モリセルアレイ１の各ビットに対応して配置されるので
、合計８個の単位出力回路（センスアンプ対）３０から
構成される。演算回路６も、同様に、メモリセルアレイ
１の各ビットに対応して８個の加算回路２６から構成さ
れる。また出力部のトライステートバッフ７群７におい
ても、３個のトライステートバッファＴＢＡ１ＴＢＳお
よびＴＢＢがメモリセルアレイ１の各ビットに対応して
各々８個配置される。今、第１のアドレスＡＤＡが１０
番地を示し、第２のアドレスＡＤＢが２０番地を示して
いる場合を想定する。Ｏ番地は各ビットアレイの第０行
第０列であり、１５番地は第１５行第１列、１６番地は
第０行第１列である。

この場合、デコーダＡ４により、第１のグループのビッ
トアレイＡｉから１０番地のワードＭＡ（１０）＜７：
０＞が選択される。ここで、く７．０〉はＡＯを最下位
ビットとしＡ７を最上位ビットとする８ビツトデータを
示す。このワードＭＡ（１０）の各ビットは、ビットア
レイＡＯ〜Ａ７の同一列（第４図において第０列）に配
置されている。

また、第２のアドレスＡＤＢが２０番地を示している場
合、デコーダＢ５により、第２のグループＢのビットア
レイＢＯ〜Ｂ７の第４行、第１列のメモリセルが選択状
態とされる。

これにより、ワードＭＢ　（２０）＜７　：　Ｏ＞か選
択される。ここで、１ワードのデータビットは、各ビッ
トアレイにおいて同一行の同一列に配置されている。

Ａデコーダ４およびＢデコーダ５へは６ビツトのアドレ
スＡＤＡおよびＡＤＢが与えられ、たとえば下位４ビツ
トにより１行が選択され、一方、上位２ビツトからＹデ
コーダ信号を発生して各ビットアレイＡｉ、Ｂｉから１
列か選択される。

データ書込み時においては、この選択されたワードＭＡ
（１０）およびＭＢ　（２０）へ入力回路２およびセレ
クタ２２′および２３′を介して入力データＤＩＡおよ
びＤＩＢか書込まれる。このデータの書込みは書込みイ
ネーブル信号ＷＥに応答して行なわれる。次にこのメモ
リセルアレイ１からのデータ読出し動作および演算回路
６における演算動作について説明する。

第１のグループＡの番地ＡＤＡに格納されるデータワー
ドをＭＡ　（ＡＤＡ）および第２のグループＢの番地Ａ
ＤＢに格納されるデータワードをＭＢ　（ＡＤＢ）とし
て以下の動作説明を行なう。

第１のグループＡの１０番地のメモリセルに“００００
１０１０　（２）；１０進数の１０“のデータワードＭ
Ａ（１０）が記憶されており、また第２のグループＢの
２０番地のメモリセルに“０００１０１００　（２）；
　１０進数の２０“のデータワードＭＢ　（２０）が記
憶されている場合を考える。ここで、（２）は２進数を
示す。すなわち、ＭＡ　（１０）＜７：０＞−００００１０１０ＭＢ　（
２０）＜７　：　Ｏ＞−０００１０１００の場合を想定
する。この第１のグループの１０番地および第２のグル
ープの２０番地の位置を第４図に斜線で囲むブロックで
示す。このデータワードＭＡ（１０）およびＭＢ　（２
０）の第２ビツトのデータを記憶するビットアレイＡ１
およびＢ１の部分の構成を第５図に示す。

第５図において、ビットアレイＡ１においてこの第５図
の第０行０列に０番地のデータＭＡ　（０）の第２ビツ
ト目のデータが格納され、以下この第０列の第１５行に
は第１５番地のデータＭＡ（１５）の第２ビツト目のデ
ータが格納される。第１列においては、１６番地のデー
タＭＡ（１６）の第２ビツトが格納され、以下第１５行
まで順次番地が増大し、第１５行において第３１番地の
データＭＡ（３１）の第２ビツト目のデータが格納され
る。これにより、第３列の第１５行において第６３番地
のデータＭＡ（６３）の第２ビツト目のデータが格納さ
れる。第２グループのビットアレイＢ１においても同様
に、第０列Ｏ行から第３列第１５行まで番地が順次増大
し０番地のデータｋｉＢ　（０）の第２ビツト目のデー
タから第６３番地のデータＭＢ　（６Ｂ）の第２ビツト
目のデータが格納される。したがって、第５図において
、上述のデータが格納されている場合、とットアレイＡ
１の１０番地（第１０行第０列）にはデータ“〕、゛が
１０番地の第２ビツト目のデータＭＡ（１０）く１〉と
して格納される。また、ビットアレイＢ１の第４行第１
列には、データ“０゛が２０番地の第２ビツト目のデー
タＭＢ　（２０）＜　１　＞とじて格納される。

デコーダＡ４およびデコーダＢ５に与えられるアドレス
ＡＤＡおよびＡＤＢはそれぞれ１０番地および２０番地
を２進表示したものである。すなわち、ＡＤＡ−００１０１０、ＡＤＢ−０１０１００である。この６ビツトのアドレスのうち、上位２ビツト
は、ビットアレイＡ１およびＢ１から１列を選択するた
めに用いられる。すなわちこの上位２ビツトアドレスは
、デコーダＡ４およびデコーダＢ５に含まれる列選択用
デコーダ（Ｘデコーダ）に与えられる。このＸデコーダ
からＹデコード信号かセレクタ２２．２２′、２３．２
３’へ選択信号として与えられる。したがって、この第
１のアドレスＡＤＡの上位２ビツト″００′により第１
グループＡのビットアレイＡ１の第０列がセレクタ２２
．２３’　により選択され、また第２のアドレスＡＤＢ
の」１位２ビット“０１′により、第２グループＢのビ
ットアレイＢ１の第１列かセレクタ２３．　２３’より
選択される。

このアドレスＡＤＡおよびＡＤＢの下位４ビツトは、そ
れぞれデコ一ダＡ４およびデコーダＢ５の行選択用のＸ
デコーダへ与えられてデコードされる。すなわち、第１
のアドレスＡＤＡの下位４ビツト“１０１０″により、
第１グループＡのビットアレイＡ１の第１０行目か選択
され、第２のアドレスＡＤＢの下位４ビツト“０１００
″により第２グループＢのビットアレイＢｉの４行目が
選択される。したがって、第５図に四角印で示す部分の
メモリセルか選択されることになる。

この第５図に四角印で示されるデータを読出す場合は以
下のようにして行なわれる。

まず、チップセレクト信号Ｃ５に応答して、デコーダＡ
４およびデコーダＢ５かそれぞれ第１のアドレスＡＤＡ
および第２のアドレスＡＤＢをデコードする。これによ
り、第１のグループＡのビットアレイＡｉにおいては、
第１０行のメモリセルがすべて選択状態とされ、また第
２のグループＢのビットアレイＢｉにおいては、第４行
のメモリセルがすべて選択状態とされる。この選択され
た行のメモリセルデータはそれぞれ対応のビット線ＡＢ
ＩＩＯ〜ＡＢ１１ＢおよびＢＢＬ　Ｑ、Ｏ〜ＢＢＬ史３
上に伝達される。

次にこのデコーダＡ４およびデコーダＢ５からの列選択
信号（Ｙデコード信号）によりＡセレクタ２２およびＢ
セレクタ２３が選択動作をし、ビットアレイＡｔ（第５
図においてＡＩ）の第０列のビット線ＡＢＬｕＯを選択
し、この選択されたビット線ＡＢＬｕＯ（相補ビット線
対であり正確にはＡＢＬ桔０およびＡＢＬＩｌｍＯ・Ｂ
）をバス線ｌ１０Ａおよびｌ１０Ａ　−Ｂへ接続する。

またＢセレクタ２３は、第２のグループＢのビットアレ
イＢｉ（第５図においてＢｌ）の第１列のビット線ＢＢ
Ｌ４１　（および相補ビット線対ＢＢｕｌｌ・Ｂ）を選
択し、バス線ｌ１０Ｂおよび１１０Ｂ−Ｂへ接続する。

次いで、このＡセレクタ２２およびＢセレクタ２３によ
り選択されたメモリセルデータは、出力回路３を構成す
る、メモリセルアレイ１の各ビット対応に設けられたセ
ンスアンプ回路２４およびセンスアンプ回路２５により
増幅される。この出力回路３の各センスアンプ回路で増
幅されたメモリセルデータＡｉ、、Ａｉ−Ｂ、Ｂｉ、Ｂ
ｉ−Ｂは演算器６へ与えられるとともに、トライステー
トバッファ群７に含まれるメモリセルアレイ１の各ビッ
ト対応に設けられたトライステートバッファＴＢＡおよ
びＴＢＢにそれぞれ与えられる。

メモリセルアレイ１の各ビットに対応して配置されてい
る加算回路すなわち全加算器２６は、この対応の出力回
路（センスアンプ対２４および２５）から与えられたデ
ータＡｉ、Ｂｉおよび下位ビットからのキャリー出力を
キャリー人力Ｃ１ｉとして受け、加算を行なって、加算
結果を示すデータＳｔおよびキャリーＣＯｉを出力する
。第５図おいては、全加算器２６は、下位ビットの全加
算器からのキャリー出力をキャリー人力Ｃ１ｌとして受
け、その加算結果Ｓ１およびキャリー出力ＣＯＩを出力
する。この演算回路（全加算器）２６からのサム出力Ｓ
ｉはトライステート１＜、ソファ群７に含まれる対応の
出力用トライステードパ・ソファＴＢＳへ与えられる。

トライステートバッファ群７は、出力イネーブル信号Ｏ
ＥＡ、ＯＥＢおよびＯＥＳにより出力可能状態となり、
それまでハイインピーダンス状態であった出力を与えら
れたデータに対応する状態に設定する。ここで、最下位
ビ・ットの演算回路（全加算器）２６のキャリー人力Ｃ
ＩＣＢ！、接地電位レベルの０に設定される。この出力
イネーブル信号ＯＥＡ、ＯＥＢおよびＯＥＳをイネーブ
ル状態とすることにより、ドライステートノ〈・ソファ
群７から第１グループＡの選択されたワードのデータＤ
ＯＡ、！２のグループＢの選択されたワードのデータＤ
ＯＢおよび演算回路６の演算結果出力ＤＯＳが装置外部
へ出力される。次に、第５図を参照して具体的なデータ
演算動作につ（Ｘで説明する。　ＭＡ　（１０）＜７　
：　０＞−００００１０１０であるため、ＭＡ　（１０）＜　１　＞−１である。

また、ＭＢ　（１０）＜７：０＞−０００１０１００で
あるため、ＭＢ　　（２０）　　＜１＞−０である。このビットアレイＡ１の選択ビ・ントのデータ
″ビおよびビットアレイＢ１の選択ビ・ソトのデータ“
ＯｏはＡセレクタ２２およびＢセレクタ２３により選択
されてセンスアンプ回路２４および２５へ伝達される。

センスアンプ回路２４および２５はそれぞれこの与えら
れたデータ“１“および“０“を増幅し、第２ビツト目
に対応して設けられた演算回路（全加算器ＦＡＩ）２６
へ与える。

この第２ビツト目に対応して設けられた演算回路（全加
算器ＦＡＩ）２６のキャリー人力Ｃ１ｌは“０”である
。なぜならば、第１ビツト目に対応して設けられた演算
回路（全加算器ＦＡＯ）２６に対する入力データＡＯお
よびＢＯの値はともに“０″であり、この第１ビツト目
の演算回路（全加算器（ＡＦＯ）２６からのキャリーが
生じないからである。この結果、第１ビツト目の演算回
路（全加算器ＦＡＩ）２６のサム出力Ｓ１は“１°、キ
ャリーＣＯ１は０”となる。したがって、この第４図に
示す構成において、演算器６は、入力データＭＡ（１０
）と入力データＭＢ（２０）との加算を行なうため、こ
の加算結果はトライステートバッファ７へ与えられる。

加算結果は、＋）　　　０００１０１００となる。

トライステートバッファ７群は、外部からの出力イネー
ブル信号ＯＥＡ、ＯＥＢおよびＯＥＳがイネーブル状態
となったときに与えられた信号を出力する。したがって
、ＤＯＳ−０００１１１１０、ＤＯＡ−００００１０１０、ＤＯＢ−０００１０１００となる。この第１のグループＡおよび第２のグループＢ
において選択されたワードのデータをも併せて出力可能
と構成することにより、この演算結果を出力すると同時
に、そのときの被演算データをも装置外部でモニタする
ことができ、汎用性の高い半導体集積回路装置を得るこ
とができる。

また、このとき出力イネーブル信号ＯＥＳのみをディス
エーブル状態とし、出力イネーブル信号ＯＥＡおよびＯ
ＥＢのみを出力イネーブル状態とすれば、単に第１のグ
ループＡおよび第２のグループＢの選択ワードのメモリ
セルデータのみを出力することもでき、この半導体集積
回路装置をバッファ記憶装置として用いることもできる
。

なお上述の構成においては、出力回路３と入力回路２と
が別々に設けられており、たとえばデジタル信号処理用
途においてデータ入力とデータ読出しとを独立に実行す
ることが可能なように構成されている。しかしながら、
この入力回路２と出力回路３とは同一の回路を用いて構
成してもよい。

その場合、第２図に示す構成においてＡ′セレクタ２２
′はＡセレクタ２２と共用され、またＢセレクタ２３と
Ｂ′セレクタ２３′とが共用される構成となり、この共
用されたセレクタへ、それぞれ書込みイネーブル信号Ｗ
Ｅに応答して内部入力データを出力する入力バッファＡ
ＩＢおよびＢＩＢがそのデータバス線１１０Ａ、ｌ１０
Ａ−Ｂおよびｌ１０Ｂ、ｌ１０Ｂ−Ｂを介して接続され
る。

この構成は、通常のスタティック型ランダム・アクセス
・メモリと同様の入出力部の構成を有することになる。

なお上記実施例においては、メモリの構成としては、デ
ータの書込みおよび読出しか可能であり、データの書換
えが可能なランダム・アクセス・メモリの場合について
説明したか、これはリート・オンリ・メモリなどのプロ
グラム・データをｇ己憶するような半導体記憶装置であ
っても同様の効果を得ることができる。

また上記実施例においては、ビットアレイか複数列で構
成される場合について説明したか、これはメモリセルア
レイの１行に複数ワードか接続される場合であり、１行
に１ワード、すなわちビットアレイが１列で構成される
場合であっても上記実施例と同様の効果を得ることがで
きる。

さらに、上記実施例においては、演算回路か全加算器で
構成される場合について説明したか、この演算回路とし
ては、加減算器、算術論理演算器（ＡＬＩＪ）、乗算器
など、ビットスライス構成をとるものであればいずれて
あってもよく、上記実施例と同様の効果を得ることかで
きる。

さらに上記実施例においては２種類のデータを格納する
メモリとこれらの出力を演算する演算回路について説明
したが、この発明の構成を用いることにより、累算回路
を構成することもできる。

第６図はこの発明の他の実施例である半導体集積回路装
置のデータ出力部の構成を概略的に示す図である。第６
図において、半導体集積回路装置のビットアレイ対応の
データは、単位出力回路３０に相当するセンスアンプ回
路２４およびセンスアンプ回路２５の出力データＡｉお
よびＢｉとラッチ回路９０３の出力データＬ１のいずれ
か２つのデータを通過させるマルチプレクサ９０１と、
マルチプレクサ９０１からの出力データを加算する全加
算器２６と、全加算器２６の出力をバッファ処理するバ
ッファ回路９０２と、バッファ回路９０２の出力をラッ
チするラッチ回路９０３を含む。このマルチプレクサ９
０１、全加算器２６、バッファ９０２およびラッチ回路
９０３は第１図の演算器６の単位演算回路に対応する。

マルチプレクサ９０１は、マルチプレクサ制御信号ＭＸ
に応答して、３人力Ａｉ、ＢｉおよびＬｉのいずれか２
つのデータを通過させる。ラッチ回路９０３は制御信号
ＣＴＬに応答してバッファ回路９０２出力を保持し、ト
ライステートバッファＴＢＳへ与える。次にこの第６図
に示す集積回路装置の動作について、簡単に１ビツトの
累算動作について説明する。

今、マルチプレクサ９０１か、マルチプレクサ制御信号
＆ｉＸにより、センスアンプ回路２４からの出力データ
Ａ１とラッチ回路９０３の出力データＬｉを通過させる
状態に設定された場合を考える。全加算器２６は、この
入力データＡｉとデータＬ１とを加算し、バッファ回路
９０２へ与える。

ラッチ回路９０３は、そのラッチタイミングを制御信号
ＣＴＬにより与えられる。したがって、このメモリセル
アレイから第１のグループＡにおいて選択されたワード
のデータが読出され、全加算器２６て加算された後にラ
ッチ回路９０３がラッチ動作を行なう。この動作を繰返
すことにより、ラッチ回路９０３の保持データＬｉは、
ΣＡ１ｍＬｉとなり、第１のグループＡにおいて選択されたワードに
対する累算動作を実行することができる。

このラッチ回路９０３の保持データは適当なタイミング
で出力イネーブル信号ＯＥＳによりトライステートバッ
ファＴＢＳを介して装置外部へ出力される。

またこのときマルチプレクサ９０１か、制御信号ＭＸに
よりセンスアンプ回路２４とセンスアンプ回路２５の出
力データＡｉおよびＢｉを選択した状態において、ラッ
チ回路９０３にバイパス回路を設けておき、このバイパ
ス回路をイネーブル状態とする構成とすれば、通常の加
算を行なう演算回路を得ることができる。また、ラッチ
回路９０３を１回だけラッチ動作させてもよく、また、
ラッチスルー状態に設定してもデータＡｉとデータＢｉ
の加算が実行できる。

なお、加算器２６とラッチ回路９０３との間にはバッフ
ァ回路９０２が設けられているが、このバッファ回路９
０２は、ラッチ回路９０３のラッチ動作を確実に行なわ
せるためのものであり、特に設けなくてもよい。

また、第１グループＡまたは第２グループＢの選択ワー
ドの累算動作を行なう場合、一方のグループのワードデ
ータは不必要である。この場合、その不必要となるグル
ープに対するワードの選択は禁止してもよく、また適当
なアドレスを与えて選択動作をさせる構成であってもよ
い。

また、この第６図に示す構成において累算器専用とする
構成の場合には、第１のグループおよび第２のグループ
ＡおよびＢの両方のワードをメモリセルアレイ１内に格
納する必要はない。この場合メモリセルアレイ１におい
ては、一つのグループのワードのみを格納する構成とし
、各ワードのビット対応に加算器２６およびラッチ回路
９０３を設ける構成とすれば、累算回路専用の集積回路
装置を得ることができる。

また上記実施例においては２種類のグループＡおよびＢ
のメモリセルがメモリセルアレイに混在して配置される
場合について説明したが、これは３つ以上のグループの
メモリセルが１つのメモリセルアレイ内に混在して配置
される構成であっても上記実施例と同様の効果を得るこ
とができる。

［発明の効果コ以上のようにこの発明によれば、複数のグループのワー
ドのデータを、１つのメモリセルアレイ内にビットアレ
イに分割して交互に配置し、それせれ異なるアドレスに
より各グループメモリセルを選択可能とし、かっこのメ
モリセルアレイから読出されたデータに所定の演算を施
す演算回路をも併せて配置するように構成したため、半
導体集積回路装置のレイアウトにおけるレギュラリティ
を大幅に向上することができ、小占有面積の高密度高集
積化された半導体集積回路装置を得ることができる。

また、この構成によりメモリセルアレイから読出された
データは、演算器へ最小の配線を介して伝達されるため
、その信号遅延を最小とすることができ、高速で演算処
理を実行することのできる半導体集積回路装置を得るこ
とができる。

また、この複数のグループのデータワードを各ワードの
ビットごとにビットアレイとしてまとめて交互に配置す
ることにより、演算回路をこの各ビットアレイ対応に配
置することが可能となり、ビットスライス構成でメモリ
セルアレイおよび演算回路を配置することができ、大幅
にレギュラリティの改善されたレイアウトを備える半導
体集積回路装置を得ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例である半導体集積回路装置
の全体の構成を概略的に示す図である。第２図は第１図に示す半導体集積回路装置のメモリセル
アレイの第麩ビットに関連する部分の構成を示す図であ
る。第３図は第１図に示すメモリセルアレイにおけると
ットアレイのメモリセルの配置の一例を示す図である。第４図は第１図に示す半導体集積回路装置におけるワー
ドの選択態様の一例を示す図である。第５図は第４図に
示す半導体集積回路装置の１ビツトのワードデータの読
出し態様を説明するための図である。第６図はこの発明
の他の実施例である半導体集積回路装置のデータ読出し
部の構成を概略的に示す図である。第７図は一般的なデ
ータ処理システムの構成を概略的に示す図である。第８
図は従来の、２種類のデータを演算するための半導体集
積回路装置の構成を概略的に示す図である。第９図およ
び第１０は第８図に示す半導体集積回路装置の問題点を
示すための図である。図において、１はメモリセルアレイ、２は入力回路、３
は出力回路、４は第１のグループ用デコーダＡ、５は第
２のグループ用デコーダＢ、６は演算器、７は出力用ト
ライステートバッフ７群、２２．２２’　は第１グルー
プのビットアレイの列選択用セレクタ、２３．２３’　
は第２のグループのビットアレイの列選択用セレクタ、
２４は第１のグループのデータビット増幅用センスアン
プ、２５は第２のグループのデータワードピット増幅用
センスアンプ、２６は演算器６を構成する単位演算回路
である全加算器、２７は出力用トライステートバッファ
７を構成する単位トライステートバッファ、２１０は入
力回路を構成する単位人力バッファ回路である。なお、図中、同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】複数のメモリセルグループからなるメモリセルアレイ、
前記メモリセルグループの各々は、各々が１以上の列と
複数行のマトリックス状に配列されたメモリセルからな
るビットアレイを複数個有し、かつ前記複数のメモリセ
ルグループのビットアレイは他のメモリセルグループの
ビットアレイと交互に配列され、前記メモリセルアレイの複数のメモリセルグループ各々
に対応して設けられ、外部から各々に与えられるアドレ
ス信号に応答して、対応のメモリセルグループから前記
アドレス信号が指定するメモリセルを選択するための複
数の選択手段、および少なくとも１つのメモリセルグループから読出されたメ
モリセルの記憶情報を受け、予め定められた演算を行な
うための演算手段を備える、半導体集積回路装置。