JPS63266576A

JPS63266576A - デイジタル信号処理装置

Info

Publication number: JPS63266576A
Application number: JP62099778A
Authority: JP
Inventors: Hiroshi Wada; 浩史和田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-04-24
Filing date: 1987-04-24
Publication date: 1988-11-02
Also published as: US4959815A; US5047972A; KR960013841B1; KR880013070A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、ディジタル信号処理装置に関するもので、
例えば、等価的にディジタルフィルタを実現するために
必要な積和演算機能を有するディジタル信号処理装置な
どに利用して特に有効な技術に関するものである。

〔従来の技術〕

制御ＲＯＭ　（リード・オンリー・メモリ）とデータＲ
ＯＭ及びデータＲＡＭ　（ランダム・アクセス・メモリ
）を内蔵するストアドブログラム方式のディジタル信号
処理装置がある。このようなディジタル信号処理装置に
よって例えばトランスバーサル型のディジタルフィルタ
を実現する場合、例えば第５図の処理フロー図に示され
るような積和演算をサンプリング周期ごとに繰り返して
実行し、その都度サンプリングデータを１サンプリング
周期だけ遅延させる必要がある。

上記の積和演算を高速に実行するため、第６図に示され
るような構造のディジタル信号処理装置が提案されてい
る。すなわち、データＲＡＭから読み出されるサンプリ
ングデータＸｉとデータＲＯＭから読み出されるフィル
タ係数Ｃ４は乗算回路ＭＵＬＴに入力され、さらにそれ
らの乗算結果（積）が演算論理回路ＡＬＵの一方の入力
端子に入力される。演算論理回路ＡＬＵの他方の入力端
子には、演算論理回路ＡＬＵの前回の演算結果（和）を
保持するアキミュレータＡＣＣの出力信号が入力される
。このディジタル信号処理装置では、サンプリングデー
タＸｉ及びフィルタ係数Ｃｉを乗算回路ＭＵＬＴに次々
に入力することによって、第５図に示されるフィルタ演
算に必要な、Ｑ　ｎ　＝ΣＸ１−Ｃｉｉ＝１なる積和演算が高速に実現される。

さらに、このディジタル信号処理装置には、データＲＡ
Ｍから読み出されるサンプリングデータＸｉを１サンプ
リング期間だけ保持するディレィレジスタＤＲＥＧが設
けられる。データＲＡＭから読み出されたサンプリング
データＸｉは、次のサンプリングデータＸｉ＋１の読み
出し動作が行われた後、そのアドレス“ｔ＋１”に書き
込まれる。

これにより、第５図に示されるフィルタ演算に必要なサ
ンプリングデータのシフト動作が、プログラム制御によ
ることなく自動的に行われる。

積和演算機能及びサンプリングデータのシフト機能を持
つディジタル信号処理装置については、例えば、１９８
５年９月、■日立製作所発行の「日立デジタル信号処理
プロセッサ（Ｈ３Ｐ）ＨＤ６１８１０・ユーザーズマニ
ュアルＪに記載されている。

〔発明が解決しようとする問題点〕

上記に記載されるディジタル信号処理装置は、フィルタ
演算に必要な積和演算を高速に実行しまたサンプリング
データの読み出し動作と同時にサンプリングデータのシ
フト処理を行うという点で効果的ではあるが、次のよう
な二つの問題を持っている。すなわち、ディレィレジス
タＤＲＥＧに保持されるサンプリングデータは、次のア
ドレスのサンプリングデータが読み出された後、書き込
まれる。したがって、ディレィレジスタＤＲＥＧはサン
プリングデータのピント数に応じた複数のビットからな
る２段構造のランチを必要とするため、ハードウェアが
増大し、コスト上昇の原因となる。また、サンプリング
データの読み出し動作が終了した後前回読み出されたサ
ンプリングデータの書き込み動作を行うことから、デー
タ線及びセンスアンプのレベル変化が１メモリサイクル
内に２回ずつ行われる。このため、メモリとしての総合
的なアクセスタイムが長くなり、ディジタル信号処理装
置のマシンサイクルの高速化を妨げる原因となっている
。

この発明の目的は、マシンサイクルの高速化と低コスト
化を図ったディジタル信号処理装置を提供することにあ
る。

この発明の前記ならびにその他の目的と新規な特徴は、
この明ｍ書の記述及び添付図面から明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、フィルタ演算に必要な積和演算を時系列順序
に行い、データＲＡＭにおいてサンプリングデータの読
み出し動作が終了した後これをバスに出力するとともに
、シフトすべき次のアドレスに書き込むものである。

〔作　　用〕

上記した手段によれば、データＲＡＭの１回のメモリサ
イクルにおいて、サンプリングデータを保持するための
ディレィレジスタを必要とせずしかもデータ線のレベル
変化をともなうことなく、サンプリングデータの読み出
し動作とそのシフト処理を同時に実現できるため、フィ
ルタ処理に必要な積和演算を高速に繰り返すことができ
るとともに、ディレィレジスタなどを削減し低コスト化
を図ることができる。

〔実施例〕

第２図には、この発明が適用されたディジタル信号処理
装置の一実施例のブロック図が示されている。同図の各
回路ブロックを構成する回路素子は、公知の半導体集積
回路の製造技術によって、特に制限されないが、単結晶
シリコンのような１個の半導体基板上に形成される。

この実施例のディジタル信号処理装置は、特に制限され
ないが、マイクロプログラムを用いたストアドブログラ
ム方式の信号処理装置であり、その動作はインストラク
ションＲＯＭ　＜Ｉ　ＲＯＭ）に格納されるマイクロ命
令によって制御される。

また、この実施例のディジタル信号処理装置は、特に制
限されないが、サンプリングデータなどを一時的に格納
するためのデータＲＡＭ　（ＤＲＡＭ）とフィルタ係数
などの固定的なデータを格納するためのデータＲＯＭ　
（ＤＲＯＭ）を含む。

第２図において、データＲＡＭのアドレスはＲＡＭアド
レスポインタＲＡＰによって指定され、読み出されたサ
ンプリングデータＸｎ−１等はＹバスＹ−ＢＵＳを介し
て乗算回路ＭＵＬＴ又は演算論理回路ＡＬＵの一方の入
力端子に供給される。

データＲＡＭに対する通常の書き込みデータは、データ
バスＤ−ＢＵＳを介してデータＲＡＭに供給される。こ
のデータＲＡＭは、後述するように、例えばフィルタ演
算に必要な積和演算のための読み出し動作にともなって
、読み出されたサンプリングデータを次のサンプリング
周期に対応するアドレスに書き込むことで自動的にサン
プリングデータのシフト処理を行う機能を持つ。

データＲＡＭの具体的な構成と動作の概要については、
後で詳細に説明する。

一方、データＲＯＭのアドレスはＲＯＭアドレスポイン
タＲＯＰによって指定され、読み出されたフィルタ係数
Ｃｎ−１等はＸバスＸ−ＢＵＳを介して乗算回路ＭＵＬ
Ｔ又は演算論理回路ＡＬＵの他方の入力端子に供給され
る。

ＹバスＹ−ＢＵＳには、さらに４ワードの汎用レジスタ
ＧＲＯ〜ＧＲ３の出力端子が結合される。

これらの汎用レジスタＧＲＯ〜ＧＲ３は、ワーキングレ
ジスタとして用いられ、その入力端子は上記データバス
Ｄ−ＢＵＳに結合される。

乗ｇ回路ＭＵＬＴの一方の入力端子には、前述のように
、Ｙバ、スＹ−ＢＵＳを介して、データＲＡＭから読み
出されるサンプリングデータＸｎ−１等が供給される。

また、乗算回路Ｍ　Ｕ　Ｌ　Ｔの他方の入力端子には、
ＸバスＸ−Ｂｕｓを介して、データＲＯＭから読み出さ
れるフィルタ係数Ｃｎ−１等が供給される。乗算回路Ｍ
ＵＬＴは、これらのサンプリングデータとフィルタ係数
の乗算処理を行い、その演算結果を演算論理回路ＡＬＵ
の一方の入力端子に送る。

演算論理回路ＡＬＵの一方の入力端子には、前述のよう
に、乗算回路ＭＵＬＴの演算結果が供給される。この入
力端子には、演算内容によってデータＲＡＭの読み出し
データが直接供給される場合もある。演算論理回路ＡＬ
Ｕの他方の入力端子には、データバスＤ−ＢＵＳを介し
て、アキミュレータＡＣＣＡ　−ＡＣＣＢの出力信号が
供給される。この入力端子には、演算内容によってデー
タＲＯＭの読み出しデータが直接供給される場合もある
。演算論理口ＦＩＩＩＡＬＵは、これらの二組のデータ
間で種々の演算処理を施し、その結果をアキミ、ユレー
タＡＣＣＡ及びＡＣＣＢに入力する。

上記乗算回路ＭＵＬＴ及び演算論理回路ＡＬＵは、乗算
回路ＭｔＪＬＴの演算結果（積）が演算論理回路ＡＬＵ
の一方の入力信号として供給され、アキミュレータＡＣ
ＣＡ−ＡＣＣＢに保持される演算論理回路ＡＬＵの前回
の演算結果（和）が演算論理回路ＡＬＵの他方の入力端
子に供給されることによって、ｌマシンサイクルにおい
てフィルタ演算に必要なサンプリングデータとフィルタ
係数の１回分の積和演算を実行する機能を持つ。

これらの積和演算の具体的な方法については、後で詳細
に説明する。

インストラクションＲＯＭのアドレスはプログラムカウ
ンタＰＣＣによって順次指定され、読み出されたマイク
ロ命令はインストラクションレジスタｌＮ５Ｒに供給さ
れ、保持される。インストラクションレジスタｌＮ５Ｒ
に保持されるマイクロ命令は、複数のデコーダによって
解読され、ディジタル信号処理装置の各回路においてそ
のマイクロ命令に応じた動作が開始される。

制御回路ＣＴＬは、インストラクションレジスタｌＮ５
Ｒに保持されるマイクロ命令の所定の一部を受け、各回
路で必要なタイミング信号を形成する。また、ディジタ
ル信号処理装置の外部に接続される装置から、チップ選
択信号Ｃ５，リード・ライト信号Ｒ／Ｗ及び機能コード
信号ＦＯ−Ｆ３を受け、ディジタル信号処理装置の各回
路を制御するための内部制御信号やタイミング信号を形
成する。

インストラクションレジスタｌＮ５Ｒに保持されるマイ
クロ命令のうち、データＲＡＭ及びデータＲＯＭのアド
レスを指定するためのアドレス信号は、データバスＤ−
ＢＵＳを介してＲＡＭアドレスポインタＲＡＰ及びＲＯ
ＭアドレスポインタＲＯＰに供給される。フィルタ演算
などに必要な積和演算処理が繰り返されるとき、ＲＡＭ
アドレスポインタＲＡＰ及びＲＯＭアドレスポインタＲ
ＯＰは、自動的にその内容をカウントアツプ又はカウン
トダウンする機能を持つ。

ディジタル信号処理装置は、入力レジスタＩＲと出力レ
ジスタＯＲを介して、外部の装置とパラレルにデータを
入出力する機能を持つ、また、さらにシリアル入力レジ
スタＳＩＲ及びシリアル出力レジスタＳＯＲを介して、
外部の装置とシリアルにデータを入出力する機能を持つ
。

入力レジスタＩＲは、外部の装置から外部バスＥＸＴ−
ＢＵＳのデータバスＤＯ〜Ｄ１５及びデータバッフ？Ｄ
ＢＨ及びＤＢＬを介してパラレルに供給される入力デー
タを受は保持するとともに、ディジタル信号処理装置の
内部データバスＤ−ＢＵＳに送出する。また、出力レジ
スタＯＲは、内部データバスＤ−ＢＵＳを介して供給さ
れる出力データを受は保持するとともに、データバッフ
ァＤＢＨ及びＤＢＬ及びデータバスＤｏ〜Ｄ１５を介し
てパラレルに外部の装置に送出する。一方、シリアル入
力レジスタＳＩＯは、外部の装置からシリアル入力線Ｓ
ｌを介してシリアルに供給される入力データを、図示さ
れないクロック信号に従って順次取り込み、内部データ
バスＤ−ＢＵＳにパラレルに送出する。また、シリアル
出力レジスタＳＯＲは、内部データバスＤ−ＢＵＳを介
してパラレルに供給される出力データを、図示されない
クロック信号に従ってシリアルに、シリアル出力線ＳＯ
から送出する。

第１図には、第２図のディジタル信号処理装置のデータ
ＲＡＭの一実施例のブロック図が示されている。この実
施例のデータＲＡＭは、特に制限されないが、制御回路
ＣＴＬから供給される基本クロック信号φ０に従って動
作し、そのメモリサイクルはこの基本クロック信号φＯ
によって規定される。また、データＲＡＭは、制御回路
ＣＴＬから制御信号として供給されるメモリイネーブル
ｍ　号ＭＥに従って、上記メモリサイクルを単位期間と
して選択状態とされる。このとき、データＲＡＭは、制
御回路ＣＴＬから供給されるアドレスシフトモード信号
ＳＭ及びリード・ライト信号Ｒ／Ｗに従ってその動作モ
ードが決定される。特に制限されないが、アドレスシフ
トモード信号ＳＭは、データＲＡ　Ｍの通常の動作モー
ドにおいて論理ロウレベルとされ、フィルタ演算に係る
積和演算のためのサンプリングデータ読み出し動作にお
いて論理ハイレベルとされる。つまり、アドレスシフト
モード（ぼ号ＳＭが論理ハイレベルとされるとき、デー
タＲＡＭは、メモリサイクルの前半においてサンプリン
グデータを読み出し、その後半において読み出されたサ
ンプリングデータを次のサンプリング周期に対応するア
ドレスに書き込む機能を持つ。このため、この実施例の
データＲＡＭには、与えられたアドレス信号をもとに次
のすンプリング周期に対応するアドレス信号を得るため
のプラス１回路＋１と、上記二つのアドレスを選択的に
アドレスデコーダＯＣＲに伝達するためのアドレス選択
回路ＡＳＬが設けられる。

第１図において、データＲＡＭのメモリアレイＭ−ＡＲ
Ｙは、同図の水平方向に配置される複数のワード線と同
図の垂直方向に配置される複数のデータ線及びこれらの
ワード線とデータ線の交点に格子状に配置される複数の
メモリセルによって構成される。メモリアレイＭ−ＡＲ
Ｙの同一の行に配置されるメモリセルの制御端子は対応
するワード線に結合され、同一の列に配置されるメモリ
セルの入出力ノードは対応するデータ線に結合される。

また、特に制限されないが、それぞれのデータ線はデー
タＲＡＭに格納されるサンプリングデータなどの各ビッ
トに対応され、それぞれのワード線はデータＲＡＭのア
ドレスに対応する。

メモリアレイＭ−ＡＲＹを構成するワード線はアドレス
デコーダＤＣＨに結合され、そのうちの１本が択一的に
選択状態とされる。アドレスデコーダＤＣＨには、アド
レス選択回路ＡＳＬからに＋１ビツトの相補内部アドレ
ス信号ａＱｘａｋ（ここで、非反転内部アドレス信号ａ
Ｏと反転内部アドレス信号ａＯをあわせて相補内部アド
レス信号上０のように表す。以下同じ）が供給され、タ
イミング発生回路ＴＧからタイミング信号φｍθが供給
される。このタイミングφＩｌｅは、通常論理ロウレベ
ルとされ、メモリイネーブル信号ＭＥが論理ハイレベル
とされこのデータＲＡＭが選択状態とされるときに、１
メモリサイクルの期間だけ論理ハイレベルとされる。

アドレスデコーダＯＣＲは、アドレス選択回路ＡＳＬか
ら供給される相補内部アドレス信号ａＱ〜ａｋをデコー
ドし、このアドレス信号によって指定される１本のワー
ド線を、タイミング信号φ■ｅが論理ハイレベルとされ
る期間だけ択一的に選択状態とする。

上述のＲＡＭアドレスポインタＲＡＰから供給されるに
＋１ビツトのアドレス１３号ＡＯ〜Ａｋは、アドレス選
択回路ＡＳＬの一方の入力端子に供給されるとともに、
プラス１回路＋１の入力端子に供給される。プラス１回
路＋１は、上記アドレス信号ＡＯ〜Ａｋに１を加えるこ
とによって、次のサンプリング周期に対応するアドレス
を算出し、アドレス選択回路ＡＳＬの他方の入力端子に
供給する。アドレス選択回路ＡＳＬには、さらにタイミ
ング発生回路ＴＯからタイミング信号φａｓが供給され
る。このタイミング信号φａｓは、データＲＡＭの通常
の動作モードにおいて論理ロウレベルとされ、アドレス
シフトモード信％ＳＭが論理ハイレベルとされるときす
なわちフィルタ演算に係る積和演算のためのサンプリン
グデータの読み出し動作が行われるときに、メモリサイ
クルの後半において一時的に論理ハイレベルとされる。

アドレス選択回路ＡＳＬは、上記タイミング信号φａｓ
が論理ロウレベルとされるとき、ＲＡＭアドレスポイン
タＲＡＰから供給されるアドレス信号ＡＯ〜Ａｋ）：ｃ
ｉｎ択し、相補内部アドレス信号上０〜ａｋとしてアド
レスデコーダＤＣＲに伝達する。また、上記タイミング
信号φａｓが論理ハイレベルとされるとき、アドレス選
択回路ＡＳＬはプラス１回路＋１から供給される次のサ
ンプリング周期に対応するアドレス信号を選択し、相補
内部アドレス信号ａＯ−ａｋとしてアドレスデコーダＤ
ＣＨに伝達する。なお、データＲＡＭのアドレスシフト
モードにおいて、タイミング信号φａＳが論理ハイレベ
ルに立ち上がるときすなわちアドレスデコーダＯＣＲに
供給される相補内部アドレス信号１０〜１ｋが遷移され
るとき、タイミング信号φ■ｅは一時的に論理ロウレベ
ルとされ、アドレスデコーダＤＣＨによるワード線の選
択動作が一時的に禁止される。

一方、メモリアレイＭ−ＡＲＹを構成する複数のデータ
線は、センスアンプＳＡの対応する単位回路に結合され
、さらにメモリデータバッファＭＤＢの対応するビット
に結合される。このセンスアンプＳＡにはタイミング発
生回路ＴＧからタイミング信号φｓａが供給され、メモ
リデータバッファＭＤＢにはタイミング信号φＷ及びφ
ｒが供給される。このうち、タイミング信号φｓａは、
通常論理ロウレベルとされ、データＲＡＭが読み出し動
作モードで選択状態とされかつワード線の選択動作が終
了した時点で論理ハイレベルとされる。

同様に、タイミング信号φｒは、通常論理ロウレベルと
され、上記データＲＡＭの読み出し動作モードにおいて
センスアンプＳＡによる読み出し信号の増幅動作が終了
した時点で論理ハイレベルとされる。また、タイミング
信号φＷは、通常論理ロウレベルとされ、データＲＡＭ
が書き込み動作モードで選択状態とされかつワード線の
選択動作が終了した時点で論理ハイレベルとされる。

センスアンプＳＡは、上記タイミング信号φｓａに従っ
て選択的に動作状態とされ、選択されたワード線に結合
される複数のメモリセルから対応する複数のデータ線を
介して出力される読み出し信号を増幅する。これらの読
み出し信号は、メモリデータバッファＭＤＢを介して、
ＹバスＹ−Ｂ　ＵＳに送出される。なお、データＲＡＭ
がアドレスシフトモードとされるとき、センスアンプＳ
Ａとデータ線に確立された読み出し信号は、そのままメ
モリサイクルの後半において行われる書き込み動作の書
き込み信号として用いられる。

メモリデータバッフ１ＭＤＢは、データバスＤ−Ｂｕｓ
及びＹバスＹ−ＢＵＳの各ビットに対応して設けられる
データ人力バッファＤＩＢ及びデータ出カバソファＤＯ
Ｂによって構成される。メモリデータバッファＭＤＢの
データ人力バッファＤＩＢは、データＲＡＭの書き込み
動作モードにおいて、上記タイミング信号φＷに従って
選択的に動作状態とされ、データバスＤ−ＢＵＳから供
給される書き込みデータを相補書き込み信号とし、各デ
ータ線に供給する。一方、メモリデータバッファＭＤＢ
のデータ出カバ７フアＤＯＢは、データＲＡＭの読み出
し動作モード（アドレスシフトモードを含む）において
、上記タイミング信号φｒに従って選択的に動作状態と
され、センスアンプＳＡによって増幅された読み出し信
号をさらに増幅し、ＹバスＹ−ＢＵＳに送出する。

第３図には、第１図のデータＲＡＭの一実施例のタイミ
ング図が示されている。同図の実施例では、その前半に
おいて、実線で示されるデータＲＡＭの通常の読み出し
動作モード又は点線で示される通常の書き込み動作モー
ドが行われ、その後半において、データＲＡＭのアドレ
スシフトモードが行われる。

この実施例のデータＲＡＭは、前述のように、タイミン
グ発生回路ＴＧから供給される基本クロック信号φ０に
従ってそのメモリサイクルが規定される。データＲＡＭ
は、特に制限されないが、基本クロック信号φ０の立ち
上がりに先立ってメモリイネーブル信号ＭＥが論理ハイ
レベルとされることによって、次の１メモリサイクル期
間だけ選択状態とされる。このメモリイネーブル信号Ｍ
Ｅと同時にアドレスシフトモード信号ＳＭ及びリード・
ライト信号Ｒ／Ｗが論理ハイレベル又は論理ロウレベル
とされる、データＲＡＭの動作モードが設定される。

第３図において、データＲＡ　１．／ｉは、メモリイネ
ーブル信号ＭＥ及びリード・ライト信号Ｒ／Ｗが論理ハ
イレベルとされアドレスシフトモード信号ＳＭが論理ロ
ウレベルとされることで、次のメモリサイクルにおいて
通常の読み出し動作モードで選択状態とされる。データ
ＲＡＭには、メモリイネーブルＭＥと同時に、ｋ＋１ビ
ットのアドレス信号ＡＯ〜Ａｋが供給される。アドレス
信号ＡＯ〜Ａｋは、所望のデータが格納されるデータＲ
ＡＭのアドレス″ｈ”を指定している。これらのアドレ
ス信号は、アドレスシフトモード信号ＳＭが論理ロウレ
ベルとされタイミング信号φａｓが論理ロウレベルとさ
れることから、アドレス選択回路ＡＳＬによって選択さ
れ、相補内部アドレス信号ａＱＮａｋとしてアドレスデ
コーダＤＣＨに供給される。

データＲＡＭでは、基本クロック信号φＯの立ち上がり
エツジでメモリイネーブル信号ＭＥが論理ハイレベルで
あることから、タイミング信号φＩＩｅが１メモリサイ
クル期間だけ論理ハイレベルとなり、少しずつ遅れてタ
イミング信号φｓａ及びφｒが順に論理ハイレベルとな
る。タイミング信号φＩＩＩｅが論理ハイレベルとなる
ことで、アドレスデコーグＤＣＲが動作状態となり、ア
ドレス信号ＡＯ〜Ａｋによって指定される１本のワード
線すなわちアドレス“ｈｏに対応するワード線が選択状
態とされる。また、タイミング信号φｓａが論理ハイレ
ベルとなることで、センスアンプＳＡが動作状態となり
、選択されたワード線に結合される複数のメモリセルか
ら対応するデータ線に出力される読み出し信号が、対応
するセンスアンプＳＡの単位回路によって増幅される０
次に、タイミング信号φｒが論理ハイレベルとなること
で、センスアンプＳＡによって増幅されたアドレス＠ｈ
”の読み出しデータが、メモリデータバッファＭＤＨの
データ出力バッファＤＯＢを介して、ＹバスＹ−ＢＵＳ
に送出される。

上記のデータＲＡＭの読み出し動作は、特に制限されな
いが、基本クロック信号φＯに先立ってメモリイネーブ
ル信号ＭＥが論理ロウレベルとされることで終了し、デ
ータＲＡＭの各回路は、非選択状態となる。

基本クロック信号φＯの立ち上がりエツジにおいて、メ
モリイネーブル信号ＭＥが論理ハイレベルとされ同時に
リード・ライト信号Ｒ／Ｗが論理ロウレベルとされる場
合、データＲＡＭは通常の書き込み動作モードを開始す
る。このとき、データＲＡＭでは、第３図に点線で示さ
れるように、ワード線の選択動作が終了した時点でタイ
ミング信号φＷが論理ハイレベルとなり、データバスＤ
−ＢＵＳを介して供給される書き込みデータが、メモリ
データバンフ１ＭＤＢのデータ人カバソファＤＩＢを介
して、選択された複数のメモリセルに入力される。

一方、ｊ８３図の後半に示されるように、基本クロック
信号φＯの立ち上がりエツジにおいてメモリイネーブル
信号ＭＥが論理ハイレベルとされ、同時にアドレスシフ
トモード信号ＳＭが論理ハイレベルとされる場合、デー
タＲＡＭはアドレスシフトモードを開始する。データＲ
ＡＭには、メモリイネーブル信号ＭＥとともにアドレス
信号ＡＯ〜Ａｋが供給され、リード・ライト信号Ｒ／Ｗ
は論理ハイレベルとされる。アドレス信号ＡＯ〜Ａｋは
、所望のサンプリングデータが格納されるアドレス″ｌ
”を指定している。

データＲＡＭでは、基本クロック信号φＯの立ち上がり
エツジでメモリイネーブル信号ＭＥが論理ハイレベルで
あることから、タイミング信号φｍｅが１メモリサイク
ル期間だけ論理ハイレベルとなり、少しずつ遅れてタイ
ミング信号φｓａ及びφｒ７！ｌ（順に論理ハイレベル
となる。これにより、上述の読み出し動作モードの場合
と同様な読み出し動作が行われ、アドレス“ｉ”のメモ
リセルの記憶データがＹバスＹ−ＢＵＳに送出される。

ところが、基本クロック信号φＯが論理ロウレベルとな
る立ち下がりエツジにおいて、アドレスシフトモード信
号ＳＭが論理ハイレベルとされることから、データＲＡ
Ｍではタイミング信号φａＳが論理ハイレベルとされる
。これにより、アドレス選択回路ＡＳＬではプラス１回
路＋１の出力信号すなわちアドレス信号°ｉ＋１”が選
択され、相補内部アドレス信号ｉ０〜ａｋとしてアドレ
スデコーダＤＣＨに供給される。また、このとき、タイ
ミング信号φａｓが論理ハイレベルとされるのに先立っ
て、タイミング信号φ■ｅが一時的に論理ロウレベルと
され、アドレスデコーダＤＣＲによるデコード動作が終
了する時点で再度論理ハイレベルとされる。つまり、ア
ドレス信号が遷移し、アドレスデコーダＤＣＨによるデ
コード動作が過渡状態となる期間において、アドレスデ
コーダＤＣＨのワード線選択動作は禁止され、いずれの
ワード線も非選択状態となる。

タイミング信号φ鴎ｅが再度論理ハイレベルとされるこ
とによって、アドレス“ｉ＋１１に対応するワード線が
選択状態とされる。このとき、各データ線及びセンスア
ンプＳＡには、このメモリサイクルの前半で読み出され
たアドレス″ｉ”の読み出し信号が確立されたままとな
っている。したがって、メモリサイクルの後半で選択さ
れたワード線すなわちアドレス“１＋１”のメモリセル
には、読み出されたアドレス″ｉ”のサンプリングデー
タが書き込まれる。つまり、アドレス″ｉ′から読み出
されたサンプリングデータは、ＹバスＹ−ＢＵＳを介し
て出力されるとともに、そのまま次のサンプリング周期
に対応するアドレス′ｉ＋１″に書き込まれ、実質的に
サンプリングデータのシフト処理が実現される。

第４図には、この実施例のディジタル信号処理装置にお
けるフィルタ演算の一実旅例の処理フロー図が示されて
いる。特に制限されないが、同図に示されるフィルタ演
算は、このディジタル信号処理装置により例えばトラン
スバーサル型のディジタルフィルタを等価的に実現する
場合に行われるものである。

第４図において、入力ノードＩｎからサンプリング周期
ごとに入力されるサンプリングデータは、遅延回路りに
よって１サンプリング周期ごとにシフトされ、各ノード
のサンプリングデータＸＯ〜Ｘｎとなる。各サンプリン
グデータＸＯ〜Ｘｎは、ディジタル信号処理装置のデー
タＲＡＭの対応するアドレスに格納される。また、フィ
ルタ係数ＣＯ〜Ｃｎは、ディジタル信号処理装置のデー
タＲＯＭの対応するアドレスに予め格納されている。

サンプリングデータＸＯ〜Ｘｎは、先に入力されたちの
すなわらサンプリングデータＸｎから順に乗算回路ＭＵ
ＬＴに読み出され、ＹバスＹ−ＢＵＳを介して乗算回路
Ｍ　Ｕ　Ｌ　Ｔの一方の入力端子に入力される。また、
これと同時に、対応するフィルタ係数Ｇ　Ｏ％　Ｃｎが
データＲＯＭから読み出され、ＸバスＸ−ＢＵＳを介し
て乗算回路ＭＵＬＴの他方の入力端子に入力される。こ
れらのサンプリングデータとフィルタ係数は乗算回路Ｍ
ＵＬＴによって乗算され、その演算結果（ａ）は演算論
理回路ＡＬＵの一方の入力端子に入力される。この演算
論理回路ＡＬＵの他方の入力端子には、アキミュレータ
ＡＣＣＡ−ＡＣＣＢの内容つまり前回の積和演算の結果
が入力される。演算論理回路ＡＬＵでは、このノードに
おける乗算回路ＭＵＬＴの演算結果と前回の積和演算の
結果とを加算し、その演算結果（和）を、アキミュレー
タＡＣＣＡ・ＡＣＣＢに入力する。

このような積和演算処理を、サンプリングデータＸｎか
らＸＯまで時系列順に繰り返すことによって、Ｑｎ−ΣＸｎ−１−Ｃｎ−ｉ　　＝ｉｌ）ｉ＝１なる１サンプリング周期分のフィルタ演算が実現される
。言うまでもな（、それぞれの積和演算の過程で行われ
るデータＲＡＭの読み出し動作は、上記のようなアドレ
スシフトモードで行われ、それぞれのサンプリングデー
タの格納アドレスが１サンプリング周期分ずつシフトさ
れる。これによって、第４図に示される遅延回路りが等
価的に実現される。

上記（１）式に示されるフィルタ演算は、各サンプリン
グ周期ごとに繰り返し実行され、その演算処理の結果と
して形成される信号データが、外部データバスＤＯ〜Ｄ
１５又はシリアル出力端子ＳＯを介して外部に出力され
る。これにより、この実施例のディジタル１′ａ号処理
装置は、等価的に例えばトランスバーサル型のディジク
ルフィルタとして機能する。

以上のように、この実施例のディジタル信号処理装置は
、例えばトランスバーサル型のディジタルフィルタを等
価的に実現するための積和演算機能を持ち、さらにデー
タＲＡＭから読み出されるサンプリングデータをそのメ
モリサイクルにおいて次のサンプリング周期に対応する
アドレスに書き込む機能を持つ、したがって、フィルタ
演算に必要な積和演算を時系列順に実行することで、各
サンプリング周期ごとに必要とされるサンプリングデー
タのシフト処理が自動的に行われる。このため、この実
施例のディジタル信号処理装置は、サンプリングデータ
のシフト処理を実行するためのプログラム処理が不必要
となりプログラムステップ数が削減されるとともに、サ
ンプリングデータを保持するためのハードウェアを設け
る必要もない、これにより、ディジタル信号処理装置の
フィルタ演算は高速化されるとともに、ハードウェア削
減による低コスト化を図ることができる。

以上の本実施例に示されるように、この発明をフィルタ
演算のための積和演算機能を持つディジタル信号処理装
置に通用した場合、次のような効果が得られる。すなわ
ち、（１）フィルタ演算に必要な積和演算を時系列順に実行
し、データＲＡＭにおいて、サンプリングデータの読み
出し動作が終了した後これをバスに出力するとともに、
シフトすべき次のアドレスに自動的に書き込むようにす
ることで、サンプリングデータの読み出し動作とフィル
タ処理に必要なサンプリングデータのシフト処理を同時
に実現できるという効果が得られる。

（２）上記（１）項により、ディジタル信号処理装置の
ダイナミックステップ数を削減しプログラム処理負担を
軽減することができるため、フィルタ演算に必要な積和
演算処理を高速化できるとともに、ディジタル信号処理
装置の処理能力を向上できるという効果が得られる。

（３）上記（１）項におけるサンプリングデータのシフ
ト処理は、サンプリングデータを一時的に保持するため
のディレィレジスタを必要とせず、またプログラム処理
を必要としないため、ディレィレジスタやインストラフ
シランＲＯＭのハードウェア量を削減することができ、
ディジタル信号処理装置の低コスト化を図ることができ
るという効果が得られる。

（４）上記（１）項のサンプリングデータのシフト処理
におけるデータＲＡＭの書き込み動作は、データ線及び
センスアンプＳＡに確立される読み出し信号レベルを変
化させることなく行われるため、サンプリングデータの
読み出し動作とそのシフト処理を同時にしかも高速に実
現することができ、ディジタル信号処理装置のマシンサ
イクルをさらに高速化し、その処理能力を向上できると
いう効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、この実施例の
ディジタル信号処理装置ではデータＲＡＭから読み出さ
れたサンプリングデータを自動的に１加算された次のア
ドレスに書き込むことでサンプリングデータのシフト処
理を行っているが、例えば書き込みアドレスをプログラ
ム的に与えることによって、任意のアドレスが指定でき
るようにしてもよい、この場合、例えばサンプリングデ
ータ用のメモリエリアを２組分設けることによって、積
和演算を実行する方向を時系列的に逆の順序とすること
もできる。第２図において、データＲＡＭから読み出さ
れるサンプリングデータはＹバスＹ−ＢＵＳを介して出
力され、データＲＯＭから読み出されるフィルタ係数は
ＸバスＸ−ＢＵＳを介して出力されるものとしているが
、データＲＡＭ及びデータＲＯＭからＸバスＸ−ＢＵＳ
及びＹバスＹ−Ｂｕｓの両方に出力できるようにしても
よいし、バス構成やその接続系統は、この実施例によっ
て制限されるものではない、さらに、第１図に示したデ
ータＲＡＭの具体的なブロック構成や、第２図のディジ
タル信号処理装置のブロック構成及び制御信号の組み合
わせ等、榎々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるフィルタ演算に係る
積和演算機能を有するディジタル信号処理装置に適用し
た場合について説明したが、それに限定されるものでは
なく、例えば、同様な積和演算機能を持つ各種のディジ
タル信号処理装置にも適用できる０本発明は、少なくと
もシフト処理をともなう積和演算機能を持つディジタル
信号処理装置及びそのようなディジタル信号処理装置を
含むディジタル装置に広く適用できる。

〔発明の効果〕

本通において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、フィルタ演算に必要な積和演算を時系列
順に実行し、データＲＡＭにおいて、サンプリングデー
タの読み出し動作が終了した後これをバスに出力すると
ともに、次のアドレスに自動的に書き込むことで、サン
プリングデータの読み出し動作とフィルタ処理に必要な
サンプリングデータのシフト処理を同時に実現できるた
め、ディジタル信号処理装置のマシンサイクルを高速化
しまたダイナミックステップ数を削減してその処理能力
を向上できるとともに、ディジタル信号処理装置のハー
ドウェア量を削減しその低コスト化を図ることができる
ものである。

【図面の簡単な説明】

第１図は、この発明が通用されたディジタル信号処理装
置のデータＩ（ＡＭの一実施例を示すプロ・２り図、第２図は、第１図のデータＲＡＭを含むディジタル信号
処理装置の一実施例を示すブロック図、第３図は、第１
図のデータＲＡＭの一実施例を示すタイミング図、第４図は、第２図のディジタル信号処理装置のフィルタ
演算の一実施例を示す処理フロー図、第５図は、従来の
ディジタル信号処理装置のフィルタ演算の一例を示す処
理フロー図、第６図は、従来のディジタル信号処理装置
の一例を示すブロック図である。ＤＲＡＭ・・・データＲＡＭ％Ｍ−ＡＲＹ・・・メモリ
アレイ、ＤＣＲ・・・アドレスデコーダ、ＡＳＬ・・・
アドレス選択回路、＋１・・・プラス１回路、ＳＡ・・
・センスアンプ、ＭＤＢ・・・メモリデータバッファ、
ＴＧ・・・タイミング発生回路。ＤＲＯＭ−−−データＲＯＭ、Ｉ　ＲＯｒｖｌ−−−イ
ンストラクション、ＲＡＰ・・・ＲＡＭアドレスポイン
タ、ＲＯＰ・・・ＲＯＭアドレスポインタ、ＧＲＯ〜Ｇ
Ｒ３・・・汎用レジスタ、ＭＵＬＴ・・・乗算回路、Ａ
ＬＵ・・・演算論理回路、ＡＣＣ，ＡＣＣＡ、ＡＣＣＢ
・・・アキミュレータ、ｐｃｃ・・・プログラムカウン
タ、ｌＮ５Ｒ・・・インストラクションレジスタ、ＣＴ
Ｌ・・・制御回路、ＩＲ・・・入力レジスタ、ＯＲ・・
・出力レジスタ、ＤＢＨ，ＤＥＬ・・・データバッファ
、ＳＩＲ・・・シリアル入力レジスタ、ＳＯＲ・・・シ
リアル出力レジスタ、Ｄ−ＢＵＳ・・・データバス、Ｘ
−Ｂｕｓ・・・Ｘバス、Ｙ−ＢＵＳ・・・Ｙバス。ＤＲＥＧ・・・ディレィレジスタ。第１図第２図第３図第４図第５０第６図

Claims

【特許請求の範囲】１、指定される第１のアドレスから記憶データを読み出
し所定のバスに出力するとともに、上記記憶データを指
定される第２のアドレスに書き込む機能を有するデータ
ＲＡＭを具備することを特徴とするディジタル信号処理
装置。２、上記第２のアドレスは、上記第１のアドレスの次の
アドレスであり、上記データＲＡＭは、与えられる上記
第１のアドレスをもとに上記第２のアドレスを形成する
プラス１回路を含むことを特徴とする特許請求の範囲第
１項記載のディジタル信号処理装置。３、上記データＲＡＭは、直交して配置される複数のワ
ード線と複数のデータ線及びこれらのワード線及びデー
タ線の交点に配置される複数のメモリセルからなるメモ
リアレイと上記データ線に対応して設けられる複数のセ
ンスアンプを含み、上記記憶データの読み出し後の書き
込み動作は（上記データ線及びセンスアンプにおいて上
記記憶データに係る読み出し信号が確立されている状態
で上記第２のアドレスに対応するワード線を選択状態と
することによって行われることを特徴とする特許請求の
範囲第１項又は第２項記載のディジタル信号処理装置。４、上記読み出し後の書き込み動作は、上記ディジタル
信号処理装置により等価的なディジタルフィルタを実現
するための積和演算において行われることを特徴とする
特許請求の範囲第１項、第２項又は第３項記載のディジ
タル信号処理装置。