KR960013841B1

KR960013841B1 - Ram 및 그 ram의 제어방법과 그 ram을 갖는 디지탈신호 처리장치

Info

Publication number: KR960013841B1
Application number: KR1019880004141A
Authority: KR
Inventors: 히로후미 와다
Original assignee: 가부시기가이샤 히다찌세이사꾸쇼; 미다 가쓰시게
Priority date: 1987-04-24
Filing date: 1988-04-12
Publication date: 1996-10-10
Also published as: KR880013070A; US4959815A; JPS63266576A; US5047972A

Abstract

내용 없음.

Description

RAM 및 그 RAM의 제어방법과 그 RAM을 갖는 디지탈신호 처리장치

제1도는 본 발명이 적용된 디니탈신호 처리장치의 데이타 RAM DRAM의 1실시예를 도시한 블럭도.

제2도는 제1도의 데이타 RAM DRAM의 메모리 어레이 M-ARY, 샌스앰프 SA, 메모리 테이타 버퍼 MDB 및 버스선택회로 SEL0이 1실시예를 도시한 상세도.

제3도는 제1도의 데이타 RAM DRAM의 어드레스 디코더 DCR, 리시브수단인 어드레스 선택회로 ASL 및 플러스 1회로+1의 1실시예를 도시하는 상세도.

제4도(a)-(ι)은 제1도의 데이타 RAM DRAM의 1실시예를 도시하는 타이밍도.

제5도(a)~(m)은 제1도의 데이타 RMA DRAM은 다른 1실시예를 도시하는 타이밍도.

제6도는 제9도의 디지탈신호 처리장치의 필터연산의 1실시예를 도시하는 처리흐름도.

제7도는 제1도의 데이타 RAM DRAM의 어드레스 디코더 DCR, 어드레스 선택회로 ASL 및 플러스 1회로+1로 변하는 회로의 1실시예를 도시하는 상세도.

제8도(a)~(i)는 제1도의 데이타 RAM DRAM에 제7도의 실시예를 사용했을때의 1실시예를 도시하는 타이밍도.

제9도는 제1도의 데이타 RAM DRAM을 포함하는 디지탈신호 처리장치의 1실시예를 도시한 블럭도.

제10도는 종래의 신호디지탈 신호처리장치의 1예를 도시하는 블럭도.

제11도는 종래의 신호디지탈 신호처리장치의 1예를 도시하는 블럭도.

본 발명은 디지탈신호 처리장치에 관한 것으로, 예를 들면 등가적으로 디지탈필터를 실현하기 위해 필요한 곱과 합의 연산기능을 갖는 디지탈신호 처리장치 등에 이용해서 특히 유효한 기술에 관한 것이다.

제어 ROM(Read Only Memory)과 데이타 ROM 및 데이타 RAM(Rand om Access Memory)를 내장하는 축적프로그램 방식의 디지탈신호 처리장치이다. 이와 같은 디지탈신호 처리장치에 있어서, 예를 들면 트랜즈버셜형의 디지탈필터를 실현할 경우, 예를 들면 제10도의 처리흐름도에 도시된 바와 같은 곱과 합의 연산을 샘플링 주기마다 반복해서 실행하고, 또 다음의 곱과 합의 연산을 위해서 그때마다 샘플링 데이타를 1샘플링 주기만을 지연시킬 필요가 있다.

상기 곱과 합의 연산을 고속으로 실행하기 위해, 제11도에 도시한 바와 같은 구조의 디지탈신호 처리장치가 제안되어 있다. 즉, 데이타 RAM DRAM에서 리드되는 샘플링 데이타 Xi는 버스선택회로 SEL0에 의해서 선택된 Y버스를 거쳐서 곱셈회로 MULT의 한쪽의 입력단자로 입력되고, 또 데이타 ROM DROM에서 리드되는 필터계수 Ci는 버스 X-BUS를 거쳐서 곱셈회로 MULT의 다른쪽의 입력단자로 입력된다. 또한, 그들의 곱셈결과(곱)가 연산논리회로 ALU의 한쪽의 입력단자로 입력된다. 연산논리회로 ALU의 다른쪽의 입력단자에는 연산논리회로 ALU의 전회의 연산결과(합)을 유지하는 어큐뮬레이터 ACC의 출력신호가 입력된다. 이 디지탈신호 처리장치에서는 샘플링 데이타 Xi 및 필터계수 Ci를 곱셈회로 MULT로 차례로 입력하는 것에 의해서 제10도에 도시한 필터연산에 필요한

되는 곱과 합의 연산이 고속으로 실현된다.

또, 이 디지탈신호 처리장치에서는 데이타 RAM DRAM에서 리드되는 샘플링 데이타 Xi를 1샘플링 기간만큼 유지하는 지연레지스터 DREG가 마련된다. 데이타 RAM DRAM에서 리드된 샘플링 데이타 Xi는 다음의 샘플링 데이타 Xi+1의 리드동작이 실행된후, 그 어드레스 i+l로 라이트된다. 이것에 의해, 제10도에 도시한 다음의 필터연산에 필요한 샘플링 데이타의 시프트동작이 프로그램 제어되는 일 없이 자동적으로 실행된다.

곱과 합의 연산기능 및 샘플링 데이타의 시프트기능을 갖는 디지탈신호 처리장치에 관해서는 예를 들면 1985년 9월, (주)히다찌세이사꾸쇼 발생의「히다찌 디지탈신호 처리프로세서(HSP)HD61810 사용자 매뉴얼」에 기재되어 있다.

상기한 디지탈신호 처리장치는 필터연산에 필요한 곱과 합의 연산을 고속으로 실행하고 또 샘플링 데이타의 리드동작과 동시에 샘플링 데이타의 시프트처리를 실행한다는 점에서 효과적이지만, 다음과 같은 2가지의 문제를 갖고 있는 것이 본 발명자에 의해서 명백하게 되었다. 즉. 지연레지스터 DREG에 유지되는 샘플링 데이타는 다음이 어드레스신호의 샘플링 데이타가 리드된후 라이트된다. 따라서, 지연레지스터 DREG는 샘플링 데이타는 다음의 어드레스신호의 샘플링 데이타가 리드된후 라이트된다. 따라서 지연레지스터 DREG는 샘플링 데이타의 비트수에 따른 여러개의 비트로 이루어지는 2단 구조의 래치를 필요로 하기 때문에 하드웨어가 증대하여 코스트 상승의 원인으로 된다. 또, 샘플링 데이타의 리드동작이 종료된 후 전회에 리드된 샘플링 데이타가 라이트동작을 실행하기 때문에 데이타선 및 센스앰프의 레벨변화가 1메모리 사이클내에 2회씩 실행된다. 이 때문에, 메모리로서의 종합적인 액세스시간이 길어져 디지탈신호 처리장치의 기계 사이클의 고속화를 방해하는 원인으로 되었다.

본 발명의 목적은 기계사이클의 고속화와 저렴화를 도모한 디지탈신호 처리장치를 제공하는 것이다.

본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로부터 명확하게 될 것이다.

본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다. 즉, 필터연산에 필요한 곱과 합의 연산을 시계열 순서로 실행하고, 데이타 RAM에 있어서 샘플링 데이타의 리드동작이 종류한후 이것을 버스로 출력함과 동시에 그 샘플링 데이타를 시프트할 다음의 어드레스에 라이트하는 것이다.

상기한 수단에 의하면, 데이타 RAM의 1회의 메모리 사이클에 있어서, 샘플링 데이타를 유지하기 위한 지연레지스터를 필요로 하지 않고도 데이타선의 레벨변화에 따르는 일 없이 샘플링 데이타의 리드동작과 그 시프트처리를 실현할 수 있기 때문에, 필터처리에 필요한 곱과 합의 연산을 고속으로 반복할 수 있음과 동시에 지연레지스터 등을 삭감하여 저렴화를 도모할 수 있다.

제9도는 본 발명이 적용된 디지탈신호 처리장치의 1실시예의 블럭도가 도시되어 있다. 동일 도면의 각회로블럭을 구성하는 회로소자는 공지된 반도체 집적회로의 제조기술에 의해서 특히 제한되지는 않지만, 단 결정 실리콘과 같은 1개의 반도체 기판상에 형성된다.

본 실시예의 디지탈신호 처리장치는 특히 제한되지 않지만 마이크로 프로그램을 사용한 축적 프로그램 방식의 신호처리장치이며, 그 동작은 명령 ROM(IROM)에 저장된 마이크로 명령에 의해서 제어된다.

또, 본 실시예의 디지탈신호 처리장치는 특히 제한되지 않지만 샘플링 데이타 등을 일시적으로 저장하기 위한 데이타 RAM DRAM과 필터계수 등의 고정적인 데이타를 저장하기 위한 데이타 ROM DROM을 포함한다.

제9도에 있어서 데이타 RAM DRAM의 입출력단자가 공통이므로 다음에 기술하는 제어회로 CTL로부터의 버스선택회로 S0에 의해서 제어되는 버스선택회로 SEL0에 의해 입력, 출력에 대응하는 버스가 선택된다. 또, 데이타 RAM DRAM의 어드레스는 RAM 어드레스 포인터 RAP에 의해서 지정되는 리드된 샘플링 데이타 Xn-i 등은 버스선택회로 SEL0에 의해서 데이타 RAM DRAM의 출력시에 선택되는 Y버스 Y-BUS를 거쳐서 곱셈회로 MULT 또는 버스선택회로 SEL3의 한쪽의 입력단자로 공급된다.

데이타 RAM DRAM에 대한 통상의 라이트 데이타는 데이타버스 D-BUS와 버스선택회로 SEL0를 거쳐서 데이타 RAM DRAM으로 공급된다. 이 데이타 RAM DRAM은 다음에 기술하는 바와 같이, 예를 들면 필터연산에 필요한 곱과 합의 연산을 위한 리드동작에 따라서 리드된 샘플링 데이타를 다음의 샘플링 주기에 대응하는 어드레스 라이트하는 것에 의해 자동적으로 샘플링 데이타의 시프트처리를 실행하는 기능을 갖는 것이다.

데이타 RAM DRAM의 구체적인 구성과 동작의 개요에 대해서는 다음에 상세히 설명한다.

한편, 데이타 ROM DROM의 어드레스는 ROM 어드레스 포인터 ROP에 의해서 지정되고, 리드된 필터계수 Cn-i 등은 X 버스 X-BUS를 거쳐서 버스선택회로 SEL1 또는 버스선택회로 SEL2의 한쪽의 입력단자에 공급된다.

버스선택회로 SEL1~SEL3은 다음에 기술하는 제어회로 CTL의 버스선택신호 S1~S3에 의해서 제어된다. 버스선택회로 SEL1과 SEL2의 한쪽의 입력에는 앞서 기술한 데이타 ROM DROM에서 리드된 필터계수 Cn-i 등이 X 버스 X-BUS를 거쳐서 공급되고, 다른쪽의 입력에는 다음에 기술하는 어큐뮬레이터 ACCA, ACCB의 출력신호가 D버스 D-BUS를 거쳐서 공급되며, 그리고 버스선택신호 S1, S2에 의해 연산해야 할 데이타의 버스가 선택된다. 버스선택회로 SEL1의 출력신호는 곱셈회로 MULT의 다른쪽의 단자로, 또 버스선택회로 SEL2의 출력신호는 연산논리회로 ALU의 한쪽의 입력단자로 각각 공급된다.

버스선택신호 SEL3의 한쪽의 입력단자에는 앞서 기술한 데이타 RAM DRAM에서 리드된 샘플링 데이타 Xi 등이 버스선택회로 SEL0과 X버스 X-BUS를 거쳐서 공급되고, 다른쪽의 입력단자에는 곱셈회로 MULT의 연산결과가 공급되며, 그리고 버스선택신호 S3에 의해 연산해야할 데이타버스가 선택되는 연산논리회로 ALU의 다른쪽의 입력단자로 공급된다.

Y버스 Y-BUS에는 또 4워드의 범용 레지스터 GR0~GR3의 출력단자가 결합된다. 이들 범용 레지스터 GR0~GR3은 동작레지스터로서 이용되고 그의 입력단자는 상기 데이타버스 D-BUS에 결합된다.

곱셈회로 MULT의 한쪽의 입력단자에는 앞서 기술한 바와 같이 Y버스 Y-BUS를 거쳐 데이타 RAM에서 리드되는 샘플링 데이타 Xn-i 등이 공급된다. 또, 곱셈회로 MULT의 다른쪽의 입력단자에는 버스선택회로 SEL1에 의해 선택되는 X버스 X-BUS를 거쳐서 데이타 ROM DRAM에서 리드되는 필터계수 Cn-i등이 공급된다. 곱셈회로 MULT는 이들 셈플링 데이타와 필터계수의 곱셈처리를 실행하는 그 연산 결과를 앞서 기술한 바와 같이 버스 선택회로 SEL3의 한쪽의 입력단자로 보낸다.

연산논리회로 ALU의 한쪽 입력단자에는 버스선택회로 SEL3에 의해서 선택된 곱셈회로 MULT의 연산결과가 공급된다. 이 입력단자에는 연산내용에 의해서 데이타 RAM DRAM의 리드데이타가 버스선택회로 SEL3에 선택되어 직접 공급되는 경우도 있다. 연산논리회로 ALU의 다른쪽의 입력단자에는 버스선택회로 SEL2에 의해서 선택된 데이타버스 D-BUS를 거쳐서 어큐뮬레이터 ACCA, ACCB의 출력신호가 공급된다. 이 입력단자에는 연산해야할 내용에 따라서 데이타 ROM DROM의 리드데이타가 버스선택회로 SEL2를 거쳐서 직접 공급되는 경우도 있다. 연산논리회로 ALU는 이들 2개조의 데이타 사이에서 여러 가지의 연산처리를 실행하여 그 결과를 어큐뮬레이터 ACCA 및 ACCB에 입력한다.

곱셈회로 MULT의 연산결과(곱)는 연산논리회로 ALU의 한쪽의 입력신호로서 공급되고, 어큐뮬레이터 ACCA, ACCB에 유지되는 것의 연산논리회로 ALU의 전회의 연산결과(합)는 연산논리회로 ALU의 다른쪽의 입력단자로 공급된다. 이것에 의해서, 상기 곱셈회로 MULT 및 연산논리회로 ALU는 1기계 사이클에 있어서 필터연산에 필요한 샘플링 데이타와 필터계수의 1회분의 곱과 합의 연산을 실행하는 기능을 갖는다.

이들 곱과 합의 연산의 구체적인 방법에 대해서는 다음과 상세하게 설명한다.

명령 ROM의 어드레스는 프로그램 카운터 PCC에 의해서 차례로 지정되고, 리드된 마이크로 명령은 명령레지스터 INSR로 공급되어 유지된다. 특히 제한되지 않지만, 상기 프로그램 카운터 PCC는 외부단자 D0~D15, 입출력버퍼 DBL, DHB 및 입력레지스터 IR을 거쳐서 전송되는 신호에 의해서 그 값을 설정할 수가 있다. 명령레지스터 INSR에 유지된 마이크로 명령은 여러개의 디코더에 의해서 해독되어 동일 도면에는 도시되어 있지 않지만 디지탈신호 처리장치의 각 내부회로가 그 마이크로 명령에 따른 동작을 실행하도록 제어된다.

제어회로 CTL은 상기 여러개의 디코더를 포함하고, 명령레지스터 INSR에 유지된 마이크로 명령의 소정의 일부를 받아 각 내부회로에서 필요한 타이밍신호나 버스선택회로의 버스선택신호 S0~S3을 형성한다. 또, 디지탈신호 처리장치의 외부에 접속된 장치에서 칩선택신호

, 리드 라이트신호

및 기능코드신호 F0~F3을 받아 디지탈신호 처리장치의 각 회로를 제어하기 위한 내부제어신호나 타이밍신호를 형성한다.

명령레지스터 INSR에 유지된 마이크로 명령중 데이타 RAM 및 데이타 ROM의 어드레스를 지정하기 위한 어드레스신호는 데이타버스 D-BUS를 거쳐서 RAM 어드레스 포인터 RAP 및 ROM 어드레스 포인터 ROP로 공급된다. 필터연산 등에 필요한 곱과 합의 연산처리가 반복될 때, RAM 어드레스 포인터 RAP 및 ROM 어드레스 포인터 ROP는 자동적으로 그 내용을 카운트 업 또는 카운트 다운하는 기능을 갖는다.

디지탈신호 처리장치는 입력레지스터 IR과 출력레지스터 OR을 거쳐서 외부장치와 병렬로 데이타를 입출력하는 기능을 갖는다. 또, 다시 직렬 입력레지스터 SIR 및 직렬 출력레지스터 SOR을 거쳐서 외부장치와 직렬로 데이타를 출력하는 기능을 갖는다.

입력레지스터 IR은 외부장치에서 외부버스 EXT-BUS의 데이타버스 D0~D15 및 데이타 버퍼 DEH 및 DBL을 거쳐서 병렬로 공급되는 입력데이타를 받아 유지함과 동시에 디지탈신호 처리장치의 내부 데이타버스 D-BUS로 송출한다. 또, 출력레지스터 OR은 내부 데이타버스 D-BUS를 거쳐서 공급되는 출력데이타를 받아 유지함과 동시에 데이타 버퍼 DBH, DBL 및 데이타 버스 D0~D15를 거쳐서 병렬로 외부장치로 송출한다. 한편, 직렬 입력레지스터 SIO는 외부장치에서 직렬 입력선 SI를 거쳐서 직렬로 공급되는 입력데이타를 도시하지 않는 클럭신호에 따라서 순차 페치하여 내부 데이타버스 D-BUS로 병렬로 송출한다. 또, 직렬 출력레지스터 SOR은 내부 데이타버스 D-BUS를 거쳐서 병렬로 공급되는 출력데이타를 도시하지 않은 클럭신호에 따라서 직렬로 직렬 출력선 S0에서 송출한다.

또, 각 회로에는 외부로부터의 전원전압 Vcc와 접지전위 Vss가 공급되고 있다.

제1도에는 제9도의 디지탈신호 처리장치의 데이타 RAM DRAM의 1실시예의 블럭도가 도시되어 있다. 본 실시예의 데이타 RAM은 특히 제한되지 않지만 제어회로 CTL에서 공급되는 기본클럭신호

o에 따라서 동작하고, 그 메모리 사이클은 이 기본클럭신호

o에 의해서 규정된다. 또, 데이타 RAM DRAM은 제어회로 CTL에서 제어신호로써 공급되는 메모리 인에이블신호 ME에 따라서 상기 메모리 사이클을 단위기간으로서 선택상태로 한다. 이때 데이타 RAM DRAM은 제어회로 CTL에서 공급되는 어드레스 시프트모드신호 SM 및 리드 라이트 신호

에 따라서 그 동작모드가 결정된다. 특히 제한되지 않지만, 어드레스 시프트모드신호 SM은 데이타 RAM DRAM의 통상의 동작모드에 있어서 논리 로우레벨로 되고, 필터연산에 관계되는 곱과 합의 연산을 위한 샘플링 데이타 리드동작에 있어서 논리 하이레벨로 된다. 즉, 어드레스 시프트모드신호 SM이 논리 하이레벨로 될 때, 데이타 RAM DRAM은 메모리 사이클의 전반에 있어서 샘플링 데이타를 리드하고, 그 후반에 있어서 리드된 샘플링 데이타 다음의 샘플링 주기에 대응한 어드레스에 라이트하는 기능을 갖는다. 이 때문에, 본 실시예의 데이타 RAM DRAM에는 주어진 어드레스신호를 기본으로 다음의 샘플링 주기에 대응한 어드레스신호를 얻기 위해 어드레스신호 발생수단, 모디파이수단 또는 인크리멘트 회로수단으로서 기능하는 플러스 1회로+1과 상기 2개의 어드레스를 선택적으로 어드레스 디코더 DCR로 전달하기 위해 리시브수단 또는 어드레스 선택회로수단으로서 가능하는 어드레스 선택회로 ASL이 마련된다.

제1도에 도시되어 있는 타이밍 발생회로 TG는 상술한 타이밍신호 ME, SM,

및

o를 받아서 다음에 기술하는 바와 같은 각종 타이밍신호

as,

me,

sa,

w,

r등을 형성한다.

제1도에 있어서, 데이타 RAM DRAM의 메모리 어레이 M-ARY는 다음에 제2도를 사용해서 상세하게 설명하겠지만, 동일 도면의 수평방향으로 배치되는 여러개의 워드선과 동일 도면의 수직방향으로 배치되는 여러개의 데이타선 및 이들 워드선과 데이타선의 교차점에 격자형상으로 배치되는 여러개의 메모리셀에 의해서 구성된다.

메모리 어레이 M-ARY를 구성하는 워드선은 어드레스 디코더 DCR에 결합되고 그 중의 1개가 선택적으로 선택상태로 된다. 어드레스 디코더 DCR에는 어드레스 선택회로 ASL에서 k+1비트의 상보 내부 어드레스신호

(여기에서는 비반전 내부 어드레스

과 반전 내부 어드레스신호

를 합쳐서 상보 내부 어드레스신호

과 같이 표시한다. 이하, 동일하다)가 공급되어 타이밍 발생회로 TG에서 타이밍신호

me가 공급된다.

상술한 RAM 어드레스 포인터 RAP에서 공급되는 k=1비트의 어드레스신호 A0~Ak는 어드레스 선택회로 ASL의 한쪽의 입력단자로 공급됨과 동시에 플러스 1회로+1의 입력단자로 공급된다. 플러스1회로+1은 상기 어드레스신호 A0~Ak에 1을 더하는 것에 의해서 다음의 샘플링 주기에 대응한 어드레스를 산출하고 어드레스 선택회로 ASL의 다른쪽의 입력단자로 공급한다. 어드레스 선택회로 ASL에는 또 타이밍 발생회로 TG에서 타이밍신호

as가 공급된다.

한편, 메모리 어레이 M-ARY를 구성하는 여러개의 데이타선은 센스앰프 SA내의 대응하는 단위 센스앰프회로에 결합되고, 또 메모리 데이타 버퍼 MDB내의 대응하는 각 단위버퍼회로에 결합된다. 이 센스앰프 SA에는 타이밍 발생회로 TG에서 타이밍신호

as가 공급되고 메모리 데이타 버퍼 MDB에는 타이밍신호

w및

r이 공급된다.

또, 메모리 데이타 버퍼 MDB는 데이타버스 D-BUS, Y버스 Y-BUS의 각 비트에 대응해서 마련되는 버스선택회로 SEL0의 단위회로에 결합된다. 이 버스선택회로 SEL0에는 제어회로 CTL로부터의 버스선택신호 S0가 공급된다.

제2도는 제1도의 데이타 RAM DRAM의 메모리 어레이 M-ARY, 센스앰프 SA, 메모리 데이타 버퍼 MDB 및 버스선택회로 SEL0의 1실시예를 도시하는 상세도이다.

제2도에 있어서, 메모리 어레이 M-ARY는 수평방향으로 배치되는 여러개의 워드선 W0~W2^k+1과 동일 도면의 수직방향으로 배치되는 여러개의 데이타선 D0 ,

및 이들 워드선과 데이타선의 교차점에 격자형상으로 배치되는 P채널 MOSFET Q1, Q3, N채널 MOSFET Q2, Q4, Q5, Q6으로 이루어지는 여러개의 메모리셀 MC00~MC15^k+1에 의해 구성된다. 메모리 어레이 M-ARY의 동일 행에 배치되는 메모리셀의 입출력노드는 대응하는 데이타선에 결합된다. 또, 특히 제한되지 않지만, 각각의 데이타선 D0,

는 데이타 RAM DRAM에 저장되는 샘플링 데이타 등의 각 비트에 대응되고, 각각의 워드선은 데이타 RAM DRAM의 어드레스에 대응한다.

또, 메모리 어레이 M-ARY를 구성하는 여러개의 데이타선은 센스앰프 SA내의 대응하는 단위 센스앰프회로 SA0~SA15에 결합되고, 또 메모리 데이타 버퍼 MBD내의 대응하는 단위버퍼회로 MDB0~MDB15에 결합되며, 또, 메모리 데이타 버퍼 MDB의 단위회로 MDB0~MDB15는 대응하는 버스선택회로 SEL0의 단위선택회로 SEL0~SEL15에 결합된다. 이 센스앰프 SA에는 타이밍 발생회로 TG에서 타이밍신호

sa가 공급되고, 메모리 데이타 버퍼 MDB에는 타이밍신호

w및

r이 공급되며, 버스선택회로에는 제어회로 CTL로부터의 버스선택신호 S0가 공급된다.

상기 단위 센스앰프회로 SA1~SA15의 각각은 서로 동일한 구성으로 되어 있다. 그 때문에 동일 도면에는 단위 센스앰프회로 SA0에 대해서만 상세한 회로도가 도시되어 있다. 단위 센스앰프회로는 동일 도면에서 알수 있는 바와 같이 P채널 MOSFET Q7, Q9와 N채널 MOSFET Q8, Q10에 의해서 구성된 CMOS의 플립플롭회로 및 플립플롭회로와 전원 Vcc사이에 접속되어 상기 타이밍신호

sa에 대해서 위상 반전된 타이밍신호

를 그의 게이트 전극에 받는 P채널 MOSFET Q11 및 플립플롭회로와 접지전위 Vss사이에 결합되어 그의 게이트 전극에 상기 타이밍신호

sa를 받는 N채널 MOSFET Q12에 의해 구성되어 있다. 단위 센스앰프회로는 하이레벨의 타이밍신호

sa및 로우레벨의 타이밍신호

가 공급되는 것에 의해서 MOSFET Q11, Q12가 ON상태로 된다. 이것에 의해, 1쌍의 데이타선 D0, D0사이의 전위차가 증폭된다.

상기 단위버퍼회로 MDB0~pp.23도 서로 마찬가지의 구성으로 되어 있다. 동일 도면에는 이들의 단위버퍼회로중 MDB0에 대해서만 그 구체적인 구성이 도시되어 있다. 단위버퍼회로 MDB0는 특히 제한되지는 않지만 클럭된 인버터 IV1~IV3 및 IV5와 인버터 IV4에 의해서 구성되어 있다. 클럭된 인버터 및 인버터의 회로구성은 주지하고 있으므로, 구체적인 회로는 동일도면에 도시되어 있지 않지만, 클럭된 인버터의 동작에 대하여 다음에 기술한다.

클럭된 인버터 IV1 및 IV2의 각각은 상기 타이밍신호

r이 하이레벨일때, 그 입력신호에 대해서 위상반전된 출력신호를 형성하고 타이밍신호

r이 로우레벨일때에는 신호를 형성하지 않고 고임피던스 출력상태로 된다. 마찬가지로 클럭된 인버터 IV5의 각각은 상기 타이밍신호

w가 하이레벨일 때, 그것의 입력신호에 대해서 위상반전된 출력신호를 형성하고, 타이밍신호

w가 로우레벨일 때 고임피던스상태의 출력을 형성한다.

단위버퍼회로에 있어서, 클럭된 인버터 IV1은 특히 제한되지는 않지만 데이타선 D0,

에 결합되고마는 기생용량을 서로 같게 하기 위해서 마련된 더미 인버터이다. 데이타 RAM DRAM의 리드동작모드에서는 상기 타이밍신호

r이 하이레벨로 되고, 상기 타이밍신호

w가 로우레벨로 된다. 이것에 의해 메모리셀에서 데이타선으로 전해지고, 단위 센스앰프회로에 의해서 증폭된 신호는 클럭된 인버터 IV2를 거쳐서 단위선택회로로 전해져 그후 Y버스 Y-BUS로 전해진다. 반대로, 라이트동작모드에 있어서는 상기 타이밍신호

w가 하이레벨로 되고, 상기 타이밍신호

r이 로우레벨로 된다. 이것에 의해 단위선택회로를 거쳐서 D버스 D-BUS에서 단위버퍼회로로 전해진 신호는 클럭된 인버터 IV5에 의해서 위상반전되면 데이타선

로 전해지는 것과 동시에 인버터 IV4 및 클럭된 인버터 IV3을 거쳐서 데이타선 D0도 전해져 선택된 메모리셀에 라이트된다.

상기 단위선택회로 SELO0~SELO15도 서로 마찬가지로 구성되어 있다. 동일 도면에는 대표로서, 단위선택회로 SELO0에 대해서만 구체적인 회로가 도시되어 있다. 단위선택회로는 인버터 IV7과 클럭된 인버터 IV6으로 구성되어 있고, 선택신호 S0이 하이레벨일 때 D버스 D-BUS의 신호를 데이타 RAM DRAM으로 전하도록 구성되어 있다.

동일 도면 및 제1도에서 알 수 있는 것과 같이 특히 제한되지는 않지만 D버스 D-BUS 및 Y버스 Y-BUS의 각각은 16줄 신호선에 의해 구성되어 각 신호가 그것에 대응한 단위선택회로에 접속되어 있다.

상기 타이밍신호(센스앰프 활성화신호)

sa는 통상 논리 로우레벨 되고, 데이타 RAM DRAM이 리드동작모드에서 선택상태로 되며 또한 워드선의 선택동작에 종료된 시점에서 논리 하이레벨로 된다. 마찬가지로, 상기 타이밍신호

r은 통상 논리 로우레벨로 되고, 상기 데이타 RAM DRAM의 리드동작모드에서 센스앰프 SA에 의한 리드신호의 증폭동작이 종료한 시점에서 논리 하이레벨로 된다. 또, 상기 타이밍신호

w는 통상 논리 로우레벨로 되고, 데이타 RAM DRAM이 라이트동작모드에서 선택상태로 되고 또한 워드선의 선택동작이 종료한 시점에서 논리 하이레벨로 된다. 또, 버스선택신호 S0는 통상 논리 로우레벨이지만 데이타 RAM DRAM이 라이트동작모드에서 선택상태로 될 때 논리 하이레벨로 된다.

동일 도면에 있어서, L은 데이타선의 부하수단이고, MOSFET에 의해서 구성된 저항소자 또는 상술한 기본클럭신호

o에 의해 형성된 프리차지신호를 그 게이트에 받아 소오스 드레인의 버스가 전원전압 Vcc와 데이타선 사이에 접속된 프리차지용 MOSFET에 의해서 구성되어 있다.

특히 제한되지는 않지만, 상기 프리차지용 MOSFET는 예를 들면 p채널형 MOSFET에 의해서 구성된다. 이 프리차지용 MOSFET는 상기 타이밍신호

o가 로우레벨로 된후 로우레벨로 되고, 상기 타이밍신호

o가 하이레벨로 상승할때에 하이레벨로 되는 프리차지신호에 의해서 제어된다. 이것에 의해 타이밍신호

o가 로우레벨로 되어 있을 때, 데이타 RAM DRAM내의 데이타선의 프리차지가 행하여지고, 타이밍신호

o가 하이레벨로 상승할 때에는 데이타 RAM DRAM에 대해서 리드동작, 라이트동작 및 시프트동작을 행할 수가 있다. 즉, 타이밍신호

o의 1메모리 사이클이 기간에 있어서, 이들의 동작중 1개를 데이타 RAM DRAM은 실행할 수 있다.

물론, 상기 프리차지용 MOSFET는 N채널형 MOSFET이라도 좋다. 단, 그 경우에는 프리차지신호는 상술한 프리차지신호에 대해서 위상반전된 것이 사용된다.

상술한 프리차지신호는 상기 타이밍신호

o에 의해서 용이하게 형성할 수 있다.

제3도는 제1도의 어드레스 디코더 DCR, 어드레스 선택회로 ASL 및 플러스 1회로+1의 실시예를 도시하는 상세도이다.

제3도에 있어서 어드레스 디코더 DCR은 AND 게이트로 구성되는 단위디코더 ANG0~ANG2^k+1로 구성되어 있고, 그 출력이 전해지는 워드선 W0~W2^k+1은 앞서 기술한 메모리 어레이 M-ARY내의 메모리셀 MC에 결합된다. 어드레스 디코더 DCR에는 k+1비트의 비반전 내부 어드레스신호 a0~ak와 반전 내부 어드레스신호

가 어드레스 선택회로 ASL과 인버터 IV1~IVk를 거쳐서 공급되며, 타이밍 발생회로 TG에서 타이밍신호

me가 공급된다.

이 타이밍신호

me는 통상 논리 로우레벨로 되고, 메모리 인에이블신호 ME가 논리 하이레벨로 되어 이 테이타 RAM DRAM이 선택상태로 될 때에 1메모리 사이클의 기간내에 일정기간 논리 하이레벨로 된다.

즉, 어드레스 디코더 DCR은 어드레스 선택회로 ASL에서 공급되는 상보 내부 어드레스 신호/a0~/ak를 디코드하여 이 어드레스신호에 의해서 지정된 1롤의 워드선을 타이밍신호

me가 논리 하이레벨로 되는 기간만 선택적으로 선택상태로 된다.

플러스1회로+1은 반가산기 HA0~HAk로 다음과 같이 구성되어 있다. 반가산기 HA0의 캐리출력 C가 반가산기 HA1의 한쪽의 입력A에도 반가산기 HA1의 캐리출력 C가 다음의 반가산기 HA2의 한쪽의 입력A에 다음과 마찬가지로 해서 반가산 HAk의 한쪽의 입력A에는 HAk-2의 캐리출력 C가 접속되어 있다. 또 반가산기 HA0의 캐리출력 C는 어디에도 접속되지 않고, 반가산기 HA0의 한쪽의 입력A는 전원전압 Vcc에 접속되어 있다. 플러스1회로+1에는 상술한 RAM 어드레스 포인터 RAP에서 공급되는 k+1비트의 어드레스신호 A0~Ak가 공급되어 있고, 각각 대응한 반가산기의 다른쪽의 입력단자 B에 접속되어 있다. 이것에 의해, 플러스1회로+1은 입력된 어드레스신호 A0~Ak에 대해서 1을 더한 어드레스신호, 즉 다음의 샘플링 주기에 있어서 액세스되는 어드레스를 지시하는 어드레스신호를 형성한다. 형성된 어드레스신호는 반가산기 HA0~HAk의 출력단자 S에서 어드레스 선택회로 ASEL내의 단위어드레스 선택회로 ASEL0~ASELk로 보내진다. 즉, 플러스 1회로+1은 현재의 샘플링 주기에 있어서 액세스되는 어드레스를 지시하는 어드레스 신호가 입력되는 것에 의해 다음의 샘플링 주기에 있어서 액세스될 어드레스를 지시하는 어드레스신호를 형성하여 이것을 어드레스 선택회로 ASEL로 보낸다.

어드레스 선택회로 ASEL은 서로 마찬가지의 구성으로 이루어진 단위어드레스 선택회로 ASEL0~ASELk에 의해서 구성되어 있고, 각 단위어드레스 선택회로 ASEL0~ASELk의 한쪽의 입력단자 L에는 상기 RAM 어드레스 포인터 RAP에서 출력된 어드레스신호 A0~Ak중 대응하는 비트의 어드레스신호가 공급되고, 다른쪽의 입력단자 H에는 상기 플러스 1회로+1에서 형성된 어드레스신호중 대응하는 비트의 어드레스신호가 공급된다. 각 단위어드레스 선택회로 ASEL0~ASELk의 각각에는 타이밍신호 ψas가 공급되어 있고, 이 타이밍신호

as의 전위에 따라서 각 단위어드레스 선택회로는 입력단자 L로 공급되고 있으며, 어드레스신호 또는 입력단자 H로 공급되고 있는 어드레스신호를 선택적으로 출력적으로 출력단자 Y로 출력한다. 즉, 어드레스 선택회로 ASEL은 타이밍신호

as의 전위에 따라서 현재의 샘플링 주기에 있어서 액세스될 어드레스를 지시하는 어드레스신호 또는 다음의 샘플링 주기에 있어서 액세스될 어드레스를 지시하는 어드레스신호를 선택적으로 어드레스 디코더 DCR로 공급한다.

상기 타이밍신호

as는 데이타 RAM의 통상의 동작모드에 있어서 논리 로우레벨로 되고 어드레스 시프트모드신호 SM이 논리 하이레벨로 될 때, 즉 필터연산에 관한 곱과 합의 연산을 위한 샘플링 데이타의 리드동작이 실행될 때, 디코더 사이클의 후반에 있어서 일시적으로 논리 하에레벨로 된다.

어드레스 선택회로 ASL은 상기 타이밍신호

as가 논리 로우레벨로 될 때, RAM 어드레스 포인터 RAP에서 공급되는 어드레스신호 A0~Ak를 선택해서 상보 내부 어드레스 신호

로써 어드레스 디코더 DCR로 전달한다. 또, 상기 타이밍신호 φas가 논리 하이레벨로 될 때, 어드레스 선택회로 ASL은 플러스 1회로+1에서 공급되는 다음의 샘플링 주기에 대응하는 어드레스신호를 선택해서 상보 내부 어드레스신호 a0~ak로써 어드레스 디코더 DCR로 전달한다. 또, 데이타 RAM DRAM의 어드레스 시프트모드에 있어서, 타이밍신호

as가 논리 하이레벨로 상승할 때, 즉 어드레스 디코더 DCR로 공급되는 상보 내부 어드레스신호

가 자리 이동될 때, 타이밍신호 ψme는 일시적으로 논리 로우레벨로 되어 어드레스 디코더 DCR에 의한 워드선의 선택동작이 일시적으로 금지된다. 이것에 의해, 상보 내부 어드레스신호가 자리 이동될때에 여러개의 워드선이 동시에 선택되는 것을 방지할 수 있다.

상기 센스앰프 SA는 상기 타이밍신호

as에 따라서 선택적으로 동작 상태로 되어 선택된 워드선에 결합된 여러개의 메모리셀에서 대응하는 여러개의 데이타선을 거쳐서 출력되는 리드신호를 증폭한다. 이들 리드신호는 메모리 데이타 버퍼 MDB와 버스선택회로 SEL0를 거쳐서 Y버스 Y-BUS로 송출된다. 또, 데이타 RAM DRAM이 어드레스 시프트모드로 될 때, 센스앰프 SA와 데이타선에 확립된 리드신호는 그대로 메모리 사이클의 후반에 있어서 실행되는 라이트동작일 때 라이트신호로서 사용된다.

앞서 기술한 바와 같이 메모리 데이타 버퍼 DMB는 버스선택회로 SEL0에 결합된다. 또, 메모리 데이타버퍼 MDB는 데이타 입력시, 즉 데이타 RAM DRAM의 라이트 동작모드에 있어서, 상기 타이밍신호

w에 따라서 선택적으로 동작상태로 되고, 버스선택회로 SEL0를 거쳐서 데이타버스 D-BUS에서 공급되는 라이트 데이타를 상보 라이트신호로 하여 각 데이타선으로 공급한다. 한편, 데이타 RAM DRAM의 리드동작모드(어드레스 시프트모드를 포함한다)에 있어서, 상기 버퍼 MDB는 상기 타이밍신호

r에 따라서 선택적으로 동작상태로 되고, 센스앰프 SA에 의해서 증폭된 리드신호를 더욱 증폭하여 버스선택회로 SEL0를 거쳐서 Y버스 Y-BUS로 송출된다.

제4도(a)~(l)에는 제1도의 데이타 RAM DRAM의 1실시예의 타이밍도가 도시되어 있다. 동일 도면의 실시예에서는 그 전반에 있어서 실선으로 표시되어 있는 데이타 RAM의 통상의 리드동작모드 또는 점선으로 표시되어 있는 통상의 라이트동작모드가 실행되고, 그 후반에 있어서 데이타 RAM DRAM의 어드레스 시프트모드가 실행되고 있다.

본 실시예의 데이타 RAM DRAM은 앞서 기술한 바와 같이 제어회로 CTL에서 공급되는 기본클럭신호

o에 따라서 그 메모리 사이클이 규정된다. 데이타 RAM은 특히 제한되지 않지만 기본클럭신호

o의 상승에 앞서서 메모리 인에이블신호 ME가 논리 하이레벨로 되는 것에 의해서 다음에 1메모리 사이클 기간내에 일정 기간만 선택상태로 된다. 이 메모리 인에이블신호 ME와 동시에 어드레스 시프트모드신호 SM 및 리드 라이트신호

가 논리 하이레벨 또는 논리 로우레벨로 되는 데이타 RAM DRAM의 동작모드가 설정된다.

제4도(a)~(l)에 있어서, 데이타 RAM DRAM은 메모리 인에이블신호 ME 및 리드 라이트 신호

가 논리 하이레벨로 되고, 어드레스 시프트모드신호 SM이 논리 로우레벨로 되는 것에 의해, 다음의 메모리 사이클에 있어서 통상의 리드동작모드에서 선택상태로 된다. 데이타 RAM DRAM에는 메모리 인에이블신호 ME와 동시에 k+1비트의 어드레스신호 A0~Ak가 공급된다. 어드레스신호 A0~Ak는 원하는 데이타가 저장되는 데이타 RAM의 h를 지정하고 있다. 이들 어드레스신호는 어드레스 시프트모드신호 SM이 논리 로우레벨로 되고, 또한 타이밍신호

as가 논리 로우레벨로 되어 있기 때문에 어드레스 선택회로 ASL에 의해서 선택되어 상보 내부 어드레스신호

로써 어드레스 디코더 DCR로 공급된다.

데이타 RAM DRAM에서는 기본클럭신호

o의 상승에지에 있어서, 메모리 인에이블신호 ME가 논리 하이레벨이고, 리드 라이트신호

가 논리 하이레벨이기 때문에 타이밍신호

me가 논리 하이레벨로 되고, 조금씩 지연해서 타이밍신호

sa 및

r이 차례로 논리 하이레벨로 된다. 타이밍신호

me가 논리 하이레벨로 되는 것에 의해 어드레스 디코더 DCR이 동작상태로 되고, 어드레스신호 A0~Ak에 의해서 지정되는 1개의 워드선, 즉 어드레스 h에 대응하는 워드선이 선택상태로 된다. 또 타이밍신호 ψsa가 논리 하이레벨로 되는 것에 의해 센스앰프 SA가 동작상태로 되고, 선택된 워드선에 결합된 여러개의 메모리셀에서 대응하는 데이타선으로 출력되는 리드신호가 센스앰프 SA내의 대응하는 단위 센스앰프회로에 의해서 증폭된다. 다음에, 타이밍신호

r이 논리 하이레벨로 되는 것에 의해 센스앰프 SA에 의해서 증폭된 어드레스 h의 리드데이타(h)가 메모리 데이타 버퍼 MDB와 버스 선택회로 SEL0를 거쳐서 Y버스 Y-BUS로 송출된다.

상기 데이타 RAM DRAM의 리드동작은 특히 제한되지 않지만 다음의 메모리 사이클의 기본클럭

o의 상승에 앞서서 메모리 인에이블신호 ME가 논리 로우레벨로 되는 것으로 종료하고, 데이타 RAM DRAM의 각 회로는 비선택상태로 된다.

기본클럭

o의 상승에지에 있어서, 메모리 인에이블신호 ME가 논리 하이레벨로 됨과 동시에 리드라이트신호

가 논리 로우레벨로 되는 경우, 데이타 RAM DRAM은 통상의 라이트동작모드를 개시한다. 이때, 데이타 RAM에서는 제4도에 점선으로 표시되는 바와 같이, 워드선의 선택동작이 종료한 시점에서 타이밍신호

w가 논리 로우레벨로 되고, 데이타버스 D-BUS와 버스선택회로 SEL0를 거쳐서 공급되는 라이트 데이타가 메모리 데이타 버퍼 MDB를 거쳐서 선택된 여러개의 메모리셀 MC에 입력된다.

한편, 제4도의 후반에 도시되어 있는 바와 같이, 기본클럭신호

o의 상승에지에 앞서서 메모리 인에이블신호 ME가 논리 하이레벨로 되고, 동시에 어드레스 시프트모드신호 SM이 논리 하에레벨로 되는 경우, 데이타 RAM DRAM은 어드레스 시프트모드를 개시한다. 데이타 RAM DRAM에는 메모리 인에이블신호 ME와 함께 어드레스신호 A0~Ak가 공급되고, 리드 라이트신호

는 논리 하이레벨로 된다. 어드레스신호 A0~Ak는 원하는 샘플링 데이타가 저장되는 어드레스 i를 지정하고 있다.

데이타 RAM DRAM에서는 기본클럭신호

o의 상승에지에서 메모리 인에이블신호 ME가 논리 하이레벨이기 때문에 타이밍신호

me가 1메모리 사이클 기간내에 일정 기간만 논리 하이레벨로 되고, 조금씩 지연해서 타이밍신호

sa 및

r이 차례로 논리 하이레벨로 된다. 이것에 의해 상술한 리드동작모드의 경우와 마찬가지로 리드동작이 실행되고, 어드레스 i의 메모리셀의 기억데이타가 Y버스 Y-BUS로 송출된다.

그러나, 기본클럭신호

o가 논리 로우레벨로 되는 하강에지에 있어서, 데이타 RAM DRAM에서는 타이밍신호

as가 논리 하이레벨로 된다. 이것에 의해, 어드레스 선택회로 ASL에서는 플러스 1회로+1의 출력신호, 즉 어드레스신호 i+1이 선택되어 상보 내부 어드레스신호

로써 어드레스 디코더 DCR로 공급된다. 또, 이때 타이밍신호 ψas가 논리 하이레벨로 되기 앞서서 타이밍신호

me가 일시적으로 논리 로우레벨로 되고, 어드레스 디코더 DCR에 의한 모드동작이 종료하는 시점에서 다시 논리 하이레벨로 된다. 즉, 어드레스신호가 이동하고, 어드레스 디코더 DCR에 의한 디코더 동작이 과도 상태로 되는 기간에 있어서, 어드레스 디코더 DCR의 워드선 선택동작은 금지되고 어떠한 워드선도 비선택 상태로 된다.

타이밍 신호

me가 재차 논리 하이레벨로 되는 것에 의해서 어드레스i+1에 대응하는 워드선이 선택상태로 된다. 이때, 각 데이타선 및 센스앰프 SA에는 이 메모리 사이클의 전반에서 리드된 어드레스 i의 리드신호가 확립된 채로 되어 있다. 따라서 메모리 사이클의 후반에서 선택된 워드선 즉 어드레스 i+1의 메모리셀에는 리드된 어드레스 i의 샘플링 데이타(i)가 라이트 된다. 즉, 어드레스 i에서 리드된 샘플링 데이타(i)는 버스선택회로 SEL0와 Y버스 Y-BUS를 거쳐서 출력됨과 동시에 그대로 다음의 샘플링 주기에 대응하는 어드레스 i+1에 라이트되어 실질적으로 샘플링 데이타의 시프트처리가 실현된다.

상기 어드레스동작은 기본클럭신호

o가 다음의 메모리 사이클의 기본클럭 ψo의 상승에지에 앞서서 메모리 인에이블신호 ME가 논리 로우레벨로 되는 것으로 종료하고, 데이타 RAM DRAM내의 각 회로는 비선택 상태로 된다.

제5도(a)~(m)은 제1도의 데이타 RAM DRAM의 1실시예의 타이밍도이다. 본 실시예에 있어서는 연속된 X메모리 사이클중에서 데이타 RAM DRAM의 통상의 리드모드, 여러개의 어드레스 시프트모드, 그리고 통상의 라이트모드가 실행되는 경우가 도시되어 있다. 이 일련의 동작모드 동안 데이타 RAM DRAM은 선택상태로 되어 있다.

o에 따라서 그 메모리 사이클이 규정되고 최초의 메모리 사이클은 ml로써 표시하며, 다음의 사이클은 m2… 그리고 최후의 메모리 사이클은 mn으로써 표시되어 있다. 데이타 RAM은 특히 제한되지 않지만 기본클럭신호

o의 상승에 앞서서 메모리 인에이블신호 ME가 논리 하이레벨로 되는 것에 의해서 다음의 1메모리 사이클 기간내에 일정기간만 선택상태로 된다.

데이타 RAM DRAM은 메모리 사이클 ml에 있어서 앞서 기술한 제4도(a)~(l)의 설명시와 마찬가지로 메모리 인에이블신호 ME 및 리드 라이트신호 R/W가 논리 하이레벨로 되고 어드레스시프트모드신호 SM이 논리 로우레벨로 되는 것에 의해, 메모리 사이클 ml에 있어서 통상의 리드동작모드에서 선택상태로 된다. 데이타 RAM DRAM에는 메모리 인에이블 ME와 동시예 k+1비트의 어드레스신호 A0~Ak가 공급된다. 어드레스신호 A0~Ak는 원하는 데이타가 저장되는 데이타 RAM의 어드레스 Xn을 지정하고 있다. 이들 어드레스신호는 어드레스 시프트모드신호 SM이 논리 로우레벨로 되고 타이밍신호

as가 논리 로우레벨로 되기 때문에 어드레스 선택회로 ASL에 의해서 선택되어 상보 내부 어드레스신호

로써 어드레스 디코더 DCR로 공급된다.

데이타 RAM DRAM에서는 기본클럭신호

o의 상승에지에 있어서 메모리 인에이블신호 ME가 논리 하이레벨이고, 리드 라이트신호

가 논리 하이레벨이기 때문에 타이밍신호

me가 논리 하이레벨로 되고, 조금씩 지연해서 타이밍신호

sa 및

r이 차례로 논리 하이레벨로 된다. 타이밍신호

me가 논리 하이레벨로 되는 것에 의해 어드레스 디코더 DCR이 동작상태로 되고, 어드레스신호 A0~Ak에 의해서 지정되는 1개의 워드선, 즉, 어드레스 Xn에 대응하는 워드선이 선택상태로 된다. 또, 타이밍신호

sa가 논리 하이레벨로 되는 것에 의해 센스앰프 SA가 동작상태로 되고, 선택선 워드선에 결합되는 여러개의 메모리셀에 대응하는 데이타선으로 출력되는 리드신호가 센스앰프 SA내의 대응하는 단위 센스앰프 SA의 단위회로에 의해서 증폭된다. 다음에, 타이밍신호

r이 논리 하이레벨로 되는 것에 의해 센스앰프 SA에 의해서 증폭된 어드레스 Xn의 리드데이타(Xn)가 메모리 데이타 버퍼 MDB와 버스선택회로 SEL0를 거쳐서 Y버스 Y-BUS로 송출된다.

상기 데이타 RAM의 리드동작은 특히 제한되지 않지만 기본클럭신호

o가 논리 하이레벨로 되었기 때문에 조금씩 지연해서 타이밍신호

m,

sa가 논리 로우레벨로 되는 것으로 종료한다. 그런, 메모리 인에이블신호 ME가 하이레벨로 유지되어 있기 때문에 데이타 RAM DRAM은 선택상태로 다음의 메모리 사이클로 이동한다.

메모리 사이클 m2에서는 기본클럭

o의 상승에지에 있어서, 메모리 사이클 m1부터 메모리 인에이블신호 ME가 논리 하이레벨인 채로 유지되어 있고, 또 기본클럭

o의 상승에지에 앞서서 어드레스 시프트모드신호 SM이 논리 하이레벨로 되기 때문에 앞서 기술한 제4도(a)~(l)을 사용해서 설명했을 때와 마찬가지로 데이타 RAM DRAM은 어드레스 시프모드를 개시한다. 즉, 메모리 사이클 m2에서 어드레스신호 A0~Ak는 원하는 셈플링 데이타가 저장되어 있다. 즉, 메모리 사이클 m1에서 지정된 Xn이전의 어드레스 Xn-1이 지정되어 있다.

데이타 RAM DRAM에서는 기본클럭신호

o의 상승에지에 메모리 인에이블신호 ME가 논리 하이레벨이기 때문에 타이밍신호

me가 1메모리 사이클 기간내에 일정 기간만 논리 하이레벨로 되고, 조금 지연해서 타이밍신호

sa가 논리 하이레벨로 된다. 한편, 메모리 사이클 m1부터 타이밍신호

r이 논리 하이레벨이기 때문에 상술한 리드동작모드의 경우도 마찬가지의 리드동작이 실행되고, 어드레스 Xn-1의 메모리셀의 기억데이타(Xn-1)가 Y버스 Y-BUS로 송출된다.

그러나, 기본클럭신호

as가 논리 하이레벨로 된다. 이것에 의해서, 어드레스 선택회로 ASL에서는 플러스1회로+1의 출력신호, 즉 어드레스신호Xn이 선택되어 상보 내부 어드레스신호

로써 어드레스 디코더 DCR로 공급된다. 또, 이때 타이밍신호

as가 논리 하이레벨로 되기 앞서서 타이밍신호 ψme가 일시적으로 논리 로우레벨로 되고 어드레스 디코더 DCR에 의한 모드동작이 종료하는 시점에서 다시 논리 하이레벨로 된다. 즉, 어드레스신호가 이동하고, 어드레스 디코더 DCR에 의한 디코더동작이 과도 상태로 되는 기간에 있어서, 어드레스 디코더 DCR의 워드선 선택동작은 금지되고 어떠한 워드선도 비선택 상태로 된다.

타이밍신호

me가 재차 논리 하이레벨로 되는 것에 의해서 어드레스Xn에 대응하는 워드선이 선택상태로 된다. 이때, 각 데이타선 및 센스앰프 SA에는 이 메모리 사이클의 전반에서 리드된 어드레스Xn-1의 리드신호가 확립된 채로 되어 있다. 따라서, 메모리 사이클의 후반에서 선택된 워드선 즉 어드레스Xn의 메모리셀에는 리드된 어드레스 Xn-1의 샘플링 데이타(Xn-1)이 라이트된다. 즉, 어드레스Xn-1에서 리드된 샘플링 데이타(Xn-1)는 버스선택회로 SEL0와 Y버스 Y-BUS를 거쳐서 출력됨과 동시에 그대로 다음의 샘플링 주기에 대응하는 어드레스Xn에 라이트되어 실질적으로 샘플링 데이타의 시프트처리가 실현된다.

상기 어드레스 시프트동작은 기본클럭신호

o가 논리 로우레벨로 되기 때문에 조금 지연해서 타이밍신호

sa가 논리 로우레벨로 되고, 또 어드레스 시프트모드신호가 논리 로우레벨로 되는 것으로 타이밍신호

as가 논리 로우레벨로 되고, 타이밍신호

as가 논리 로우레벨로 되는 것으로

me가 논리 로우레벨로 되어 종료한다.

메모리 사이클 m3에서는 앞서 기술한 메모리 사이클 m2와 마찬가지의 어드레스 시프트동작이 실행된다. 즉, 어드레스신호 A0~Ak에 의해서 원하는 샘플링 데이타가 저장되어 있는 것의 메모리 사이클 m2에서 지정된 Xn-1이전의 어드레스 Xn-2가 지정되고, Y버스 Y-BUS에 Xn-2에서 샘플링 데이타(Xn-2)가 리드됨과 동시에 그대로 다음의 샘플링 주기에 대응하는 어드레스 Xn-1에Xn-2에서 리드된 샘플링 데이타(Xn-2)가 라이트된다. 이것에 의해, 샘플링 데이타의 시프트처리가 실행된다. 다음에 마찬가지로 해서 어드레스 시프트동작이 메모리 사이클 m0~1까지 실행된다.

메모리 사이클 m0에서는 메모리 사이클 m1부터 데이타 RAM DRAM이 선택상태가 계속되고 있기 때문에 메모리 사이클 m0 기본클럭

o의 상승에지에 있어서 메모리 인에이블신호 ME가 논리 하이레벨이다.

한편, 어드레스 시프트모드신호 SM 및 리드 라이트신호

는 논리 로우레벨로되고, 메모리 사이클 m0에서는 통상의 라이트동작모드로 된다. 또, 메모리 사이클 m0에서는 어드레스신호 A0~Ak가 원하는 샘플링 데이타가 저장될 어드레스 즉 메모리 사이클 m0-1에서 지정된 X1을 지정하고 있다. 이것에 의해, 데이타 RAM DRAM에서는 기본클럭신호

o의 상승에지에서 메모리 인에이블신호 ME가 논리 하이레벨이고, 또 리드 라이트신호

가 논리 로우레벨이기 때문에 타이밍신호

me가 논리 하이레벨로 되고, 조금 지연해서 타이밍신호

w가 논리 하이레벨로 된다. 타이밍신호

me가 논리 하이레벨로 되는 것에 의해 어드레스 디코더 DCR이 동작상태로 되고, 어드레스신호 A0~Ak에 의해서 지정되는 1개의 워드선 즉 어드레스 X1에 대응하는 워드선이 선택상태로 된다. 이 신호

w가 하이레벨로 되는 것에 의해 메모리 데이타 버퍼 MDB가 데이타버스 D-BUS와 버스선택회로 SEL0을 거쳐서 입력되는 원하는 샘플링 데이타를 증폭하여 어드레스X1에 라이트된다.

상기의 데이타 RAM DRAM의 라이트동작은 특히 제한되지 않지만 메모리 사이클 m0의 다음의 메모리 사이클에 들어가기 전에 메모리 인에이블신호 ME가 논리 로우레벨로 되는 것으로 종료하고, 데이타 RAM DRAM내의 각 회로는 비선택상태로 된다.

제5도(a)~제5도(m)은 메모리 사이클 m1~m0 사이에서 일련의 동작 즉 원하는 샘플링 데이타의 리드동작, 시프트동작, 그리고 모든 시프트동작 후에 특정한 어드레스로의 라이트동작을 실현할 수 있다.

제6도에는 본 실시예의 디지탈신호 처리장치에 있어서의 필터연산의 1실시예의 처리흐름도가 도시되어 있다. 특히 제한되지 않지만 동일 도면에 도시된 필터연산은 이 디지탈신호 처리장치에 의해 예를 들면 트랜스버셜형 디지탈필터를 등가적으로 실현하는 경우에 실행되는 것이다.

제6도에 있어서, 입력노드 In에서 샘플링 주기마다 입력되는 샘플링 데이타는 지연회로 D에 의해서 1샘플링 주기마다 시프트되어 각 노드의 샘플링 데이타 X0~Xn으로 된다. 각 샘플링 데이타 X0~Xn은 디지탈신호 처리장치의 데이타 RAM DRAM의 대응하는 어드레스에 저장된다. 또, 필터계수 C0~Cn은 디지탈신호 처리장치의 데이타 RAM DRAM의 대응하는 어드레스에 미리 저장되어 있다. 샘플링 데이타 X0~Xn은 먼저 입력된 것 즉 샘플링 데이타 Xn에서 차례로 곱셈회로 MULT에 리드되어 버스선택회로 SEL0와 Y버스 Y-BUS 및 버스선택회로 SEL1을 거쳐서 곱셈회로 MULT의 한쪽의 입력단자에 입력된다. 또, 이것과 동시에 대응하는 필터계수 C0~Cn이 데이타 RAM DRAM에서 리드되어 X버스 X-BUS와 버스선택회로 SEL1을 거쳐서 곱셈회로 MULT의 다른쪽의 입력단자에 입력된다. 이들 샘플링 데이타와 필터계수는 곱셈회로 MULT에 의해서 승산되고, 그 연산결과(곱)는 버스선택회로 SEL3을 거쳐서 연산논리회로 ALU의 한쪽의 입력단자에 입력된다. 이 연산논리회로 ALU의 다른쪽의 입력단자에는 어큐뮬레이터 ACCA, ACCB의 내용 즉 전회의 곱과 합의 연산결과가 입력된다. 연산논리회로 ALU에서는 이 노드에 있어서의 곱셈회로 MULT의 연산결과와 전회의 곱과 합의 연산결과를 가산하고 그 연산결과(합)을 어큐뮬레이터 ACCA, ACCB에 입력한다.

이와 같은 곱과 합의 연산처리를 샘플링 데이타 Xn에서 X0까지 시계열순으로 반복하는 것에 의해서

로 되는 1샘플링 주기분의 필터연산이 실현된다. 즉, 각각의 곱과 합의 연산과정에서 실행되는 데이타 RAM DRAM의 리드동작은 상기한 바와 같은 어드레스 시프트모드로 실행되고, 각각의 샘플링 데이타의 저장 어드레스가 1샘플링 주기분씩 시프트된다. 이것에 의해서, 제6도에 도시되는 지연회로 D가 등가적으로 실현된다.

상기(1)식에 표시되는 필터연산은 각 샘플링 주기마다 반복 실행되고 그 연산처리의 결과로써 형성되는 신호데이타가 외부 데이타버스 D0~D15 또는 직렬 입력단자 S0를 거쳐서 외부로 출력된다. 이것에 의해, 본 실시예의 디지탈신호 처리장치는 등가적으로 예를 들면 트랜스버셜형의 디지탈필터로써 작용한다.

본 실시예에 있어서는 특히 제한되지 않지만 제2도에서 알 수 있는 바와 같이 1개의 샘플링 데이타는 16비트로 구성되어 있고, 1회의 시프트동작에 의해서 16비트로 이루어지는 데이타가 다음의 어드레스로 이동된다.

제7도는 제1도에 도시된 데이타 RAM DRAM의 어드레스 디코더 DCR, 어드레스 선택회로 ASL 및 플러스1회로+1의 다른1실시예를 도시한 상세도이다.

제7도에 있어서, AND 게이트 ANG0~ANG2^k+1의 각각은 단위디코더로써 사용되는 AND 게이트이다. AND 게이트 ANG0~ANG2^k+1에는 앞서 기술한 타이밍 발생회로 TG에서 타이밍신호

me가 공통으로 공급되고, 또 각각 대응한 k+1비트의 비반전 내부 어드레스신호 a0~ak와 반전 내부 어드레스신호

가 공급된다. 이것에 의해 선택적으로 AND 게이트 ANG0~ANG2^k+1의 1개의 출력이 논리 하이레벨로 되고, 다음에 기술하는 OR 게이트 ORG0~ORG2^k+1의 출력으로 되는 워드선 W0~W2^k+1도 선택적으로 선택된다. AND 게이트 ANG0~ANG2^k+1의 출력은 각각 대응해서 마련되는 OR 게이트 ORG0~ORG2^k+1의 한쪽의 입력과 단위디코더에 대응한 ADN 게이트 ANG0~ANG2^k+1의 한쪽에 입력이 접속된다. 또, OR 게이트 ORG0~ORG2^k+1의 다른쪽의 입력에는 각각 대응한 AND 게이트 ANG0~ANG2^k+1의 출력이 접속되고, OR 게이트 ORG0~ORG2^k+1의 출력은 워드선 W0~W2^k+1로써 여러개의 메모리 어레이 M-ARY내의 여러개의 메모리셀 MC에 접속된다. 또, AND 게이트 ANG~ANG2^k+1의 다른쪽의 입력에는 앞서 기술한 타이밍 발생회로로부터의 신호

as가 공통으로 공급된다.

앞서 기술한 타이밍신호

me는 통상 논리 로우레벨로 되고, 메모리 인에이블신호 ME가 논리 하이레벨로 되고 이 데이타 RAM DRAM이 선택상태로 될 때 1메모리 사이클의 기간내에 일정기간 논리 하이레벨로 된다.

단위리코더 ANG0~ANG2^k+1은 비반전 내부 어드레스신호 a0~ak와 반전 내부 어드레스신호

를 디코드하고, 이 어드레스신호에 의해서 지정되는 1개의 워드선을 타이밍신호

그리고, 타이밍신호

as는 데이타 RAM의 통상의 동작모드에 있어서 논리 로우레벨로 되고, 어드레스 시프트모드신호 SM이 논리 하이레벨로 될 때, 즉 필터연산에 관계되는 곱과 합의 연산을 위한 샘플링 데이타의 리드동작이 실행될 때 메모리 사이클의 후반에 있어서 일시적으로 논리 하이레벨로 된다. 이때, 선택적으로 선택되어 있는 워드선에 대응하는 AND 게이트의 출력은 논리 하이레벨로 되기 때문에 다음의 워드선도 타이밍신호

as가 논리 하이레벨동안 선택되어 하이레벨로 된다.

제8도(a)~제8도(i)는 제7도에 도시한 회로를 데이타 RAM DRAM에 적용한 경우의 동작을 도시한 타이밍도이다. 동일 도면의 실시예에서는 데이타 RAM DRAM의 어드레스 시프트모드가 실행되고 있는 경우를 도시하고 있다.

o에 따라서 그 메모리 사이클이 규정된다.

본 실시예의 데이타 RAM DAM에 있어서의 기본클럭신호

o의 상승에지에서 타이밍신호

me가 논리 하이레벨로 되고, 조금 지연해서 타이밍신호

sa 및

r이 순차 논리 하이레벨로 된다. 타이밍신호

me가 논리 하이레벨로 되는 것에 의해 단위디코더의 AND 게이트 ANG0~ANG2^k+1이 동작상태로 되고, 상보 어드레스신호

에 의해서 지정되는 어드레스i의 워드선 Wi에 접속되어 있는 메모리셀 MC의 기억데이타가 tl 시간에 버스선택회로 SEL0를 거쳐서 Y버스 Y-BUS로 송출된다.

그러나, 기본클럭신호

o가 논리 로우레벨로 되는 하강에지에 있어서 데이타 RAM DRAM은 타이밍신호

as가 논리 하이레벨로 된다. 이것에 의해, 워드선 Wi에 대응하는 AND 게이트 ANDGi의 출력신호가 논리 하이레벨로 된다. 이것에 의해, 워드선 Wi에 대응하는 AND 게이트 ANDGi의 출력신호가 논리 하이레벨로 되고, 워드선 Wi의 다음의 워드선 Wi+1이 선택된다. 이것에 의해, 타이밍신호

as가 논리 하이레벨의 t시간 동안, 워드선 Wi와 워드선 Wi+1이 동시에 선택된다. 이것에 의해, 먼저 선택된 워드선 i의 메모리셀 MC의 기억데이타가 센스앰프 SA에 의해서 증폭되어 리드된 후에 선택된 워드선 Wi+1의 메모리셀 MC에 라이트된다. 또, 타이밍신호

me가 논리 로우레벨로 되는 것에 의해 워드선의 선택동작이 종료한다.

다음의 메모리 사이클에서는 앞서의 기술과 마찬가지의 리드동작과 어드레스 시프트동작이 실행된다. 즉, 기본클럭신호

o의 상승에지에 있어서 타이밍신호

me가 논리 하이레벨로 되는 것에 의해 약간 지연해서 타이밍신호

sa가 논리 하이레벨로 된다. 이것에 의해, 단위디코더의 AND 게이트 ANG0~ANG2^k+1이 동작상태로 되고, 상보 어드레스 신호

에 의해서 전회의 메모리 사이클에서 지정된 어드레스 i의 1개전의 어드레스 i-1이 지정되고, 그 어드레스i-1에 대응한 워드선 Wi-1에 접속되어 있는 메모리셀 MC의 기억데이타가 t1간 동안 버스선택회로 SEL0를 거쳐서 Y버스 Y-BUS로 송출된다. 그리고, 기본클럭신호

o가 논리 하이레벨로 하강하는 에지에 있어서, 타이밍신호

as가 논리 하이레벨로 되고, t2시간 동안 워드선 Wi-1과 워드선 Wi가 동시에 선택되어 워드선 Wi-1의 메모리셀 MC의 기억데이타가 센스앰프SA에 의해 증폭되어 리드되고, 또 워드선 Wi의 메모리셀 MC에 라이트된다. 즉, 실질적으로 샘플링 데이타의 시프트처리가 실현된다.

이상과 같이, 본 실시예의 디지탈신호 처리장치는 예를 들면 트랜스버셜형의 디지탈필터를 등가적으로 실현하기 위한 곱과 합의 연산기능을 갖고, 또 데이타 RAM DRAM에서 리드되는 샘플링 데이타를 그 메모리 사이클에 있어서 다음의 샘플링 주기에 대응하는 어드레스에 라이트하는 기능을 갖는다. 따라서, 필터연산에 필요한 곱과 합의 연산을 기계열순으로 실행하는 것에 의해 각 샘플링 주기마다 필요한 샘플링 데이타의 시프트처리가 자동적으로 실행된다. 이 때문에 본 실시예의 디지탈신호 처리장치는 샘플링 데이타의 시프트처리를 실행하기 위한 프로그램 처리가 불필요하게 되어 프로그램 스텝수가 저감됨과 동시에 샘플링 데이타를 유지하기 위한 하드웨어를 마련할 필요도 없다. 이것에 의해, 디지탈신호 처리장치의 필터연산은 고속화됨과 동시에 하드웨어 저감에 의한 저렴화를 도모할 수 있다.

이상의 본 실시예에서 기술한 바와 같이, 본 발명을 필터연산을 위한 곱과 합의 연산기능을 갖는 디지탈신호 처리장치에 적용한 경우, 다음과 같은 효과가 얻어진다. 즉,

[1]필터연산에 필요한 곱과 합의 연산을 시계열순으로 실행하고, 데이타 RAM DRAM에 있어서 샘플링 데이타의 리드동작이 종료한후 이것을 버스로 출력함과 동시에 시프트해야할 다음의 어드레스에 자동적으로 라이트하도록 하는 것에 의해, 샘플링 데이타의 리드동작과 필터처리에 필요한 샘플링 데이타의 시프트처리를 동시에 실현할 수 있는 효과가 얻어진다.

[2]상기[1]항에 의해, 디지탈신호 처리장치의 다이나믹 스텝수를 저감하고 프로그램 처리부담을 경감할수 있기 때문에 필터연산에 필요한 곱과 합의 연산처리를 고속화할 수 있음과 동시에 디지탈신호 처리장치의 처리능력을 향상시킬 수 있는 효과가 얻어진다.

[3]상기[1]항에 있어서의 샘플링 데이타의 시프트처리는 샘플링 데이타를 일시적으로 유지하기 위한 지연레지스터를 필요로 하지 않고, 또 프로그램 처리를 필요로 하지 않기 때문에 지연레지스터나 명령 ROM의 하드웨어량을 저감할 수 있어 디지탈신호 처리장치의 저렴화를 도모할 수 있는 효과가 얻어진다.

[4]상기[1]항의 샘플링 데이타의 시프트처리에 있어서의 데이타 RAM DRAM의 라이트동작은 데이타선 및 센스앰프 SA에 확립되는 리드신호레벨을 변화시키는 일 없이 실행되기 때문에, 샘플링 데이타의 리드동작과 그 시프트처리를 동시에 또한 고속으로 실현할 수 있어 디지탈신호 처리장치의 기계사이클을 더욱 고속화하여 그 처리능력을 향상시킬 수 있는 효과가 얻어진다.

이상 본 발명자들에 의해서 이루어진 발명을 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경가능한 것은 물론이다. 예를 들면, 본 실시예의 디지탈신호 처리장치에서는 데이타 RAM DRAM에서 리드된 샘플링 데이타를 자동적으로 1이 가산된 다음의 어드레스에 라이트하는 것에 의해 샘플링 데이타의 시프트처리를 실행하고 있지만, 예를 들면 라이트 어드레스 프로그램적으로 부여하는 것에 의해, 임의의 어드레스를 지정할 수 있게 해도 좋다. 이 경우, 예를 들면 샘플링 데이타용 메모리 어레이를 2개조분 마련하는 것에 의해 곱과 합의 연산을 실행하는 방향을 시계열 반대의 순서로 할 수도 있다. 제2도에 있어서, 데이타 RAM에서 리드되는 샘플링 데이타는 Y버스 Y-BUS를 거쳐서 출력되고, 데이타 ROM에서 리드되는 필터계수는 X버스 X-BUS를 거쳐서 출력되는 것으로 하고 있지만, 데이타 RAM 및 데이타 ROM에서 X버스 X-BUS 및 Y버스 Y-BUS의 양쪽으로 출력할 수 있도록 해도 좋고, 버스구성이나 그의 접속계통은 본 실시예에 있어서 제한되는 것은 아니다. 또한, 제1도에 도시한 데이타 RAM의 구체적인 블럭구성이나 제2도의 데이타 RAM DRAM의 메모리 어레이 M-ARY, 센스앰프 SA, 메모리 데이타 버퍼 MDB등의 구체적인 회로나 제3도, 제8도의 어드레스 디코더 DCR등의 회로나 제9도의 디지탈신호 처리장치의 블럭구성 및 제어신호의 조합 등 여러 가지의 실시형태를 취할 수 있다. 또, 데이타 RAM DRAM으로써 스테이틱형 RAM을 사용한 예를 설명했지만, 물론 다이나믹형 RAM을 사용해서 데이타 RAM DRAM을 구성해도 좋다.

이상의 설명에서는 주로 본 발명자에 의해서 이루어진 발명이 그의 배경으로 된 이용분야인 필터연산에 관한 곱과 합의 연산기능을 갖는 디지탈신호 처리장치에 적용한 경우에 대해서 설명했지만, 그것에 한정되는 것은 아니고, 예를 들면 마찬가지의 곱과 합의 기능을 갖는 각종 디지탈신호 처리장치에도 적용할 수 있다. 본 발명은 적어도 시프트처리를 따르는 곱과 합의 연산기능을 갖는 디지탈신호 처리장치 및 그와 같은 디지탈신호 처리장치를 포함하는 디지탈장치에 널리 적용할 수 있다.

Claims

여러개의 데이타선, 상기 여러개의 데이타선의 각각에 결합되는 입출력단자와 선택단자를 갖는 여러개의 메모리셀, 상기 메모리셀의 상기 선택단자의 각각에 결합되는 여러개의 워드선, 제1어드레스신호를 받아서 상기 제1어드레스신호와 다른 제2어드레스신호를 발생하는 어드레스신호 발생수단(+1), 상기 제1어드레스신호에 따라 제1워드선을 선택하고, 상기 제1워드선의 선택후 상기 제2어드레스신호에 따라 제2워드선을 선택하는 선택수단(DCR), 상기 여러개의 데이타선에 결합되고 상기 제1어드레스신호에 따라 선택된 상기 제1워드선에 결합되는 제1메모리셀에서 상기 데이타선으로 전송된 데이타를 증폭하는 증폭수단(SA)를 갖는 반도체 집적회로 장치(DRAM)으로서, 상기 제1어드레스신호에 따라 선택된 상기 제1메모리셀의 데이타는 상기 제2어드레스신호에 따라 선택된 상기 제2워드선에 결합되는 상기 제2메모리셀에 라이트되는 반도체 집적회로 장치.
특허청구 범위 제1항에 있어서, 또 상기 선택수단과 상기 증폭수단에 결합되고, 상기 제1워드선이 선택되고 상기 증폭수단이 상기 전송된 데이타를 증폭하기 전의 소정 기간에서 상기 제2워드선을 선택하기 위해 상기 선택수단과 상기 증폭수단을 제어하는 제어수단을 갖는 반도체 집적회로 장치.
특허청구 범위 제2항에 있어서, 상기 증폭수단은 1비트 데이타를 저장하기 위해, 상기 데이타선에 결합되는 입출력노드를 갖는 플립플롭수단, 상기 플립플롭수단의 전위점과 전위노드 사이에 결합되고 상기 제어수단에 의해 제어되는 제1스위치수단, 상기 플립플롭수단의 다른 전위점과 다른 전위노드 사이에 결합되고 상기 제어수단에 의해 제어되는 제2스위치수단을 갖는 반도체 집적회로 장치.
특허청구의 범위 제3항에 있어서, 또 상기 제1어드레스신호를 발생하는 RAM 어드레스 포인터수단을 갖는 반도체 집적회로 장치.
특허청구의 범위 제2항에 있어서, 상기 선택수단은 여러개의 상기 워드선에 결합되는 출력노드를 갖는 디코더, 상기 제1 및 제2어드레스신호를 받아서 상기 제1 및 제2어드레스신호를 상기 디코더의 입력노드에 선택적으로 공급하는 선택회로수단을 갖는 반도체 집적회로 장치.
여러개의 메모리셀(MC), 제1메모리셀군을 선택하는 어드레스신호를 외부에서 리시브하는 리시브수단(ASL), 상기 리시브한 어드레스신호를 소정값에 의해 제2메모리셀군을 선택하는 어드레스신호로 모디파이하는 모디파이수단(+1), 상기 리시브한 어드레스신호 또는 상기 모디파이한 어드레스신호의 한쪽을 선택하기 위한 어드레스 신호(
as)와 디코드수단을 선택적으로 인에이블 또는 디스인에이블하기 위한 제어신호(
me)를 발생하는 발생수단(TG),상기 선택된 어드레스신호를 디코드하고, 상기 제1 및 제2메모리셀군의 한쪽을 선택하는 군 선택신호를 발생하는 디코드수단(DVR), 상기 선택된 메모리셀군의 데이타를 일시적으로 저장하는 저장수단(MDB)를 갖는 랜덤 액세스 메모리(DRAM)으로서, 상기 모디파이수단은 상기 리시브수단에 결합되고 상기 리시브수단에 상기 모디파이된 어드레스신호를 전달하고, 상기 발생수단은 데이타시프트를 정의하는 외부신호(SM)을 리시브할 때 상기 어드레스 선택신호(ψas)를 발생하고, 상기 디코드수단은 상기 리시브수단과 상기 메모리셀 사이에 위치되는 랜덤 액세스 메모리.
특허청구의 범위 제6항에 있어서, 상기 제어신호는 디코드수단 인에이블신호와 디코드수단 디스인에블신호를 포함하고, 상기 제1메모리셀군이 선택되어 상기 모디파이 어드레스가 선택될 때 상기 디코드수단 인에이블신호가 활성화되고, 상기 제1메모리셀군이 선택된후 상기 모디파이 어드레스가 선택되기전에 상기 디코드수단의 디스인에이블신호가 활성화되는 랜덤 액세스 메모리.
특허청구의 범위 제7항에 있어서, 상기 저장수단은 상기 리시브한 어드레스신호에 의해 선택된 메모리셀군의 데이타를 상기 모디파이 어드레스에 의해 선택된 상기 선택 메모리셀군에 라이트하기 위해, 상기 데이타를 세이브하는 수단을 갖는 랜덤 액세스 메모리.
여러개의 메모리셀(MC), 외부에서 리시브한 어드레스신호를 디코드하고 제1의 여러개의 메모리셀을 지정하는 제1신호를 발생하는 디코드수단(DCR), 상기 제1신호의 발생에 따라 소정시간 제2의 여러개의 메모리셀을 지정하는 제2신호를 발생하는 발생수단(+1), 상기 선택된 메모리셀군의 데이타를 저장하기 위한 저장수단(MDB), 상기 제1 및 제2신호를 인에이블로 하는 제어수단(TG)를 갖는 랜덤 액세스 메모리로서, 상기 제1신호가 인에이블로된 후 상기 제2신호는 소정시간 인에이블로 되는 랜덤 액세스 메모리.
(a) 여러개의 메모리셀 데이타를 저장하는 스텝, (b) 외부에서 제1데이타 저장어드레스를 리시브하는 스텝, (c) 상기 제1데이타 저장어드레스에서 제2데이타 저장어드레스를 발생하는 스텝, (d) 리드 또는 라이트동작에서 상기 제1데이타 저장어드레스를 선택하는 스텝, (e) 상기 제1데이타 저장어드레스에서 리드된 데이타 또는 상기 제1데이타 저장어드레스에 라이트되는 데이타를 세이브 데이타로서 일시 저장하는 스텝, (f) 외부신호가 데이타 시프트를 지시할 때 상기 제2데이타 저장어드레스를 선택하는 스텝, (g) 상기 리드동작 또는 상기 라이트동작의 후반에서 상기 제2데이타 저장어드레스에 상기 세이브 데이타를 라이트하는 스텝을 갖는 RAM의 제어방법.
데이타선, 선택노드와 상기 데이타선에 결합되는 출력노드를 갖는 제1메로리셀, 선택노드와 상기 데이타선에 결합되는 입력노드를 갖는 제2메모리셀, 상기 제1메모리셀의 상기 선택노드에 결합되는 제1워드선, 상기 제2메모리셀의 상기 선택노드에 결합되는 제2워드선, 상기 제1 및 제2워드선에 결합되고, 상기 제1워드선을 선택하는 제1선택신호를 출력한 후 상기 제2워드선을 선택하는 제2선택신호를 출력하는 선택수단(+1, ASL, DCR), 상기 데이타선에 결합되고 제어신호(ψsa)에 응답하여 상기 제1메모리셀에서 공급된 데이타를 증폭하는 증폭수단(SA), 상기 제2메모리셀에 상기 증폭된 데이타를 전송하는 수단을 갖는 랜덤 액세스 메모리로서, 상기 선택수단은 상기 제1선택신호의 상기 출력과 상기 제2신호의 상기 출력 사이에서 상기 증폭수단에 상기 제어신호를 공급하기 위해, 상기 증폭수단에 결합되는 랜덤 액세스 메모리.
특허청구의 범위 제11항에 있어서, 상기 선택수단은 상기 제1 및 제2워드선에 결합되는 어드레스 디코더(DCR), 상기 어드레스 디코더에 결합되고 상기 제1워드선을 선택하기 위한 제1어드레스신호를 출력하는 어드레스신호 발생수단, 상기 어드레스신호 발생수단과 상기 어드레스 디코더에 결합되고 상기 제1어드레스신호에 따라 상기 제2워드선을 선택하기 위한 제2어드레스신호를 출력하는 수단(+1)을 갖는 랜덤 액세스 메모리.
데이타를 저장하는 메모리 어레이수단(M-ARY), 어드레스 포인터신호의 값을 제1어드레스값에서 인크리멘트된 어드레스값으로 인트리멘트하고 인크리멘트된 어드레스 포인터신호를 출력하는 인크리멘트 회로수단(+1), 상기 어드레스 포인터신호와 상기 인크리멘트된 어드레스 포인터신호에 응답해서 상기 메모리 어레이의 워드선을 선택하는 유니트 디코더 회로수단(DCR), 어드레스 시프트신호(
as)에 응답하여 상기 유니트 디코더 회로수단에 상기 어드레스 포인터신호와 상기 인크리멘트된 어드레스 포인터신호를 선택적으로 공급하는 어드레스 선택회로수단(ASL), 리드 사이클동안 상기 제1어드레스값에 의해 선택된 상기 메모리 어레이수단의 어드레스에서 리드된 데이타를 일시 저장하고 상기 어드레스 시프트신호에 응답하여 상기 리드 사이클동안 상기 인크리멘트된 어드레스 포인터신호에 의해 선택된 상기 메모리 어레이수단의 어드레스에 상기 리드된 데이타를 라이트하는 수단을 갖는 반도체 집적회로 장치.
지연신호처리를 위한지연수단(DRAM)을 갖는 디지탈필터를 갖는 디지탈신호 처리장치에 있어서, 상기 지연수단은, 제1데이타를 저장하는 제1메모리수단, 제2데이타를 저장하는 제2메모리수단, 상기 제1 및 제2메모리수단에 결합되고 상기 제1데이타를 상기 제2메모리수단에 공급하는 데이타선, 상기제1메모리수단에 결합되는 제1선택선, 상기 제2메모리수단에 결합되는 제2선택선, 상기 제1 및 제2선택선에 결합되고 상기 제1 및 제2선택선에 제1 및 제2선택신호를 공급하는 선택수단(+1, ASL, DCR), 상기 데이타선에 결합되고 상기 선택수단이 상기 제1선택선에 상기 제1선택신호를 공급하는 제1기간에서 상기 제1데이타를 리드하고 상기 선택수단이 상기 제2선택선에 상기 제2선택신호를 공급하는 제2기간에서 상기 제2메모리수단에 상기 제1데이타를 라이트하는 증폭수단(SA)를 갖고, 상기 제1기간은 상기 제2기간과 오버랩하는 디지탈신호 처리장치.
특허청구범위 제14항에 있어서, 상기 선택수단은, 상기 제1 및 제2선택선에 결합되고 어드레스신호를 디코드하는 수단(DCR), 상기 디코드수단에 결합되고 상기 제1선택선을 선택하기 위한 제1어드레스신호를 상기 디코드수단에 공급하는 제1어드레스신호 발생수단(ASL), 상기 디코드수단과 상기 제1어드레스신호 발생수단에 결합되고 상기 제1어드레스신호에 응답하여 상기 제2선택선을 선택하기 위한 제2어드레스신호를 상기 디코드수단에 공급하는 제2어드레스신호 발생수단(+1)을 갖는 디지탈신호 처리장치.
특허청구의 범위 제14항에 있어서, 상기 선택수단은 상기 제1 및 제2선택선에 결합되는 어드레스 디코더(DCR), 상기 어드레스 디코더에 결합되고 상기 제1선택선을 선택하기 위한 제1어드레스신호를 발생하는 제1어드레스신호 발생수단(ASL), 상기 어드레스 디코더와 상기 제1어드레스신호 발생수단에 결합되고 상기 제1어드레스신호에 응답하여 상기 제2선택선을 선택하기 위한 상기 제2어드레스신호를 발생하는 제2어드레스 발생수단(+1)을 갖는 디지탈신호 처리장치.
제1데이타를 저장하는 제1메모리수단, 제2데이타를 저장하는 제2메모리수단, 상기 제1 및 제2메모리수단에 결합되고 상기 제1데이타를 상기 제2메모리수단에 공급하는 데이타선, 상기 제1메모리수단에 결합되고 제1선택신호에 응답하여 상기 제1메모리수단을 선택하는 제1워드선 상기 제2메모리수단에 결합되고 제2선택신호에 응답하여 상기 제2메모리수단을 선택하는 제2워드선, 상기 제1 및 제2워드선에 결합되고 상기 제1선택신호를 발생한 후 상기 제2선택신호를 발생하는 선택수단(+1, ASL, DCR), 상기 데이타선에 결합되고 상기 제1데이타와 사전에 선택된 계수데이타 사이에서 연산을 실행하는 계수연산수단(ALU, MULT), 상기 데이타선에 결합되고 상기 선택수단 상기 제1워드선에 상기 제1선택신호를 공급하는 제1기간에서 상기 제1데이타를 리드하고, 상기 선택수단이 상기 제2워드선에 상기 제2선택신호를 공급하는 제2기간에서 상기 제2메모리수단에 상기 제1데이타를 라이트하는 증폭수단(SA)를 갖는 디지탈필터로서, 상기 제1기간은 상기 제2기간과 오버랩하는 디지탈필터.
특허청구 범의 제17항에 있어서, 상기 선택수단은 상기 제1 및 제2워드선에 결합되는 어드레스 디코더(DCR), 상기 어드레스 디코더에 결합되고 상기 제1워드선을 선택하기 위한 제1어드레스신호를 발생하는 제1어드레스신호 발생수단(ASL), 상기 어드레스 디코더와 상기 제1어드레스신호 발생수단에 결합되고 상기 제1어드레스신호에 응답하여 상기 제2워드선을 선택하기 위한 상기 제2어드레스신호를 발생하는 제2어드레스 발생수단(+1)을 갖는 디지탈필터.
여러개의 명령을 저장하는 명령 메모리수단(IROM), 상기 명령 메모리수단에 결합되고 상기 명령 메모리수단에서 공급되는 명령에 따라 제어신호를 발생하는 제어수단(CTL), 상기 제어수단에 결합되고 상기 제어수단으로부터의 상기 제어신호에 의해 제어되는 데이타 가공수단(DRAM)을 갖는 디지탈신호 처리장치로서, 상기 데이타 가공수단은 제1데이타를 저장하는 제1메모리수단, 제2데이타를 저장하는 제2메모리수단, 상기 제1 및 제2메모리수단에 결합되고 상기 제1데이타를 상기 제2메모리수단에 공급하는 데이타선, 상기 제1메모리수단에 결합되고 제1선택신호에 응답하여 상기 제1메모리수단을 선택하는 제1워드선, 상기 제2메모리수단에 결합되고 제2선택신호에 응답하여 상기 제2메모리수단을 선택하는 제2워드선, 상기 제1 및 제2워드선과 상기 제어수단에 결합되고 상기 제어수단으로부터 상기 제어신호에 따라 제1 및 제2워드선에 상기 제1 및 제2선택신호를 공급하는 선택수단(+1, ASL, DCR), 상기 데이타선 결합되고 상기 선택수단이 상기 제1워드선에 상기 제1선택신호를 공급하는 제1기간에서 상기 제1데이타를 리드하고, 상기 선택수단이 상기 제2워드선에 상기 제2선택신호를 공급하는 제2기간에서 상기 제2메모리수단에 상기 제1데이타를 라이트하는 증폭수단(SA)를 갖고, 상기 제1기간은 상기 제2기간과 오버랩하고, 상기 증폭수단은 또 상기 제어수단에 결합되고 또 상기 명령 메모리수단에서 공급된 상기 명령에의해 제어되는 디지탈신호 처리장치.
특허청구의 범위 제19항에 있어서, 상기 선택수단은 상기 제1 및 제2워드선에 결합되는 어드레스 디코더(DCR), 상기 어드레스 디코더에 결합되고 상기 제1워드선을 선택하기 위한 제1어드레스신호를 공급하는 제1어드레스신호 발생수단(ASL), 상기 어드레스 디코더와 상기 제1어드레스신호 발생수단에 결합되고 상기 제1어드레스신호에 응답하여, 상기 제2워드선을 선택하기 위한 상기 제2어드레스신호를 공급하는 제2어드레스 발생수단(+1)을 갖는 디지탈신호 처리장치.
여러개의 명령을 저장하는 명령 메모리수단(IROM), 상기 명령 메모리수단에 결합되고 상기 명령 메모리수단에서 공급된 명령에 따라 제어신호를 발생하는 제어수단(CRL) 및 메모리수단(DRAM)을 갖는 디지탈신호 처리장치에 있어서, 상기 메모리수단은 제1데이타를 저장하는 제1메모리수단, 제2데이타를 저장하는 제2메모리수단, 상기 제1 및 제2메모리수단에 결합되는 데이타선, 상기 제1메모리수단에 결합되는 제1워드선, 상기 제2메모리수단에 결합되는 제2워드선, 상기 제1 및 제2워드선과 상기 제어수단에 결합되고 제1 및 제2선택신호를 발생하는 선택수단(+1, ASL, DCR), 상기 데이타선에 결합되는 증폭수단(SA)을 갖고, 상기 제어수단으로부터의 상기 제어신호에 따라 상기 선택수단에서 상기 제1선택신호를 발생하고 상기 제1워드선을 선택하는 스텝, 상기 제1선택신호가 상기 선택수단에서 발생되는 제1기간에서 상기 제1메모리수단으로부터의 상기 제1데이타를 상기 증폭수단에 리드하는 스텝, 상기 제어수단으로부터의 상기 제어신호에 따라 상기 선택수단에서 상기 제2선택신호를 발생하고 상기 제2워드선을 선택하는 스텝, 상기 제2선택신호가 상기 선택수단에서 발생되는 제2기간에서 상기 증폭수단에서 상기 제2메모리수단에 상기 제1데이타를 라이트하는 스텝을 갖고, 상기 제1기간은 상기 제2기간과 적어도 일부 동시에 발생하는 RAM의 제어방법.
특허청구의 범위 제21항에 있어서, 상기 리드스텝은 또 상기 제1메모리수단에서 상기 제1데이타를 리드하는 스텝, 내부버스에 상기 제1데이타를 공급하는 스텝 및 연산논리유니트에 상기 제1데이타를 공급하는 스텝을 갖는 RAM의 제어방법.