JPH1064275A - 遅延回路、ａｔｄパルス発生回路、及びそれを用いた半導体記憶装置 - Google Patents
遅延回路、ａｔｄパルス発生回路、及びそれを用いた半導体記憶装置Info
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- JPH1064275A JPH1064275A JP8225264A JP22526496A JPH1064275A JP H1064275 A JPH1064275 A JP H1064275A JP 8225264 A JP8225264 A JP 8225264A JP 22526496 A JP22526496 A JP 22526496A JP H1064275 A JPH1064275 A JP H1064275A
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Abstract
(57)【要約】
【課題】プロセス変動に対する順応性が高い、プログラ
マブルな遅延回路、ＡＴＤパルス発生回路、及びそれを
用いた半導体記憶装置を提供すること。 【解決手段】本発明の遅延回路は、入力信号を所定時間
だけ遅延させる２つのインバータ３，４と、トランスフ
ァーゲートＴ３，Ｔ４とインバータ８とを有し当該トラ
ンスファーゲートＴ３，Ｔ４の導通状態が制御される複
数のゲート回路ＴＧ０，ＴＧ１…と、上記トランスファ
ゲートＴ３，Ｔ４の導通状態を制御して使用すべきイン
バータの数を設定し所望の遅延とすべく上記ゲート回路
に信号を出力するレジスタ２と、上記複数のインバータ
を介しての信号と上記ゲート回路を介しての信号との論
理和を求めることにより所定の遅延時間を得るＡＮＤゲ
ート１とで構成されている。
マブルな遅延回路、ＡＴＤパルス発生回路、及びそれを
用いた半導体記憶装置を提供すること。 【解決手段】本発明の遅延回路は、入力信号を所定時間
だけ遅延させる２つのインバータ３，４と、トランスフ
ァーゲートＴ３，Ｔ４とインバータ８とを有し当該トラ
ンスファーゲートＴ３，Ｔ４の導通状態が制御される複
数のゲート回路ＴＧ０，ＴＧ１…と、上記トランスファ
ゲートＴ３，Ｔ４の導通状態を制御して使用すべきイン
バータの数を設定し所望の遅延とすべく上記ゲート回路
に信号を出力するレジスタ２と、上記複数のインバータ
を介しての信号と上記ゲート回路を介しての信号との論
理和を求めることにより所定の遅延時間を得るＡＮＤゲ
ート１とで構成されている。
Description
【０００１】
【０００２】本発明は、例えば遅延回路、それを適用し
たＡＴＤ(address transition detector) パルス発生回
路、及びそれを用いた半導体記憶装置に関するものであ
る。
たＡＴＤ(address transition detector) パルス発生回
路、及びそれを用いた半導体記憶装置に関するものであ
る。
【従来の技術】従来、オンチップキャッシュメモリのア
ナログ特性に依存する部分、即ち、例えばＡＴＤパルス
発生回路は、集積回路の設計に用いられるソフトウェア
であるＳＰＩＣＥ(Simulation Program with Integrate
d Circuit Emphasis) のデータに基づいて決め打ちで設
計されているのが一般的である。
ナログ特性に依存する部分、即ち、例えばＡＴＤパルス
発生回路は、集積回路の設計に用いられるソフトウェア
であるＳＰＩＣＥ(Simulation Program with Integrate
d Circuit Emphasis) のデータに基づいて決め打ちで設
計されているのが一般的である。
【０００３】ここで、図４には従来技術に係るＳＲＡＭ
等に用いられるＡＴＤパルス発生回路の構成の一例を示
して説明する。同図に示されるように、このＡＴＤパル
ス発生回路では、入力信号は２つに分岐され、一方は２
つのインバータ５０，５１を介してＡＮＤゲート５９の
一方の入力に接続され、他方は７つのインバータ５２〜
５８を介してＡＮＤゲート５９の他方の入力に接続され
ている。
等に用いられるＡＴＤパルス発生回路の構成の一例を示
して説明する。同図に示されるように、このＡＴＤパル
ス発生回路では、入力信号は２つに分岐され、一方は２
つのインバータ５０，５１を介してＡＮＤゲート５９の
一方の入力に接続され、他方は７つのインバータ５２〜
５８を介してＡＮＤゲート５９の他方の入力に接続され
ている。
【０００４】このような構成において、このＡＴＤパル
ス発生回路に図５（ａ）に示されるような信号が入力さ
れると、分岐された一方の信号はインバータ５０，５１
を介して図５（ｂ）に示されるように所定時間だけ遅延
され、他方の信号はインバータ５２〜５８を介して図５
（ｃ）に示されるように所定時間だけ遅延される。そし
て、ＡＮＤゲート５９によりそれらの論理和がとられ、
図５（ｄ）に示されるようなＡＴＤパルス信号が出力さ
れる。この図５（ｄ）に示されるＡＴＤパルス幅はプロ
セスの変動により変更されるものである。
ス発生回路に図５（ａ）に示されるような信号が入力さ
れると、分岐された一方の信号はインバータ５０，５１
を介して図５（ｂ）に示されるように所定時間だけ遅延
され、他方の信号はインバータ５２〜５８を介して図５
（ｃ）に示されるように所定時間だけ遅延される。そし
て、ＡＮＤゲート５９によりそれらの論理和がとられ、
図５（ｄ）に示されるようなＡＴＤパルス信号が出力さ
れる。この図５（ｄ）に示されるＡＴＤパルス幅はプロ
セスの変動により変更されるものである。
【０００５】更に図６には上記ＡＴＤパルス発生回路を
有するＳＲＡＭを組み込んだチップの構成の一例を示し
て説明する。この図に示されるように、ＣＰＵ１０１と
ＳＲＡＭ１０２とはワンチップで構成され、さらに、上
記ＣＰＵ１０１の入力にはメモリ１００の出力が接続さ
れている。かかる構成において、メモリ１００からＣＰ
Ｕ０１に所定の命令が入力されると、ＣＰＵ１００はそ
の命令に基づいてＳＲＡＭ１０２の所定のアドレスにデ
ータを転送したり、或いはＳＲＡＭ１０２の当該アドレ
スよりデータを取り込むことを行うことになる。
有するＳＲＡＭを組み込んだチップの構成の一例を示し
て説明する。この図に示されるように、ＣＰＵ１０１と
ＳＲＡＭ１０２とはワンチップで構成され、さらに、上
記ＣＰＵ１０１の入力にはメモリ１００の出力が接続さ
れている。かかる構成において、メモリ１００からＣＰ
Ｕ０１に所定の命令が入力されると、ＣＰＵ１００はそ
の命令に基づいてＳＲＡＭ１０２の所定のアドレスにデ
ータを転送したり、或いはＳＲＡＭ１０２の当該アドレ
スよりデータを取り込むことを行うことになる。
【０００６】
【発明が解決しようとする課題】しかしながら、前述し
たような従来技術の構成は、プロセス変動に対する順応
性が低く、更には解析するに当たっても不便な点が多か
った。
たような従来技術の構成は、プロセス変動に対する順応
性が低く、更には解析するに当たっても不便な点が多か
った。
【０００７】特に、作成された実チップで動作しない場
合には、ＦＩＢ(Focused Ion Beam)で０．１μｍ台又は
それ以下の微細な露光により予め容易された予備回路に
接続した後、調査した上でマスクを変更する必要を生じ
ていた。さらに、量産時には、マスクの作成のし直しま
でに至る可能性もあった。
合には、ＦＩＢ(Focused Ion Beam)で０．１μｍ台又は
それ以下の微細な露光により予め容易された予備回路に
接続した後、調査した上でマスクを変更する必要を生じ
ていた。さらに、量産時には、マスクの作成のし直しま
でに至る可能性もあった。
【０００８】本発明は、上記問題に鑑みてなされたもの
で、その目的とするところは、プロセス変動に対する順
応性が高い、プログラマブルな遅延回路、ＡＴＤパルス
発生回路及びそれを用いた半導体記憶装置を提供するこ
とにある。
で、その目的とするところは、プロセス変動に対する順
応性が高い、プログラマブルな遅延回路、ＡＴＤパルス
発生回路及びそれを用いた半導体記憶装置を提供するこ
とにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の遅延回路は、入力信号を所定時間だけ遅延
させる複数のインバータと、トランスファーゲートとイ
ンバータとを有し、当該トランスファーゲートの導通状
態が制御される複数のゲート回路と、上記トランスファ
ゲートの導通状態を制御して使用すべきインバータの数
を設定し、所望の遅延とすべく上記ゲート回路に信号を
出力するレジスタと、上記複数のインバータを介しての
信号と、上記ゲート回路を介しての信号との論理和を求
めることにより、所定の遅延時間を得る論理素子とを具
備することを特徴とする。
に、本発明の遅延回路は、入力信号を所定時間だけ遅延
させる複数のインバータと、トランスファーゲートとイ
ンバータとを有し、当該トランスファーゲートの導通状
態が制御される複数のゲート回路と、上記トランスファ
ゲートの導通状態を制御して使用すべきインバータの数
を設定し、所望の遅延とすべく上記ゲート回路に信号を
出力するレジスタと、上記複数のインバータを介しての
信号と、上記ゲート回路を介しての信号との論理和を求
めることにより、所定の遅延時間を得る論理素子とを具
備することを特徴とする。
【００１０】さらに、本発明のＡＴＤパルス発生回路
は、バイナリデータがデコードされて得られたアドレス
信号を所定時間だけ遅延させる複数のインバータと、ト
ランスファーゲートとインバータとを有し、当該トラン
スファーゲートの導通状態が制御される複数のゲート回
路と、上記トランスファゲートの導通状態を制御して使
用すべきインバータの数を設定し、上記アドレス信号を
所望の時間だけ遅延すべく上記ゲート回路に信号を出力
するレジスタと、上記複数のインバータを介して遅延さ
れたアドレス信号と、上記ゲート回路を介して遅延され
たアドレス信号との論理和を求めることにより、所定の
ＡＴＤパルス幅の信号を出力する論理素子とを具備する
ことを特徴とする。
は、バイナリデータがデコードされて得られたアドレス
信号を所定時間だけ遅延させる複数のインバータと、ト
ランスファーゲートとインバータとを有し、当該トラン
スファーゲートの導通状態が制御される複数のゲート回
路と、上記トランスファゲートの導通状態を制御して使
用すべきインバータの数を設定し、上記アドレス信号を
所望の時間だけ遅延すべく上記ゲート回路に信号を出力
するレジスタと、上記複数のインバータを介して遅延さ
れたアドレス信号と、上記ゲート回路を介して遅延され
たアドレス信号との論理和を求めることにより、所定の
ＡＴＤパルス幅の信号を出力する論理素子とを具備する
ことを特徴とする。
【００１１】また、本発明の半導体記憶装置は、アドレ
スデータを一次的に記憶するアドレスバッファと、上記
アドレスデータをデコードしデコード信号を出力するデ
コーダと、上記デコード信号に基づいてメモリセルを選
択すべく駆動するドライバと、上記ドライバにより選択
された場合、上記アドレスデータに対応する差電圧を出
力する複数のメモリセルを有するメモリセルアレイと、
上記ドライバによるメモリセルの選択のタイミングを制
御する遅延回路とを有し、上記遅延回路が、入力信号を
所定時間だけ遅延させる複数のインバータと、トランス
ファーゲートとインバータとを有し、当該トランスファ
ーゲートの導通状態が制御される複数のゲート回路と、
上記トランスファゲートの導通状態を制御して使用すべ
きインバータの数を設定し、所望の遅延とすべく上記ゲ
ート回路に信号を出力するレジスタと、上記複数のイン
バータを介しての信号と、上記ゲート回路を介しての信
号との論理和を求めることにより、所定の遅延時間を得
る論理素子とを具備することを特徴とする。
スデータを一次的に記憶するアドレスバッファと、上記
アドレスデータをデコードしデコード信号を出力するデ
コーダと、上記デコード信号に基づいてメモリセルを選
択すべく駆動するドライバと、上記ドライバにより選択
された場合、上記アドレスデータに対応する差電圧を出
力する複数のメモリセルを有するメモリセルアレイと、
上記ドライバによるメモリセルの選択のタイミングを制
御する遅延回路とを有し、上記遅延回路が、入力信号を
所定時間だけ遅延させる複数のインバータと、トランス
ファーゲートとインバータとを有し、当該トランスファ
ーゲートの導通状態が制御される複数のゲート回路と、
上記トランスファゲートの導通状態を制御して使用すべ
きインバータの数を設定し、所望の遅延とすべく上記ゲ
ート回路に信号を出力するレジスタと、上記複数のイン
バータを介しての信号と、上記ゲート回路を介しての信
号との論理和を求めることにより、所定の遅延時間を得
る論理素子とを具備することを特徴とする。
【００１２】即ち、本発明の遅延回路では、複数のイン
バータを介して入力信号が所定時間だけ遅延され、レジ
スタにより、ゲート回路のトランスファゲートの導通状
態が制御されて使用すべきインバータの数が設定され、
所望の遅延がなされる。そして、論理素子により上記複
数のインバータを介しての信号と、上記ゲート回路を介
しての信号との論理和が求められ、所定の遅延時間が得
られる。
バータを介して入力信号が所定時間だけ遅延され、レジ
スタにより、ゲート回路のトランスファゲートの導通状
態が制御されて使用すべきインバータの数が設定され、
所望の遅延がなされる。そして、論理素子により上記複
数のインバータを介しての信号と、上記ゲート回路を介
しての信号との論理和が求められ、所定の遅延時間が得
られる。
【００１３】さらに、本発明のＡＴＤパルス発生回路
は、複数のインバータを介してバイナリデータがデコー
ドされて得られたアドレス信号が所定時間だけ遅延さ
れ、レジスタにより、ゲート回路のトランスファゲート
の導通状態が制御されて使用すべきインバータの数が設
定され、上記アドレス信号を所望の時間だけ遅延され、
論理素子により上記複数のインバータを介して遅延され
たアドレス信号と、上記ゲート回路を介して遅延された
アドレス信号との論理和を求めることにより、所定のＡ
ＴＤパルス幅の信号が出力される。
は、複数のインバータを介してバイナリデータがデコー
ドされて得られたアドレス信号が所定時間だけ遅延さ
れ、レジスタにより、ゲート回路のトランスファゲート
の導通状態が制御されて使用すべきインバータの数が設
定され、上記アドレス信号を所望の時間だけ遅延され、
論理素子により上記複数のインバータを介して遅延され
たアドレス信号と、上記ゲート回路を介して遅延された
アドレス信号との論理和を求めることにより、所定のＡ
ＴＤパルス幅の信号が出力される。
【００１４】また、本発明の半導体記憶装置は、アドレ
スバッファによりアドレスデータが一次的に記憶され、
デコーダにより上記アドレスデータがデコードされデコ
ード信号が出力され、ドライバにより上記デコード信号
に基づいてメモリセルが選択され、メモリセルアレイよ
り上記ドライバにより選択された場合、上記アドレスデ
ータに対応する差電圧が出力される。そして、遅延回路
により上記ドライバによるメモリセルの選択のタイミン
グが制御される。
スバッファによりアドレスデータが一次的に記憶され、
デコーダにより上記アドレスデータがデコードされデコ
ード信号が出力され、ドライバにより上記デコード信号
に基づいてメモリセルが選択され、メモリセルアレイよ
り上記ドライバにより選択された場合、上記アドレスデ
ータに対応する差電圧が出力される。そして、遅延回路
により上記ドライバによるメモリセルの選択のタイミン
グが制御される。
【００１５】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態について説明する。
実施の形態について説明する。
【００１６】図１には本発明の実施の形態に係る遅延回
路の構成を示して説明する。
路の構成を示して説明する。
【００１７】図１（ａ）に示されるように、例えばアド
レス信号等の入力信号は２つに分岐され、一方は２つの
インバータ３，４を介してＡＮＤゲート１の一方の入力
に接続され、他方はゲート回路ＴＧ０の入力ＩＮに接続
されている。そして、このゲート回路ＴＧ０の出力ＯＵ
Ｔ１は次段のゲート回路ＴＧ１の入力ＩＮに接続され、
出力ＯＵＴ２はインバータ７の入力に接続されている。
レス信号等の入力信号は２つに分岐され、一方は２つの
インバータ３，４を介してＡＮＤゲート１の一方の入力
に接続され、他方はゲート回路ＴＧ０の入力ＩＮに接続
されている。そして、このゲート回路ＴＧ０の出力ＯＵ
Ｔ１は次段のゲート回路ＴＧ１の入力ＩＮに接続され、
出力ＯＵＴ２はインバータ７の入力に接続されている。
【００１８】上記ゲート回路ＴＧ０の出力ＯＵＴ１とゲ
ート回路ＴＧ１の入力ＩＮとの間にはコンデンサＣ０が
接続されている。これらと同様にして、複数のゲート回
路ＴＧ１，ＴＧ２…が接続されている。そして、最終段
のゲート回路の出力ＯＵＴ１はインバータ５の入力に接
続されている。
ート回路ＴＧ１の入力ＩＮとの間にはコンデンサＣ０が
接続されている。これらと同様にして、複数のゲート回
路ＴＧ１，ＴＧ２…が接続されている。そして、最終段
のゲート回路の出力ＯＵＴ１はインバータ５の入力に接
続されている。
【００１９】上記各ゲート回路ＴＧ１，ＴＧ２…は信号
ＳＥＬを出力するレジスタ２と接続されており、該レジ
スタ２にはクロック信号等の制御信号とデータｄａｔａ
０，ｄａｔａ１…の入力端子が設けられている。また、
上記インバータ５，６の出力はトランスファーゲートＴ
１，Ｔ２を介してＡＮＤゲート１の他の入力に接続され
ている。この他、上記レジスタ２の一の出力はインバー
タ６を介して、及び直接的に上記トランスファーゲート
Ｔ１，Ｔ２のゲートに接続されている。
ＳＥＬを出力するレジスタ２と接続されており、該レジ
スタ２にはクロック信号等の制御信号とデータｄａｔａ
０，ｄａｔａ１…の入力端子が設けられている。また、
上記インバータ５，６の出力はトランスファーゲートＴ
１，Ｔ２を介してＡＮＤゲート１の他の入力に接続され
ている。この他、上記レジスタ２の一の出力はインバー
タ６を介して、及び直接的に上記トランスファーゲート
Ｔ１，Ｔ２のゲートに接続されている。
【００２０】上記遅延回路ＴＧ０，ＴＧ１…の詳細な構
成は図１（ｂ）に示される通りである。即ち、信号ＳＥ
Ｌの入力端は２つに分岐され、一方はインバータ８を介
してトランスファーゲートＴ３，Ｔ４の一方のゲートに
接続され、他方は直接的にトランスファーゲートＴ３，
Ｔ４の他方のゲートに接続され構成されている。従っ
て、上記信号ＳＥＬが入力されると、上記トランスファ
ーゲートＴ３，Ｔ４のいずれかが導通し、出力信号ＯＵ
Ｔ１，ＯＵＴ２のいずれかが出力される。
成は図１（ｂ）に示される通りである。即ち、信号ＳＥ
Ｌの入力端は２つに分岐され、一方はインバータ８を介
してトランスファーゲートＴ３，Ｔ４の一方のゲートに
接続され、他方は直接的にトランスファーゲートＴ３，
Ｔ４の他方のゲートに接続され構成されている。従っ
て、上記信号ＳＥＬが入力されると、上記トランスファ
ーゲートＴ３，Ｔ４のいずれかが導通し、出力信号ＯＵ
Ｔ１，ＯＵＴ２のいずれかが出力される。
【００２１】このような構成において、入力信号は２つ
に分岐され、一方は２つのインバータ３，４を介して所
定時間だけ遅延された後、ＡＮＤゲート１の一方の入力
端子に入力され、他方はゲート回路ＴＧ０の端子ＩＮに
入力される。レジスタ２はクロック信号に同期して動作
するものであるが、所定の信号ｄａｔａ１がレジスタに
入力されると、信号ＳＥＬをゲート回路ＴＧ０に出力す
る。そして、この信号ＳＥＬの状態（Ｈｉｇｈ／Ｌｏ
ｗ）により、ゲート回路ＴＧ０を構成しているトランス
ファーゲートＴ３，Ｔ４のいずれかが導通する。
に分岐され、一方は２つのインバータ３，４を介して所
定時間だけ遅延された後、ＡＮＤゲート１の一方の入力
端子に入力され、他方はゲート回路ＴＧ０の端子ＩＮに
入力される。レジスタ２はクロック信号に同期して動作
するものであるが、所定の信号ｄａｔａ１がレジスタに
入力されると、信号ＳＥＬをゲート回路ＴＧ０に出力す
る。そして、この信号ＳＥＬの状態（Ｈｉｇｈ／Ｌｏ
ｗ）により、ゲート回路ＴＧ０を構成しているトランス
ファーゲートＴ３，Ｔ４のいずれかが導通する。
【００２２】トランスファーゲートＴ３が導通すると、
出力ＯＵＴ１より信号が次段のゲート回路ＴＧ１の端子
ＩＮに入力される。このとき、コンデンサＣ０によって
所定時間だけ遅延される。トランスファーゲートＴ４が
導通すると、上記ゲート回路ＴＧ０の出力ＯＵＴ２から
の信号がインバータ７に入力される。これと同様に、ゲ
ート回路ＴＧ１，ＴＧ２…は動作する。
出力ＯＵＴ１より信号が次段のゲート回路ＴＧ１の端子
ＩＮに入力される。このとき、コンデンサＣ０によって
所定時間だけ遅延される。トランスファーゲートＴ４が
導通すると、上記ゲート回路ＴＧ０の出力ＯＵＴ２から
の信号がインバータ７に入力される。これと同様に、ゲ
ート回路ＴＧ１，ＴＧ２…は動作する。
【００２３】更に、レジスタ２からの信号ＳＥＬに基づ
いてトランスファーゲートＴ１，Ｔ２が導通すると、上
記インバータ５を介しての信号、インバータ７を介して
の信号がＡＮＤゲート１の他方の入力端子に入力され
る。こうして、ＡＮＤゲート１によって論理和がとら
れ、例えば所定のパルス幅のＡＴＤパルス信号等の遅延
出力信号が出力される。
いてトランスファーゲートＴ１，Ｔ２が導通すると、上
記インバータ５を介しての信号、インバータ７を介して
の信号がＡＮＤゲート１の他方の入力端子に入力され
る。こうして、ＡＮＤゲート１によって論理和がとら
れ、例えば所定のパルス幅のＡＴＤパルス信号等の遅延
出力信号が出力される。
【００２４】このように、この実施の形態は、レジスタ
２にインバータの数に関するデータｄａｔａ１，ｄａｔ
ａ２…が送られると、該レジスタ２からの信号ＳＥＬに
よりゲート回路ＴＧ０，ＴＧ１…の駆動が制御され、使
用すべきインバータの数が制御されることを特徴として
いる。尚、図１では複数のゲート回路の接続端にコンデ
ンサを配設した例を示したが、配設しなくてもよいこと
は勿論である。
２にインバータの数に関するデータｄａｔａ１，ｄａｔ
ａ２…が送られると、該レジスタ２からの信号ＳＥＬに
よりゲート回路ＴＧ０，ＴＧ１…の駆動が制御され、使
用すべきインバータの数が制御されることを特徴として
いる。尚、図１では複数のゲート回路の接続端にコンデ
ンサを配設した例を示したが、配設しなくてもよいこと
は勿論である。
【００２５】次に図２には上記ＡＴＤパルス発生回路を
組み込んだオンチップメモリを有するチップの構成を示
し説明する。
組み込んだオンチップメモリを有するチップの構成を示
し説明する。
【００２６】同図に示されるように、この例は、ＣＰＵ
１２とデコーダ１５、ＡＴＤパルス発生回路１３、オン
チップメモリ１４がワンチップで構成されており、ＡＴ
Ｄ回路１７とレジスタ１６により上記ＡＴＤパルス発生
回路１３が構成されている。上記ＣＰＵ１２のアドレス
端子はＡＴＤ回路１７、デコーダ１５の入力に接続され
ており、該デコーダ１５の出力はレジスタ１６を介して
ＡＴＤ回路１７の入力に接続されている。一方、ＣＰＵ
１２のデータ端子はオンチップメモリ１４、レジスタ１
６の入力に接続されている。この他、ＣＰＵ２２の制御
用端子が上記レジスタ１６、オンチップメモリ１４の入
力に接続されている。
１２とデコーダ１５、ＡＴＤパルス発生回路１３、オン
チップメモリ１４がワンチップで構成されており、ＡＴ
Ｄ回路１７とレジスタ１６により上記ＡＴＤパルス発生
回路１３が構成されている。上記ＣＰＵ１２のアドレス
端子はＡＴＤ回路１７、デコーダ１５の入力に接続され
ており、該デコーダ１５の出力はレジスタ１６を介して
ＡＴＤ回路１７の入力に接続されている。一方、ＣＰＵ
１２のデータ端子はオンチップメモリ１４、レジスタ１
６の入力に接続されている。この他、ＣＰＵ２２の制御
用端子が上記レジスタ１６、オンチップメモリ１４の入
力に接続されている。
【００２７】一方、上記オンチップメモリ１４におい
て、行アドレスを受ける行アドレスバッファ１８の出力
は行デコーダ１９を介してワード線ドライバ２０の入力
に接続され、該ワード線ドライバ２０の出力はオンチッ
プメモリアレイ２１の入力に接続されている。一方、列
アドレスを受ける列アドレスバッファ２２の出力は列デ
コーダ２３を介してビット線ドライバ２４の入力に接続
され、該ビット線ドライバ２４の出力はＹゲート２５を
介してオンチップメモリアレイ２１の入力に接続されて
いる。そして、Ｙゲート２５はセンス回路２６に接続さ
れている。ＡＴＤ回路１７の出力は上記ワード線ドライ
バ２０の入力に接続されている。
て、行アドレスを受ける行アドレスバッファ１８の出力
は行デコーダ１９を介してワード線ドライバ２０の入力
に接続され、該ワード線ドライバ２０の出力はオンチッ
プメモリアレイ２１の入力に接続されている。一方、列
アドレスを受ける列アドレスバッファ２２の出力は列デ
コーダ２３を介してビット線ドライバ２４の入力に接続
され、該ビット線ドライバ２４の出力はＹゲート２５を
介してオンチップメモリアレイ２１の入力に接続されて
いる。そして、Ｙゲート２５はセンス回路２６に接続さ
れている。ＡＴＤ回路１７の出力は上記ワード線ドライ
バ２０の入力に接続されている。
【００２８】このような構成において、図３のフローチ
ャートに示されるように、ＣＰＵ１２はメモリ１１から
レジスタ１６にデータを書き込むための命令を読み出し
（ステップＳ１）、この命令に従ってデコーダ１５を介
してレジスタ１６にデータを書き込む（ステップＳ
２）。次いで、レジスタ１６に書き込まれたデータの内
容に従った遅延時間がＡＴＤ回路１７により設定され
（ステップＳ３）、この設定時間に従って、オンチップ
メモリ１４からのデータの読み出し等が制御されること
になる（ステップＳ４）。
ャートに示されるように、ＣＰＵ１２はメモリ１１から
レジスタ１６にデータを書き込むための命令を読み出し
（ステップＳ１）、この命令に従ってデコーダ１５を介
してレジスタ１６にデータを書き込む（ステップＳ
２）。次いで、レジスタ１６に書き込まれたデータの内
容に従った遅延時間がＡＴＤ回路１７により設定され
（ステップＳ３）、この設定時間に従って、オンチップ
メモリ１４からのデータの読み出し等が制御されること
になる（ステップＳ４）。
【００２９】即ち、オンチップメモリ１４においては、
行アドレスはアドレスバッファ１８を介して行デコーダ
１９に出力され、当該行デコーダ１９によりデコードさ
れた後、ワード線ドライバ２０へと出力される。一方、
列アドレスはアドレスバッファ２２を介して列デコーダ
２３に出力され、当該列デコーダ２３によりデコードさ
れた後、ビット線ドライバ２４へと出力される。
行アドレスはアドレスバッファ１８を介して行デコーダ
１９に出力され、当該行デコーダ１９によりデコードさ
れた後、ワード線ドライバ２０へと出力される。一方、
列アドレスはアドレスバッファ２２を介して列デコーダ
２３に出力され、当該列デコーダ２３によりデコードさ
れた後、ビット線ドライバ２４へと出力される。
【００３０】上記行アドレス及び列アドレスはＡＴＤパ
ルス発生回路１５にも入力され、該ＡＴＤパルス発生回
路１５によりアドレスに基づいた所定のＡＴＤパルス幅
のＡＴＤパルス信号がワード線ドライバ２０及びセンス
回路２６に出力され、該ＡＴＤパルス信号に基づいて上
記ワード線ドライバ２０の駆動タイミングが制御され
る。そして、ワード線ドライバ２０のタイミングによ
り、センス回路２６がメモリアレイ２１より出力された
データをホールドするタイミングを決定するのにもＡＴ
Ｄ回路１７の出力信号が用いられる。
ルス発生回路１５にも入力され、該ＡＴＤパルス発生回
路１５によりアドレスに基づいた所定のＡＴＤパルス幅
のＡＴＤパルス信号がワード線ドライバ２０及びセンス
回路２６に出力され、該ＡＴＤパルス信号に基づいて上
記ワード線ドライバ２０の駆動タイミングが制御され
る。そして、ワード線ドライバ２０のタイミングによ
り、センス回路２６がメモリアレイ２１より出力された
データをホールドするタイミングを決定するのにもＡＴ
Ｄ回路１７の出力信号が用いられる。
【００３１】このように、本発明によれば、レジスタと
トランスファゲートによりプログラマブルな遅延回路を
実現することができるので、作成された実チップで動作
しない場合にＦＩＢで微細な露光により予め容易された
予備回路に接続した後に調査した上でマスクを変更する
必要や、量産時にマスクの作成のやり直しを生じること
もないといえる。
トランスファゲートによりプログラマブルな遅延回路を
実現することができるので、作成された実チップで動作
しない場合にＦＩＢで微細な露光により予め容易された
予備回路に接続した後に調査した上でマスクを変更する
必要や、量産時にマスクの作成のやり直しを生じること
もないといえる。
【００３２】以上、本発明の実施の形態について説明し
たが、本発明はこれに限定されることなく、その主旨を
逸脱しない範囲で種々の改良・変更が可能であることは
勿論である。例えば、上記実施の形態では、本発明の遅
延回路をＡＴＤパルス発生回路に適用する例を示した
が、これに限定されることなく、種々の技術に適用する
ことが可能である。さらに、上記実施の形態では、遅延
回路をＳＲＡＭに適用する例を示したが、これに限定さ
れる種々の半導体記憶装置に適用できる。
たが、本発明はこれに限定されることなく、その主旨を
逸脱しない範囲で種々の改良・変更が可能であることは
勿論である。例えば、上記実施の形態では、本発明の遅
延回路をＡＴＤパルス発生回路に適用する例を示した
が、これに限定されることなく、種々の技術に適用する
ことが可能である。さらに、上記実施の形態では、遅延
回路をＳＲＡＭに適用する例を示したが、これに限定さ
れる種々の半導体記憶装置に適用できる。
【００３３】
【発明の効果】以上詳述したように、本発明によれば、
プロセス変動に対する順応性が高く、ゲートとレジスタ
とにより簡単に構成されるプログラマブルな遅延回路、
ＡＴＤパルス発生回路、及びそれを用いた半導体記憶装
置を提供することができる。
プロセス変動に対する順応性が高く、ゲートとレジスタ
とにより簡単に構成されるプログラマブルな遅延回路、
ＡＴＤパルス発生回路、及びそれを用いた半導体記憶装
置を提供することができる。
【図１】本発明の実施の形態に係る遅延回路の構成を示
す図である。
す図である。
【図２】本発明の遅延回路を適用したＡＴＤパルス発生
回路を有するチップ構成の一例を示す図である。
回路を有するチップ構成の一例を示す図である。
【図３】図２におけるＣＰＵの動作を示すフローチャー
トである。
トである。
【図４】従来技術に係るＳＲＡＭ等に用いられるＡＴＤ
パルス発生回路の構成の一例を示す図である。
パルス発生回路の構成の一例を示す図である。
【図５】図４のＡＴＤパルス発生回路の各ノードでの信
号の状態を示すタイムチャートである。
号の状態を示すタイムチャートである。
【図６】図４のＡＴＤパルス発生回路を有するＳＲＡＭ
を組み込んだチップの構成の一例を示す図である。
を組み込んだチップの構成の一例を示す図である。
１…ＡＮＤゲート ２…レジスタ ３〜８…インバータ ＴＧ０，ＴＧ１，ＴＧ２…遅延回路 Ｔ１，Ｔ２，Ｔ３，Ｔ４…トランスファーゲート
Claims (7)
- 【請求項１】 入力信号を所定時間だけ遅延させる複数
のインバータと、 トランスファーゲートとインバータとを有し、当該トラ
ンスファーゲートの導通状態が制御される複数のゲート
回路と、 上記トランスファゲートの導通状態を制御して使用すべ
きインバータの数を設定し、所望の遅延とすべく上記ゲ
ート回路に信号を出力するレジスタと、 上記複数のインバータを介しての信号と、上記ゲート回
路を介しての信号との論理和を求めることにより、所定
の遅延時間を得る論理素子と、を具備することを特徴と
する遅延回路。 - 【請求項２】 上記レジスタからの信号の上記ゲート回
路への入力端は２つに分岐され、一方はインバータを介
して２つのトランスファゲートの一方のゲートに接続さ
れ、他方は直接的に２つのトランスファゲートの他方の
ゲートに接続されていることを特徴とする請求項１に記
載の遅延回路。 - 【請求項３】 上記複数のゲート回路の各接続端にコン
デンサを配設し、更なる遅延を得ることを特徴とする請
求項１に記載の遅延回路。 - 【請求項４】 バイナリデータがデコードされて得られ
たアドレス信号を所定時間だけ遅延させる複数のインバ
ータと、 トランスファーゲートとインバータとを有し、当該トラ
ンスファーゲートの導通状態が制御される複数のゲート
回路と、 上記トランスファゲートの導通状態を制御して使用すべ
きインバータの数を設定し、上記アドレス信号を所望の
時間だけ遅延すべく上記ゲート回路に信号を出力するレ
ジスタと、 上記複数のインバータを介して遅延されたアドレス信号
と、上記ゲート回路を介して遅延されたアドレス信号と
の論理和を求めることにより、所定のＡＴＤパルス幅の
信号を出力する論理素子と、を具備することを特徴とす
るＡＴＤパルス発生回路。 - 【請求項５】 上記レジスタからの信号の上記ゲート回
路への入力端は２つに分岐され、一方はインバータを介
して２つのトランスファゲートの一方のゲートに接続さ
れ、他方は直接的に２つのトランスファゲートの他方の
ゲートに接続されていることを特徴とする請求項４にＡ
ＴＤパルス発生回路。 - 【請求項６】 上記複数のゲート回路の各接続端にコン
デンサを配設し、更なる遅延を得ることを特徴とする請
求項４にＡＴＤパルス発生回路。 - 【請求項７】 アドレスデータを一次的に記憶するアド
レスバッファと、 上記アドレスデータをデコードしデコード信号を出力す
るデコーダと、 上記デコード信号に基づいてメモリセルを選択すべく駆
動するドライバと、 上記ドライバにより選択された場合、上記アドレスデー
タに対応する差電圧を出力する複数のメモリセルを有す
るメモリセルアレイと、 上記ドライバによるメモリセルの選択のタイミングを制
御する遅延回路と、を有し、 上記遅延回路が、 入力信号を所定時間だけ遅延させる複数のインバータ
と、 トランスファーゲートとインバータとを有し、当該トラ
ンスファーゲートの導通状態が制御される複数のゲート
回路と、 上記トランスファゲートの導通状態を制御して使用すべ
きインバータの数を設定し、所望の遅延とすべく上記ゲ
ート回路に信号を出力するレジスタと、 上記複数のインバータを介しての信号と、上記ゲート回
路を介しての信号との論理和を求めることにより、所定
の遅延時間を得る論理素子と、を具備することを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8225264A JPH1064275A (ja) | 1996-08-27 | 1996-08-27 | 遅延回路、ａｔｄパルス発生回路、及びそれを用いた半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8225264A JPH1064275A (ja) | 1996-08-27 | 1996-08-27 | 遅延回路、ａｔｄパルス発生回路、及びそれを用いた半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1064275A true JPH1064275A (ja) | 1998-03-06 |
Family
ID=16826600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8225264A Pending JPH1064275A (ja) | 1996-08-27 | 1996-08-27 | 遅延回路、ａｔｄパルス発生回路、及びそれを用いた半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1064275A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0484010A2 (en) * | 1990-11-01 | 1992-05-06 | Hughes Aircraft Company | Passivation of thin film oxide super-conductors |
| KR970029840A (ko) * | 1995-11-29 | 1997-06-26 | 윌리엄 이. 힐러 | 반도체 메모리의 프로그래머블 인터벌 타이밍 발생기용 장치 및 방법 |
| KR100665484B1 (ko) * | 1999-03-01 | 2007-01-10 | 프리스케일 세미컨덕터, 인크. | 프로그래밍 가능한 지연 회로를 포함하는 메모리 |
-
1996
- 1996-08-27 JP JP8225264A patent/JPH1064275A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0484010A2 (en) * | 1990-11-01 | 1992-05-06 | Hughes Aircraft Company | Passivation of thin film oxide super-conductors |
| KR970029840A (ko) * | 1995-11-29 | 1997-06-26 | 윌리엄 이. 힐러 | 반도체 메모리의 프로그래머블 인터벌 타이밍 발생기용 장치 및 방법 |
| KR100665484B1 (ko) * | 1999-03-01 | 2007-01-10 | 프리스케일 세미컨덕터, 인크. | 프로그래밍 가능한 지연 회로를 포함하는 메모리 |
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