JPH0883495A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0883495A JPH0883495A JP6215917A JP21591794A JPH0883495A JP H0883495 A JPH0883495 A JP H0883495A JP 6215917 A JP6215917 A JP 6215917A JP 21591794 A JP21591794 A JP 21591794A JP H0883495 A JPH0883495 A JP H0883495A
- Authority
- JP
- Japan
- Prior art keywords
- address
- circuit
- redundancy
- memory cell
- mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1045—Read-write mode select circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 本発明は、複数の動作モードを有する半導体
記憶装置の動作速度を向上させること及びそれをチップ
面積の増加無しに実現することを目的とする。 【構成】 外部アドレス信号に従ってアクセスするモー
ドと、内部で発生されるアドレス位置をアクセスする少
なくとも１つ以上のモードとを有する半導体記憶装置で
あって、通常のメモリセルアレイ１と、冗長メモリセル
アレイ２と、複数のモードで実際にアクセスされるアド
レス位置が置き換えたメモリセルであるかを判定し、対
応するメモリセルがアクセスされるように制御する冗長
判定回路２１ａ、２１ｂ、２２と、いずれのモードであ
るかを判定するモード判定回路８と、アドレス位置を内
部で自動的に発生する内部アドレス発生回路９とを備え
る半導体記憶装置において、モードの判定と、冗長判定
は、少なくとも一部が並行して行われる。
記憶装置の動作速度を向上させること及びそれをチップ
面積の増加無しに実現することを目的とする。 【構成】 外部アドレス信号に従ってアクセスするモー
ドと、内部で発生されるアドレス位置をアクセスする少
なくとも１つ以上のモードとを有する半導体記憶装置で
あって、通常のメモリセルアレイ１と、冗長メモリセル
アレイ２と、複数のモードで実際にアクセスされるアド
レス位置が置き換えたメモリセルであるかを判定し、対
応するメモリセルがアクセスされるように制御する冗長
判定回路２１ａ、２１ｂ、２２と、いずれのモードであ
るかを判定するモード判定回路８と、アドレス位置を内
部で自動的に発生する内部アドレス発生回路９とを備え
る半導体記憶装置において、モードの判定と、冗長判定
は、少なくとも一部が並行して行われる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に不良メモリセルを置き換える冗長メモリセルを
有すると共に、外部アドレス信号が指示するアドレス位
置をアクセスするモードと、所定のデータに従って内部
で発生されたアドレス位置をアクセスするモードとを有
する半導体記憶装置に関する。
し、特に不良メモリセルを置き換える冗長メモリセルを
有すると共に、外部アドレス信号が指示するアドレス位
置をアクセスするモードと、所定のデータに従って内部
で発生されたアドレス位置をアクセスするモードとを有
する半導体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置では、製造上の不良セル
の発生をゼロに抑えることが難しい。不良セルの発生し
たチップを不良品としたのでは製造の歩留りが低くなる
ので、あらかじめ冗長メモリセルと呼ばれる予備のメモ
リセルを設けておき、通常のメモリセルアレイの不良メ
モリセルをこの冗長メモリセルに置き換えて良品とする
ことで歩留りを向上させる冗長技術を採用するのが一般
的である。
の発生をゼロに抑えることが難しい。不良セルの発生し
たチップを不良品としたのでは製造の歩留りが低くなる
ので、あらかじめ冗長メモリセルと呼ばれる予備のメモ
リセルを設けておき、通常のメモリセルアレイの不良メ
モリセルをこの冗長メモリセルに置き換えて良品とする
ことで歩留りを向上させる冗長技術を採用するのが一般
的である。
【０００３】また、半導体記憶装置には、各種の動作モ
ードを有するものがある。例えば、ＤＲＡＭは所定周期
で記憶内容をリフレッシュするリフレッシュ動作が必要
であり、従来はリフレッシュ動作に必要なリフレッシュ
アドレス信号を外部から入力していたが、近年は外部付
属回路を削減できるようにするため、リフレッシュアド
レス信号を発生するリフレッシュアドレス信号発生回路
を内部に有するのが一般的である。このような内部にリ
フレッシュアドレス信号発生回路を有するＤＲＡＭにリ
フレッシュ動作を行わせるには、外部より入力する制御
信号を、ノーマルモード時とは異なる状態にし、ＤＲＡ
Ｍがこの制御信号の違いを判定して、リフレッシュ動作
を行う。従って、ＤＲＡＭはノーマルモードかリフレッ
シュモードかを判定する回路を有している。
ードを有するものがある。例えば、ＤＲＡＭは所定周期
で記憶内容をリフレッシュするリフレッシュ動作が必要
であり、従来はリフレッシュ動作に必要なリフレッシュ
アドレス信号を外部から入力していたが、近年は外部付
属回路を削減できるようにするため、リフレッシュアド
レス信号を発生するリフレッシュアドレス信号発生回路
を内部に有するのが一般的である。このような内部にリ
フレッシュアドレス信号発生回路を有するＤＲＡＭにリ
フレッシュ動作を行わせるには、外部より入力する制御
信号を、ノーマルモード時とは異なる状態にし、ＤＲＡ
Ｍがこの制御信号の違いを判定して、リフレッシュ動作
を行う。従って、ＤＲＡＭはノーマルモードかリフレッ
シュモードかを判定する回路を有している。
【０００４】また、ＤＲＡＭには、連続したアドレスの
データを高速に読み出すためのバースト・リード・モー
ドやニブル・モードと呼ばれる特殊な動作モードがあ
る。これらの動作モードは、あるサイクルで指定された
外部アドレスに対して、これから連続したアドレスを内
部で自動発生し、数ビットのデータを連続して読み出す
モードである。
データを高速に読み出すためのバースト・リード・モー
ドやニブル・モードと呼ばれる特殊な動作モードがあ
る。これらの動作モードは、あるサイクルで指定された
外部アドレスに対して、これから連続したアドレスを内
部で自動発生し、数ビットのデータを連続して読み出す
モードである。
【０００５】図１１は、上記のバースト・リード・モー
ドを有するシンクロナスＤＲＡＭにおいて、コラムアド
レス冗長を行った従来例の構成を示す図である。なお、
図においては、同様の機能部分には同一の参照番号を付
して表し、一部の重複する説明を省略することとする。
図１１において、参照番号１は通常メモリセルアレイ
を、２は通常メモリセルアレイ１に不良セルがある場合
にその不良セルを含むコラムラインを置き換える冗長セ
ルアレイを、３はコラムデコーダを、４は冗長セルアレ
イを選択する冗長コラムデコーダを、５は外部から入力
されるクロック信号の入力バッファ回路を、６は制御信
号の入力バッファを、７はアドレス信号の入力バッファ
を、８は制御回路を、９はバースト・リード・モードに
おいて外部アドレスで指示されたアドレスから数ビット
連続したアドレスを発生させるバースト・アドレス・カ
ウンタを、１０は外部入力アドレスとバースト・アドレ
ス・カウンタ９が発生したアドレスを切り換えるアドレ
ス切り換え回路を、２３はアドレス切り換え回路１０が
出力するアドレスが冗長セルアレイ２に置き換えたアド
レスであるかを判定する冗長判定回路を示す。なお、こ
の他にローデコーダ等を備えているが、ここでは省略す
る。
ドを有するシンクロナスＤＲＡＭにおいて、コラムアド
レス冗長を行った従来例の構成を示す図である。なお、
図においては、同様の機能部分には同一の参照番号を付
して表し、一部の重複する説明を省略することとする。
図１１において、参照番号１は通常メモリセルアレイ
を、２は通常メモリセルアレイ１に不良セルがある場合
にその不良セルを含むコラムラインを置き換える冗長セ
ルアレイを、３はコラムデコーダを、４は冗長セルアレ
イを選択する冗長コラムデコーダを、５は外部から入力
されるクロック信号の入力バッファ回路を、６は制御信
号の入力バッファを、７はアドレス信号の入力バッファ
を、８は制御回路を、９はバースト・リード・モードに
おいて外部アドレスで指示されたアドレスから数ビット
連続したアドレスを発生させるバースト・アドレス・カ
ウンタを、１０は外部入力アドレスとバースト・アドレ
ス・カウンタ９が発生したアドレスを切り換えるアドレ
ス切り換え回路を、２３はアドレス切り換え回路１０が
出力するアドレスが冗長セルアレイ２に置き換えたアド
レスであるかを判定する冗長判定回路を示す。なお、こ
の他にローデコーダ等を備えているが、ここでは省略す
る。
【０００６】図１２は、図１１のバースト・リード・モ
ードを有するシンクロナスＤＲＡＭのノーマル・リード
・モードとバースト・リード・モードの動作を示すタイ
ムチャートである。図１２に示すように、ノーマル・リ
ード・モードかバースト・リード・モードかの指示は、
クロック信号ＣＬＫが立ち上がる時に／ＣＡＳが「低
（Ｌ）」であるか「高（Ｈ）」であるかによる。従っ
て、制御回路８はＣＬＫと／ＣＡＳを判定してモードを
判定する機能を有する。バースト・リード・モードと判
定された場合には、バースト・アドレス・カウンタ９が
その前に入力された外部アドレスに続くアドレスを順次
発生させる。図１２では、外部アドレスＡ０、Ｂ０、Ｃ
０が入力される時には、クロック信号ＣＬＫが立ち上が
る時に／ＣＡＳが「Ｌ」であり、ノーマル・リード・モ
ードと判定され、アドレス切り換え回路１０は次のサイ
クルにＡ０、Ｂ０、Ｃ０を内部バスＩＮＴ−ＡＤＤに出
力する。この時、バースト・アドレス・カウンタ９は、
内部バスに出力されたＡ０、Ｂ０、Ｃ０に応じてそれら
の次のアドレスＡ１、Ｂ１、Ｃ１を発生し、バースト・
アドレス・バスＢＳＴ−ＡＤＤに出力する。しかし、ノ
ーマル・リード・モードと判定されるので、アドレス切
り換え回路１０は外部アドレス・バスＥＸＴ−ＡＤＤの
アドレスを出力する。
ードを有するシンクロナスＤＲＡＭのノーマル・リード
・モードとバースト・リード・モードの動作を示すタイ
ムチャートである。図１２に示すように、ノーマル・リ
ード・モードかバースト・リード・モードかの指示は、
クロック信号ＣＬＫが立ち上がる時に／ＣＡＳが「低
（Ｌ）」であるか「高（Ｈ）」であるかによる。従っ
て、制御回路８はＣＬＫと／ＣＡＳを判定してモードを
判定する機能を有する。バースト・リード・モードと判
定された場合には、バースト・アドレス・カウンタ９が
その前に入力された外部アドレスに続くアドレスを順次
発生させる。図１２では、外部アドレスＡ０、Ｂ０、Ｃ
０が入力される時には、クロック信号ＣＬＫが立ち上が
る時に／ＣＡＳが「Ｌ」であり、ノーマル・リード・モ
ードと判定され、アドレス切り換え回路１０は次のサイ
クルにＡ０、Ｂ０、Ｃ０を内部バスＩＮＴ−ＡＤＤに出
力する。この時、バースト・アドレス・カウンタ９は、
内部バスに出力されたＡ０、Ｂ０、Ｃ０に応じてそれら
の次のアドレスＡ１、Ｂ１、Ｃ１を発生し、バースト・
アドレス・バスＢＳＴ−ＡＤＤに出力する。しかし、ノ
ーマル・リード・モードと判定されるので、アドレス切
り換え回路１０は外部アドレス・バスＥＸＴ−ＡＤＤの
アドレスを出力する。
【０００７】外部データＣ０が入力された後、／ＣＡＳ
が「Ｈ」状態に固定されるので、次のサイクルのＣＬＫ
の立ち上がりでバースト・リード・モードであることが
判定される。このサイクルでバースト・アドレス・カウ
ンタ９は、Ｃ０に続くアドレスＣ１を発生させ、バース
ト・アドレス・バスに出力しており、アドレス切り換え
回路１０が、内部バスにバースト・アドレス・バスのア
ドレス、すなわちＣ１を出力するように切り換える。従
って、この時入力される外部アドレスＤ０は内部バスに
は出力されない。
が「Ｈ」状態に固定されるので、次のサイクルのＣＬＫ
の立ち上がりでバースト・リード・モードであることが
判定される。このサイクルでバースト・アドレス・カウ
ンタ９は、Ｃ０に続くアドレスＣ１を発生させ、バース
ト・アドレス・バスに出力しており、アドレス切り換え
回路１０が、内部バスにバースト・アドレス・バスのア
ドレス、すなわちＣ１を出力するように切り換える。従
って、この時入力される外部アドレスＤ０は内部バスに
は出力されない。
【０００８】冗長判定回路２３は、アドレス切り換え回
路１０の出力するアドレスが置き換えたアドレスである
かを判定する。従って、最初のノーマル・リード・モー
ドでは、外部から入力されるアドレスＡ０、Ｂ０、Ｃ０
を判定し、その後のバースト・リード・モードでは、Ｃ
０に続くアドレスＣ１、Ｃ２、Ｃ３、…を判定する。い
ま、アドレスＡ０とＣ３に相当するコラムラインが不良
で、冗長セルアレイに置き換えられているとする。内部
バスにアドレスＡ０とＣ３が入力された時には、冗長判
定回路２３が置き換えたアドレスであることを判定し、
冗長コラムデコーダ４がアドレスＡ０とＣ３に置き換え
た冗長コラムラインＪＣＬに選択信号を出力する。この
時、通常のコラムラインＲＣＬには選択信号は出力され
ない。アドレスＡ０とＣ３以外のアドレスの場合には、
通常のコラムラインＲＣＬに選択信号が出力され、冗長
コラムラインＪＣＬには選択信号は出力されない。
路１０の出力するアドレスが置き換えたアドレスである
かを判定する。従って、最初のノーマル・リード・モー
ドでは、外部から入力されるアドレスＡ０、Ｂ０、Ｃ０
を判定し、その後のバースト・リード・モードでは、Ｃ
０に続くアドレスＣ１、Ｃ２、Ｃ３、…を判定する。い
ま、アドレスＡ０とＣ３に相当するコラムラインが不良
で、冗長セルアレイに置き換えられているとする。内部
バスにアドレスＡ０とＣ３が入力された時には、冗長判
定回路２３が置き換えたアドレスであることを判定し、
冗長コラムデコーダ４がアドレスＡ０とＣ３に置き換え
た冗長コラムラインＪＣＬに選択信号を出力する。この
時、通常のコラムラインＲＣＬには選択信号は出力され
ない。アドレスＡ０とＣ３以外のアドレスの場合には、
通常のコラムラインＲＣＬに選択信号が出力され、冗長
コラムラインＪＣＬには選択信号は出力されない。
【０００９】以上がバースト・リード・モードを有する
シンクロナスＤＲＡＭにおける動作の説明であるが、こ
れらの動作原理を示すと図１３のようであるといえる。
すなわち、まずモード切り換え回路８がＣＬＫ、／ＣＡ
Ｓ等の制御信号からどのモードであるかを判定し、その
後アドレス切り換え回路１０でモードの応じて外部アド
レスと内部で発生されたアドレスのいずれかを選択し、
アドレス切り換え回路１０で選択されたアドレスに対し
て冗長判定回路２３で置き換えたアドレスであるかを判
定する３段階の動作で構成されているといえる。
シンクロナスＤＲＡＭにおける動作の説明であるが、こ
れらの動作原理を示すと図１３のようであるといえる。
すなわち、まずモード切り換え回路８がＣＬＫ、／ＣＡ
Ｓ等の制御信号からどのモードであるかを判定し、その
後アドレス切り換え回路１０でモードの応じて外部アド
レスと内部で発生されたアドレスのいずれかを選択し、
アドレス切り換え回路１０で選択されたアドレスに対し
て冗長判定回路２３で置き換えたアドレスであるかを判
定する３段階の動作で構成されているといえる。
【００１０】これは、ＤＲＡＭにおけるノーマル・リー
ド・モードとＣＢＲリフレッシュ・モードにおいても同
様である。ノーマル・リード・モードにおいては、ＤＲ
ＡＭの外部から入力されるアドレスが示すメモリセルを
アクセスするが、ＣＢＲリフレッシュ・モードにおいて
は、内部で次にリフレッシュするアドレスを自動的に発
生し、このアドレスに従ってアクセスを行う。従って、
実際にメモリセルを選択するアドレスは動作モードが判
定された後、外部から入力されるアドレスと内部で発生
したアドレスを切り換え、切り換えられたアドレスに対
して置き換えられたアドレスであるかが判定される。
ド・モードとＣＢＲリフレッシュ・モードにおいても同
様である。ノーマル・リード・モードにおいては、ＤＲ
ＡＭの外部から入力されるアドレスが示すメモリセルを
アクセスするが、ＣＢＲリフレッシュ・モードにおいて
は、内部で次にリフレッシュするアドレスを自動的に発
生し、このアドレスに従ってアクセスを行う。従って、
実際にメモリセルを選択するアドレスは動作モードが判
定された後、外部から入力されるアドレスと内部で発生
したアドレスを切り換え、切り換えられたアドレスに対
して置き換えられたアドレスであるかが判定される。
【００１１】
【発明が解決しようとする課題】半導体記憶装置におい
ては、製造歩留りの向上と共に、動作速度の向上が求め
られている。動作速度を向上させるために上記のような
シンクロナスＤＲＡＭ等が提案されているが、従来の半
導体記憶装置の動作の流れは、図１３に示すように動作
モード判定の後、冗長判定を行うことになる。従って、
実際のアクセスを行うまでに、モード判定時間と、アド
レス切り換え時間と、冗長判定時間を合計した時間を要
しており、半導体記憶装置の動作速度を向上させるため
には、これらの時間を短縮することが求められている。
ては、製造歩留りの向上と共に、動作速度の向上が求め
られている。動作速度を向上させるために上記のような
シンクロナスＤＲＡＭ等が提案されているが、従来の半
導体記憶装置の動作の流れは、図１３に示すように動作
モード判定の後、冗長判定を行うことになる。従って、
実際のアクセスを行うまでに、モード判定時間と、アド
レス切り換え時間と、冗長判定時間を合計した時間を要
しており、半導体記憶装置の動作速度を向上させるため
には、これらの時間を短縮することが求められている。
【００１２】そこで、特開平２−８３８９９号公報は、
シリアルアクセスメモリにおいて、シリアルアクセスア
ドレス信号の冗長判定を前のサイクルで行うことによ
り、シリアルアクセス・モードについては動作速度を向
上させた半導体記憶装置を開示している。しかし、ノー
マル・リード・モードについては、図１３に示した従来
の動作を行うため、動作速度の向上を図ることはできな
かった。
シリアルアクセスメモリにおいて、シリアルアクセスア
ドレス信号の冗長判定を前のサイクルで行うことによ
り、シリアルアクセス・モードについては動作速度を向
上させた半導体記憶装置を開示している。しかし、ノー
マル・リード・モードについては、図１３に示した従来
の動作を行うため、動作速度の向上を図ることはできな
かった。
【００１３】本発明は、動作モードにかかわらず動作速
度を向上させた半導体記憶装置の実現を目的とする。
度を向上させた半導体記憶装置の実現を目的とする。
【００１４】
【課題を解決するための手段】本発明の第１の態様の半
導体記憶装置は、外部アドレス信号が指示するアドレス
位置をアクセスするモードと、前記外部アドレス信号が
指示するアドレス位置を直接にはアクセスせず所定のデ
ータに従って内部で発生されたアドレス位置をアクセス
する少なくとも１つ以上のモードとを有する半導体記憶
装置であり、通常のメモリセルアレイと、通常のメモリ
セルアレイの不良セルを所定の置き換え単位で置き換え
る冗長メモリセルアレイと、複数のモードで実際にアク
セスされるアドレス位置が置き換えたメモリセルである
かを判定し、置き換えたメモリセルがアクセスされる時
には冗長メモリセルアレイの置き換えたメモリセルがア
クセスされるように制御し、それ以外の時には前記通常
のメモリセルアレイがアクセスされるように制御する冗
長判定回路と、モードのいずれのモードであるかを判定
するモード判定回路とを備える半導体記憶装置におい
て、上記目的を達成するため、モード判定回路によるモ
ードの判定と、前記冗長判定回路による実際にアクセス
されるアドレス位置が置き換えたメモリセルであるかの
判定は、少なくとも一部が並行して行われることを特徴
とする。
導体記憶装置は、外部アドレス信号が指示するアドレス
位置をアクセスするモードと、前記外部アドレス信号が
指示するアドレス位置を直接にはアクセスせず所定のデ
ータに従って内部で発生されたアドレス位置をアクセス
する少なくとも１つ以上のモードとを有する半導体記憶
装置であり、通常のメモリセルアレイと、通常のメモリ
セルアレイの不良セルを所定の置き換え単位で置き換え
る冗長メモリセルアレイと、複数のモードで実際にアク
セスされるアドレス位置が置き換えたメモリセルである
かを判定し、置き換えたメモリセルがアクセスされる時
には冗長メモリセルアレイの置き換えたメモリセルがア
クセスされるように制御し、それ以外の時には前記通常
のメモリセルアレイがアクセスされるように制御する冗
長判定回路と、モードのいずれのモードであるかを判定
するモード判定回路とを備える半導体記憶装置におい
て、上記目的を達成するため、モード判定回路によるモ
ードの判定と、前記冗長判定回路による実際にアクセス
されるアドレス位置が置き換えたメモリセルであるかの
判定は、少なくとも一部が並行して行われることを特徴
とする。
【００１５】更に、本発明の第２の態様においては、第
１の態様において、所定のデータに従ってアクセスする
アドレス位置を示す信号を内部で自動的に発生する少な
くとも１つ以上の内部アドレス発生回路を備え、冗長判
定回路が、外部アドレス信号が指示するアドレス位置が
置き換えたメモリセルであるかの判定を行う外部アドレ
ス冗長判定回路と、少なくとも１つ以上の内部アドレス
発生回路が発生する内部アドレス信号が指示するアドレ
ス位置が置き換えたメモリセルであるかの判定を行う少
なくとも１つ以上の内部アドレス冗長判定回路とを備
え、外部アドレス信号が指示するアドレス位置が置き換
えたメモリセルであるかの判定と、内部アドレス発生回
路が発生する内部アドレス信号が指示するアドレス位置
が置き換えたメモリセルであるかのすくなくとも１つの
判定は並行して行われることを特徴とする。
１の態様において、所定のデータに従ってアクセスする
アドレス位置を示す信号を内部で自動的に発生する少な
くとも１つ以上の内部アドレス発生回路を備え、冗長判
定回路が、外部アドレス信号が指示するアドレス位置が
置き換えたメモリセルであるかの判定を行う外部アドレ
ス冗長判定回路と、少なくとも１つ以上の内部アドレス
発生回路が発生する内部アドレス信号が指示するアドレ
ス位置が置き換えたメモリセルであるかの判定を行う少
なくとも１つ以上の内部アドレス冗長判定回路とを備
え、外部アドレス信号が指示するアドレス位置が置き換
えたメモリセルであるかの判定と、内部アドレス発生回
路が発生する内部アドレス信号が指示するアドレス位置
が置き換えたメモリセルであるかのすくなくとも１つの
判定は並行して行われることを特徴とする。
【００１６】本発明の第３の態様においては、第１の態
様において、所定のデータに従ってアクセスするアドレ
ス位置を示す信号を内部で自動的に発生する少なくとも
１つ以上の内部アドレス発生回路を備え、冗長判定回路
が、実際にアクセスされるアドレス位置が置き換えたメ
モリセルであるかの判定を行う回路を複数のモードで共
用し、共用されるモードでの実際にアクセスされるアド
レス位置が置き換えたメモリセルであるかの判定は順次
行われることを特徴とする。
様において、所定のデータに従ってアクセスするアドレ
ス位置を示す信号を内部で自動的に発生する少なくとも
１つ以上の内部アドレス発生回路を備え、冗長判定回路
が、実際にアクセスされるアドレス位置が置き換えたメ
モリセルであるかの判定を行う回路を複数のモードで共
用し、共用されるモードでの実際にアクセスされるアド
レス位置が置き換えたメモリセルであるかの判定は順次
行われることを特徴とする。
【００１７】本発明の第４の態様においては、第３の態
様の内部アドレス発生回路は、次のアクセスサイクルが
開始される前にあらかじめ次にアクセスするアドレス位
置を示す信号を発生し、複数のモードで共用される回路
は、モード判定回路によるモードの判定と同時に外部ア
ドレス信号が指示するアドレス位置が置き換えたメモリ
セルであるかの判定を行い、内部アドレス発生回路が発
生する内部アドレス信号の１つが指示するアドレス位置
が置き換えたメモリセルであるかの判定を当該アクセス
サイクルの前に行うことを特徴とする。
様の内部アドレス発生回路は、次のアクセスサイクルが
開始される前にあらかじめ次にアクセスするアドレス位
置を示す信号を発生し、複数のモードで共用される回路
は、モード判定回路によるモードの判定と同時に外部ア
ドレス信号が指示するアドレス位置が置き換えたメモリ
セルであるかの判定を行い、内部アドレス発生回路が発
生する内部アドレス信号の１つが指示するアドレス位置
が置き換えたメモリセルであるかの判定を当該アクセス
サイクルの前に行うことを特徴とする。
【００１８】
【作用】図１３に示すように、従来の半導体記憶装置に
おいては、動作モード判定の後冗長判定を行っており、
動作モードを判定している間アドレスについては何ら処
理を行っておらず、アドレス信号はいわば遊んでいる状
態にあるといえる。逆に、冗長判定を行っている間は、
動作モードの判定結果はもはや必要なくやはり遊んでい
る状態であり、全体の動作としては非常に無駄が多いこ
とになる。従って、これらの無駄を省けば、動作速度が
向上できる。
おいては、動作モード判定の後冗長判定を行っており、
動作モードを判定している間アドレスについては何ら処
理を行っておらず、アドレス信号はいわば遊んでいる状
態にあるといえる。逆に、冗長判定を行っている間は、
動作モードの判定結果はもはや必要なくやはり遊んでい
る状態であり、全体の動作としては非常に無駄が多いこ
とになる。従って、これらの無駄を省けば、動作速度が
向上できる。
【００１９】そこで、本発明の第１の態様の半導体記憶
装置では、動作モードの判定と冗長判定を時間的に並行
して行わせることにより、各信号が遊んでいる時間を削
減し、無駄を省くことでことで、半導体記憶装置の高速
化を達成する。動作モードの判定と冗長判定を並行して
行う場合、動作モードの判定が終了していないので、実
際のアクセスに使用されるアドレスが、外部アドレス信
号か内部で発生されるアドレスか分からない。
装置では、動作モードの判定と冗長判定を時間的に並行
して行わせることにより、各信号が遊んでいる時間を削
減し、無駄を省くことでことで、半導体記憶装置の高速
化を達成する。動作モードの判定と冗長判定を並行して
行う場合、動作モードの判定が終了していないので、実
際のアクセスに使用されるアドレスが、外部アドレス信
号か内部で発生されるアドレスか分からない。
【００２０】図１は本発明の第２の態様の原理構成を示
す図である。動作モードの判定と冗長判定を並行して行
うため、第２の態様においては、外部アドレス信号が指
示するアドレス位置が置き換えたメモリセルであるかの
判定を行う外部アドレス冗長判定回路と、少なくとも１
つ以上の内部アドレス発生回路が発生するアドレス信号
が指示するアドレス位置が置き換えたメモリセルである
かの判定を行う少なくとも１つ以上の内部アドレス冗長
判定回路で冗長判定回路を構成し、複数の冗長判定回路
を並行して動作させる。
す図である。動作モードの判定と冗長判定を並行して行
うため、第２の態様においては、外部アドレス信号が指
示するアドレス位置が置き換えたメモリセルであるかの
判定を行う外部アドレス冗長判定回路と、少なくとも１
つ以上の内部アドレス発生回路が発生するアドレス信号
が指示するアドレス位置が置き換えたメモリセルである
かの判定を行う少なくとも１つ以上の内部アドレス冗長
判定回路で冗長判定回路を構成し、複数の冗長判定回路
を並行して動作させる。
【００２１】図１の（１）は、冗長判定の方がモード判
定より短時間で終了する場合を示し、（２）はモード判
定の方が冗長判定より短時間で終了する場合を示す。こ
のように、判定動作完了までの時間は、動作モード判定
と冗長判定の判定時間の長い方によって決定され、全体
の判定時間はいずれか判定時間の短い方の時間分だけ短
縮されることが分かる。
定より短時間で終了する場合を示し、（２）はモード判
定の方が冗長判定より短時間で終了する場合を示す。こ
のように、判定動作完了までの時間は、動作モード判定
と冗長判定の判定時間の長い方によって決定され、全体
の判定時間はいずれか判定時間の短い方の時間分だけ短
縮されることが分かる。
【００２２】内部でアドレスを発生するモードが複数あ
る場合には、それぞれについて冗長判定回路を有する必
要がある。しかし、後述する順次冗長判定する方法と組
み合わせる場合には、かならずしもモードに対応して内
部で発生されるすべてのアドレスについて冗長判定回路
を有する必要はない。しかし、この図１の第２の態様で
は、置き換えたセルのアドレスを記憶したまったく同じ
アドレスを示す複数の位置記憶回路が必要になる。この
位置記憶回路は通常ヒューズＲＯＭで実現されるが、通
常ヒューズＲＯＭは回路面積が大きく、チップサイズに
与える影響が大きくなるという問題を生じる。
る場合には、それぞれについて冗長判定回路を有する必
要がある。しかし、後述する順次冗長判定する方法と組
み合わせる場合には、かならずしもモードに対応して内
部で発生されるすべてのアドレスについて冗長判定回路
を有する必要はない。しかし、この図１の第２の態様で
は、置き換えたセルのアドレスを記憶したまったく同じ
アドレスを示す複数の位置記憶回路が必要になる。この
位置記憶回路は通常ヒューズＲＯＭで実現されるが、通
常ヒューズＲＯＭは回路面積が大きく、チップサイズに
与える影響が大きくなるという問題を生じる。
【００２３】図２はこの問題を解決する本発明の第３の
態様の原理説明図である。第３の態様においては、外部
アドレスと内部で発生されるアドレスの判定を行う冗長
判定回路２２を共用する。同一の冗長判定回路を２つの
ドレスの判定で使用するため、時間をずらして２回に分
けて冗長判定を行う。この場合、１回分の冗長判定時間
がモード判定時間の半分以下でない限り、判定動作完了
までの時間は、冗長判定時間の２倍に制限される。冗長
判定時間がモード判定時間に比べて非常に短い場合に
は、この方式で十分であるが、冗長判定時間がモード判
定時間より長い場合にはかえって通常の方法よりも遅く
なってしまうので、その場合はこの態様を適用すること
は好ましくない。
態様の原理説明図である。第３の態様においては、外部
アドレスと内部で発生されるアドレスの判定を行う冗長
判定回路２２を共用する。同一の冗長判定回路を２つの
ドレスの判定で使用するため、時間をずらして２回に分
けて冗長判定を行う。この場合、１回分の冗長判定時間
がモード判定時間の半分以下でない限り、判定動作完了
までの時間は、冗長判定時間の２倍に制限される。冗長
判定時間がモード判定時間に比べて非常に短い場合に
は、この方式で十分であるが、冗長判定時間がモード判
定時間より長い場合にはかえって通常の方法よりも遅く
なってしまうので、その場合はこの態様を適用すること
は好ましくない。
【００２４】上記の特開平２−８３８９９号公報は、内
部で発生されるアドレスの冗長判定を前のサイクルで行
う半導体記憶装置を開示しているが、本発明にも同様の
考え方が適用可能であり、本発明の第４の態様はこれに
対応する。外部から入力されるアドレスについては、ど
のような情報が与えられるか前もって予測することはで
きないが、特殊なモードに応じて内部で発生されるアド
レスについては、前もって情報を得ることが可能であ
り、この分の冗長判定については前のサイクルで判定す
ることで、外部から入力されるアドレスの冗長判定のみ
モード判定と同時に行うようにすることができる。外部
から入力されるアドレスの冗長判定と前のサイクルで行
う内部で発生されるアドレスの冗長判定は同時には行わ
れないので、１つの回路を共用することが可能である。
部で発生されるアドレスの冗長判定を前のサイクルで行
う半導体記憶装置を開示しているが、本発明にも同様の
考え方が適用可能であり、本発明の第４の態様はこれに
対応する。外部から入力されるアドレスについては、ど
のような情報が与えられるか前もって予測することはで
きないが、特殊なモードに応じて内部で発生されるアド
レスについては、前もって情報を得ることが可能であ
り、この分の冗長判定については前のサイクルで判定す
ることで、外部から入力されるアドレスの冗長判定のみ
モード判定と同時に行うようにすることができる。外部
から入力されるアドレスの冗長判定と前のサイクルで行
う内部で発生されるアドレスの冗長判定は同時には行わ
れないので、１つの回路を共用することが可能である。
【００２５】図３は本発明の第４の態様の原理説明図で
ある。図３に示すサイクルの前のサイクルで、内部で発
生されるアドレスについては、図示の冗長判定回路２２
を利用して冗長判定が終了している。このサイクルで
は、モード判定と並行して、冗長判定回路により外部か
ら入力されるアドレスの冗長判定が行われる。従って、
冗長判定回路は１個だけでよく、判定に要する時間もモ
ード判定と冗長判定のいずれか長い方の時間になる。こ
の場合、冗長判定時間がモード判定時間より長くても、
判定動作完了までの時間は、冗長判定時間とアドレス切
り換え時間の和ですむ。当然、内部で発生されるアドレ
スのカウントアップと、カウントアップ後のアドレスの
冗長判定を行う時間は当然必要であるが、これはセルを
選ぶためのアドレスを発生する時間には無関係であり、
いわゆるアクセス時間に影響することはない。
ある。図３に示すサイクルの前のサイクルで、内部で発
生されるアドレスについては、図示の冗長判定回路２２
を利用して冗長判定が終了している。このサイクルで
は、モード判定と並行して、冗長判定回路により外部か
ら入力されるアドレスの冗長判定が行われる。従って、
冗長判定回路は１個だけでよく、判定に要する時間もモ
ード判定と冗長判定のいずれか長い方の時間になる。こ
の場合、冗長判定時間がモード判定時間より長くても、
判定動作完了までの時間は、冗長判定時間とアドレス切
り換え時間の和ですむ。当然、内部で発生されるアドレ
スのカウントアップと、カウントアップ後のアドレスの
冗長判定を行う時間は当然必要であるが、これはセルを
選ぶためのアドレスを発生する時間には無関係であり、
いわゆるアクセス時間に影響することはない。
【００２６】ＤＲＡＭのＣＢＲリフレッシュ・モードを
例として、本発明の第４の態様について更に説明する。
通常のＤＲＡＭの動作は、／ＲＡＳ下降時にロウアドレ
スを取り込み、次に／ＣＡＳ下降時にコラムアドレスを
取り込むが、／ＲＡＳの下降時に既に／ＣＡＳが降下し
ていた場合は、ＣＢＲリフレッシュ・モードに入る。従
って、ＤＲＡＭは、／ＲＡＳの降下時に、通常の動作モ
ードなのかＣＢＲリフレッシュ・モードなのかのモード
判定を行う。ＣＢＲリフレッシュ・モードの場合、外部
アドレスはＤＲＡＭ内に取り込まれず、内部にあるリフ
レッシュ・アドレス・カウンタのアドレスが用いられ
る。リフレッシュは、ある一定時間の間に、すべてのロ
ウアドレスをアクセスすることで達成され、そのアクセ
スの順序に関しては、特に取り決めがないので、単純に
ロウアドレスのピン数分のビットをカウントアップする
だけでよい。従って、ＤＲＡＭに電源が投入されてか
ら、最初に動作モードがＣＢＲリフレッシュ・モードと
判定された場合に、その時点でリフレッシュ・アドレス
・カウンタが持っているアドレス（どれでも良い）をリ
フレッシュし、且つその同一サイクル内にカウンタをカ
ウントアップして、次のリフレッシュアドレスを得るこ
とが可能である。以降、動作モードがＣＢＲリフレッシ
ュ・モードと判定される度に、その時点でリフレシュ・
アドレス・カウンタが持っているアドレスをリフレッシ
ュし、次のリフレッシュ・アドレスを得るという動作を
繰り返すことで、常に直前のサイクル迄に、次に利用さ
れる内部で発生されるアドレスが分かるように構成でき
る。
例として、本発明の第４の態様について更に説明する。
通常のＤＲＡＭの動作は、／ＲＡＳ下降時にロウアドレ
スを取り込み、次に／ＣＡＳ下降時にコラムアドレスを
取り込むが、／ＲＡＳの下降時に既に／ＣＡＳが降下し
ていた場合は、ＣＢＲリフレッシュ・モードに入る。従
って、ＤＲＡＭは、／ＲＡＳの降下時に、通常の動作モ
ードなのかＣＢＲリフレッシュ・モードなのかのモード
判定を行う。ＣＢＲリフレッシュ・モードの場合、外部
アドレスはＤＲＡＭ内に取り込まれず、内部にあるリフ
レッシュ・アドレス・カウンタのアドレスが用いられ
る。リフレッシュは、ある一定時間の間に、すべてのロ
ウアドレスをアクセスすることで達成され、そのアクセ
スの順序に関しては、特に取り決めがないので、単純に
ロウアドレスのピン数分のビットをカウントアップする
だけでよい。従って、ＤＲＡＭに電源が投入されてか
ら、最初に動作モードがＣＢＲリフレッシュ・モードと
判定された場合に、その時点でリフレッシュ・アドレス
・カウンタが持っているアドレス（どれでも良い）をリ
フレッシュし、且つその同一サイクル内にカウンタをカ
ウントアップして、次のリフレッシュアドレスを得るこ
とが可能である。以降、動作モードがＣＢＲリフレッシ
ュ・モードと判定される度に、その時点でリフレシュ・
アドレス・カウンタが持っているアドレスをリフレッシ
ュし、次のリフレッシュ・アドレスを得るという動作を
繰り返すことで、常に直前のサイクル迄に、次に利用さ
れる内部で発生されるアドレスが分かるように構成でき
る。
【００２７】次のサイクルに利用される内部アドレス
が、常に直前のサイクル迄に分かっていれば、直前のサ
イクル迄に内部で発生されたアドレスの冗長判定を行う
ことも可能である。以上のように、ＤＲＡＭのバースト
・リード・モードとＣＢＲリフレッシュ・モードについ
て説明したが、アクセスするアドレスを内部で発生する
他のモードにも適用可能であり、また、このようなモー
ドが複数ある場合にも適用可能である。この際、上記の
第２の態様に、第４の態様を組み合わせる等の各種の変
形が可能である。例えば、バースト・リード・モードと
ＣＢＲリフレッシュ・モードの両方を有する場合には、
２つの冗長判定回路を設けて、前のサイクルでバースト
アドレスとリフレッシュアドレスの両方を並行して冗長
判定し、外部アドレスの冗長判定は、いずれかの冗長判
定回路を利用してモード判定と並行して行うようにす
る。
が、常に直前のサイクル迄に分かっていれば、直前のサ
イクル迄に内部で発生されたアドレスの冗長判定を行う
ことも可能である。以上のように、ＤＲＡＭのバースト
・リード・モードとＣＢＲリフレッシュ・モードについ
て説明したが、アクセスするアドレスを内部で発生する
他のモードにも適用可能であり、また、このようなモー
ドが複数ある場合にも適用可能である。この際、上記の
第２の態様に、第４の態様を組み合わせる等の各種の変
形が可能である。例えば、バースト・リード・モードと
ＣＢＲリフレッシュ・モードの両方を有する場合には、
２つの冗長判定回路を設けて、前のサイクルでバースト
アドレスとリフレッシュアドレスの両方を並行して冗長
判定し、外部アドレスの冗長判定は、いずれかの冗長判
定回路を利用してモード判定と並行して行うようにす
る。
【００２８】
【実施例】図４は本発明の第１実施例のコラムアドレス
冗長を行うシンクロナスＤＲＡＭの構成を示す図であ
り、図５はその動作を示すタイムチャートである。この
実施例は第２の態様に対応する。図１１と比較して明ら
かなように、従来の構成では冗長判定回路２３が内部バ
スに設けられていたが、本実施例では、２個の冗長判定
回路２１ａ、２１ｂがアドレス切り換え回路１０と並行
に設けられ、コラムデコーダ３と冗長コラムデコーダ４
に出力する冗長判定回路２１ａ、２１ｂの結果を切り換
える判定結果切り換え回路１１が設けられている点が異
なる。
冗長を行うシンクロナスＤＲＡＭの構成を示す図であ
り、図５はその動作を示すタイムチャートである。この
実施例は第２の態様に対応する。図１１と比較して明ら
かなように、従来の構成では冗長判定回路２３が内部バ
スに設けられていたが、本実施例では、２個の冗長判定
回路２１ａ、２１ｂがアドレス切り換え回路１０と並行
に設けられ、コラムデコーダ３と冗長コラムデコーダ４
に出力する冗長判定回路２１ａ、２１ｂの結果を切り換
える判定結果切り換え回路１１が設けられている点が異
なる。
【００２９】この実施例では、制御回路８によるモード
の判定、冗長判定回路２１ａ、２１ｂによる外部から入
力されるアドレスの冗長判定と、バーストアドレスの冗
長判定が同時に行われる。そして、制御回路８が出力す
るモードの判定結果に従って、判定結果切り換え回路１
１で、冗長判定回路２１ａ、２１ｂの出力を選択する。
すなわち、ノーマル・リード・モードと判定さた時には
冗長判定回路２１ａが出力する外部から入力されるアド
レスの冗長判定結果が、コラムデコーダ３と冗長コラム
デコーダ４に出力される。これに応じて、例えば、図５
に示すように、アドレスＡ０がアクセスされた場合に
は、置き換えられたアドレスであるので、冗長コラムデ
コーダ４から選択信号が冗長メモリセルアレイ２に出力
される。もし、バースト・リード・モードと判定された
時には、冗長判定回路２１ｂが出力するバーストアドレ
スの冗長判定結果が出力される。例えば、バーストアド
レスＣ１、Ｃ２の場合には、置き換えたアドレスでない
という判定結果なのでコラムデコーダ３から選択信号が
出力されるが、バーストアドレスＣ３の場合には、置き
換えたアドレスなので冗長コラムデコーダ４から選択信
号が出力される。
の判定、冗長判定回路２１ａ、２１ｂによる外部から入
力されるアドレスの冗長判定と、バーストアドレスの冗
長判定が同時に行われる。そして、制御回路８が出力す
るモードの判定結果に従って、判定結果切り換え回路１
１で、冗長判定回路２１ａ、２１ｂの出力を選択する。
すなわち、ノーマル・リード・モードと判定さた時には
冗長判定回路２１ａが出力する外部から入力されるアド
レスの冗長判定結果が、コラムデコーダ３と冗長コラム
デコーダ４に出力される。これに応じて、例えば、図５
に示すように、アドレスＡ０がアクセスされた場合に
は、置き換えられたアドレスであるので、冗長コラムデ
コーダ４から選択信号が冗長メモリセルアレイ２に出力
される。もし、バースト・リード・モードと判定された
時には、冗長判定回路２１ｂが出力するバーストアドレ
スの冗長判定結果が出力される。例えば、バーストアド
レスＣ１、Ｃ２の場合には、置き換えたアドレスでない
という判定結果なのでコラムデコーダ３から選択信号が
出力されるが、バーストアドレスＣ３の場合には、置き
換えたアドレスなので冗長コラムデコーダ４から選択信
号が出力される。
【００３０】図６は本発明の第２実施例のコラムアドレ
ス冗長を行うシンクロナスＤＲＡＭの構成を示す図であ
り、図７はその動作を示すタイムチャートである。この
実施例は第３の態様に対応する。図１１と比較して明ら
かなように、従来の構成では冗長判定回路２３が内部バ
スに設けられていたが、本実施例では、冗長判定回路２
２がアドレス切り換え回路１０と並行に設けられ、冗長
判定回路２２に入力するアドレスを外部から入力される
アドレスとバーストアドレスの間で切り換える入力切り
換え回路１２と、冗長判定回路２２が判定した結果を保
持する判定結果保持回路１３と、コラムデコーダ３と冗
長コラムデコーダ４に出力する冗長判定回路２２の結果
を切り換える判定結果切り換え回路１１が設けられてい
る点が異なる。遅延回路１４は、冗長判定回路２２での
２番目の冗長判定を開始させるためのクロック信号ＣＬ
Ｋ２を生成する回路である。
ス冗長を行うシンクロナスＤＲＡＭの構成を示す図であ
り、図７はその動作を示すタイムチャートである。この
実施例は第３の態様に対応する。図１１と比較して明ら
かなように、従来の構成では冗長判定回路２３が内部バ
スに設けられていたが、本実施例では、冗長判定回路２
２がアドレス切り換え回路１０と並行に設けられ、冗長
判定回路２２に入力するアドレスを外部から入力される
アドレスとバーストアドレスの間で切り換える入力切り
換え回路１２と、冗長判定回路２２が判定した結果を保
持する判定結果保持回路１３と、コラムデコーダ３と冗
長コラムデコーダ４に出力する冗長判定回路２２の結果
を切り換える判定結果切り換え回路１１が設けられてい
る点が異なる。遅延回路１４は、冗長判定回路２２での
２番目の冗長判定を開始させるためのクロック信号ＣＬ
Ｋ２を生成する回路である。
【００３１】この実施例では、冗長判定回路２２での外
部から入力されるアドレスとバーストアドレスの冗長判
定は順番に行われる。従って、入力切り換え回路１２
が、冗長判定回路２２に入力するアドレスをこれらの間
で切り換える。また、先に冗長判定された結果は、モー
ド判定結果が終了するまでは保持される必要があり、判
定結果保持回路１３がこの結果を保持する。制御回路８
によるモードの判定、外部から入力されるアドレスとバ
ーストアドレスの冗長判定が終了した時点で、制御回路
８が出力するモードの判定結果に従って、判定結果切り
換え回路１１で、外部から入力されるアドレスとバース
トアドレスの冗長判定結果を選択する。
部から入力されるアドレスとバーストアドレスの冗長判
定は順番に行われる。従って、入力切り換え回路１２
が、冗長判定回路２２に入力するアドレスをこれらの間
で切り換える。また、先に冗長判定された結果は、モー
ド判定結果が終了するまでは保持される必要があり、判
定結果保持回路１３がこの結果を保持する。制御回路８
によるモードの判定、外部から入力されるアドレスとバ
ーストアドレスの冗長判定が終了した時点で、制御回路
８が出力するモードの判定結果に従って、判定結果切り
換え回路１１で、外部から入力されるアドレスとバース
トアドレスの冗長判定結果を選択する。
【００３２】図８は本発明の第３実施例のコラムアドレ
ス冗長を行うシンクロナスＤＲＡＭの構成を示す図であ
り、図９はその動作を示すタイムチャートである。この
実施例は第４の態様に対応する。図６と比較して明らか
なように、本実施例の構成は、第２実施例の構成とほぼ
同様の構成を有しており、遅延回路１４の替わりにクロ
ック信号ＣＬＫ１を反転して／ＣＬＫ２を生成するイン
バータゲート１５が設けられている点が異なる。
ス冗長を行うシンクロナスＤＲＡＭの構成を示す図であ
り、図９はその動作を示すタイムチャートである。この
実施例は第４の態様に対応する。図６と比較して明らか
なように、本実施例の構成は、第２実施例の構成とほぼ
同様の構成を有しており、遅延回路１４の替わりにクロ
ック信号ＣＬＫ１を反転して／ＣＬＫ２を生成するイン
バータゲート１５が設けられている点が異なる。
【００３３】この実施例では、バーストアドレスの冗長
判定は前のサイクルで行われる。図１０は、第３実施例
における各部の動作の流れを示す図であり、縦軸に時間
軸をとっている。図１０を参照して、第３実施例の動作
を詳しく説明する。図１０に示すように、クロックＣＬ
Ｋの立ち上がりと同時に、制御回路８のコマンドデコー
ダによる動作モードの判定と、外部アドレスの冗長判定
を開始する。更に、これと同時に、次のサイクルがバー
スト・リード・モードで場合のために、バースト・アド
レス・カウンタ９で入力された外部アドレスのバースト
アドレスを発生する。時間的には、通常冗長判定の結果
がラッチされるまでがもっとも遅くなる。コマンド・デ
コータにより、ランダム・リード・モードが選択される
と、アドレス切り換え回路１０により、外部アドレスが
コラム・デコーダ３に、外部アドレスの冗長判定結果が
判定結果切り換え回路１１により冗長コラム・デコーダ
４に、現在の外部アドレスのバーストアドレスがバース
ト・アドレス・カウンタ９のバースト・アドレス・ラッ
チ回路に転送される。サイクルの後半になり、クロック
が降下すると、バースト・アドレス・ラッチ回路に転送
された現在の外部アドレスのバーストアドレスの冗長判
定が行われ、次のサイクルで、セルを選択するアドレス
となる可能性のあるバーストアドレスの冗長判定を終了
させる。この時、この冗長判定を行う時間は、コラム・
デコーダへのアドレスの転送等とは無関係で、セルへの
アクセスを阻害しない。
判定は前のサイクルで行われる。図１０は、第３実施例
における各部の動作の流れを示す図であり、縦軸に時間
軸をとっている。図１０を参照して、第３実施例の動作
を詳しく説明する。図１０に示すように、クロックＣＬ
Ｋの立ち上がりと同時に、制御回路８のコマンドデコー
ダによる動作モードの判定と、外部アドレスの冗長判定
を開始する。更に、これと同時に、次のサイクルがバー
スト・リード・モードで場合のために、バースト・アド
レス・カウンタ９で入力された外部アドレスのバースト
アドレスを発生する。時間的には、通常冗長判定の結果
がラッチされるまでがもっとも遅くなる。コマンド・デ
コータにより、ランダム・リード・モードが選択される
と、アドレス切り換え回路１０により、外部アドレスが
コラム・デコーダ３に、外部アドレスの冗長判定結果が
判定結果切り換え回路１１により冗長コラム・デコーダ
４に、現在の外部アドレスのバーストアドレスがバース
ト・アドレス・カウンタ９のバースト・アドレス・ラッ
チ回路に転送される。サイクルの後半になり、クロック
が降下すると、バースト・アドレス・ラッチ回路に転送
された現在の外部アドレスのバーストアドレスの冗長判
定が行われ、次のサイクルで、セルを選択するアドレス
となる可能性のあるバーストアドレスの冗長判定を終了
させる。この時、この冗長判定を行う時間は、コラム・
デコーダへのアドレスの転送等とは無関係で、セルへの
アクセスを阻害しない。
【００３４】次のサイクルに入り、クロックが立ち上が
ると、前のサイクルと同様に、コマンド・デコーダによ
る動作モード判定と外部アドレスの冗長判定、次のサイ
クルがバースト・リード・モードである場合のための外
部アドレスのバーストアドレスの発生が行われる。更
に、現在のサイクルがバースト・リード・モードと判定
される場合を予測して、次のサイクルが更に続けてバー
スト・リード・モードである場合のために、前に発生し
たバーストアドレスのバーストアドレス（この場合、前
のサイクルがランダム・リード・モードだったので、そ
の時の外部アドレスの次の次のアドレスになる＝前のサ
イクルの後半でバースト・アドレス・ラッチ回路にラッ
チされたアドレスの次のアドレス）を発生する必要があ
る。
ると、前のサイクルと同様に、コマンド・デコーダによ
る動作モード判定と外部アドレスの冗長判定、次のサイ
クルがバースト・リード・モードである場合のための外
部アドレスのバーストアドレスの発生が行われる。更
に、現在のサイクルがバースト・リード・モードと判定
される場合を予測して、次のサイクルが更に続けてバー
スト・リード・モードである場合のために、前に発生し
たバーストアドレスのバーストアドレス（この場合、前
のサイクルがランダム・リード・モードだったので、そ
の時の外部アドレスの次の次のアドレスになる＝前のサ
イクルの後半でバースト・アドレス・ラッチ回路にラッ
チされたアドレスの次のアドレス）を発生する必要があ
る。
【００３５】コマンド・デコーダにより、バースト・リ
ード・モードが選択されると、各セレクタにより、前の
サイクルの後半で、バースト・アドレス・ラッチ回路に
ラッチされていたバーストアドレス（前のサイクルの外
部アドレスの次のアドレス）がコラム・デコーダに、現
在のサイクルで新たに発生されたバーストアドレスのバ
ーストアドレスがバースト・アドレス・ラッチ回路に転
送される。サイクルの後半になり、クロックが降下する
と、バースト・アドレス・ラッチ回路に転送されたバー
ストアドレスのバーストアドレスの冗長判定が行われ、
次のサイクルでセルを選択するアドレスとなる可能性の
あるバーストアドレスのバーストアドレスの冗長判定を
終了させる。この時、この冗長判定を行う時間は、コラ
ム・デコーダへのアドレスの転送等とは無関係で、セル
へのアクセスを阻害しない。
ード・モードが選択されると、各セレクタにより、前の
サイクルの後半で、バースト・アドレス・ラッチ回路に
ラッチされていたバーストアドレス（前のサイクルの外
部アドレスの次のアドレス）がコラム・デコーダに、現
在のサイクルで新たに発生されたバーストアドレスのバ
ーストアドレスがバースト・アドレス・ラッチ回路に転
送される。サイクルの後半になり、クロックが降下する
と、バースト・アドレス・ラッチ回路に転送されたバー
ストアドレスのバーストアドレスの冗長判定が行われ、
次のサイクルでセルを選択するアドレスとなる可能性の
あるバーストアドレスのバーストアドレスの冗長判定を
終了させる。この時、この冗長判定を行う時間は、コラ
ム・デコーダへのアドレスの転送等とは無関係で、セル
へのアクセスを阻害しない。
【００３６】以降、ランダムに動作モードが切り換わる
毎に、上記の動作を繰り返す。以上、本発明の実施例を
説明したが、上記の実施例ではコラム冗長を例として説
明を行ったが、本発明はコラム冗長に限らず、ロウ冗長
にも適用可能である。
毎に、上記の動作を繰り返す。以上、本発明の実施例を
説明したが、上記の実施例ではコラム冗長を例として説
明を行ったが、本発明はコラム冗長に限らず、ロウ冗長
にも適用可能である。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
複数の動作モードを有する半導体記憶装置の動作速度を
向上させることができ、しかもチップ面積の増加無しに
これを実現できる。
複数の動作モードを有する半導体記憶装置の動作速度を
向上させることができ、しかもチップ面積の増加無しに
これを実現できる。
【図１】本発明の第２の態様の原理説明図である。
【図２】本発明の第３の態様の原理説明図である。
【図３】本発明の第４の態様の原理説明図である。
【図４】本発明の第１実施例の構成図である。
【図５】第１実施例のタイムチャートである。
【図６】本発明の第２実施例の構成図である。
【図７】第２実施例のタイムチャートである。
【図８】本発明の第３実施例の構成図である。
【図９】第３実施例のタイムチャートである。
【図１０】第３実施例のにおける各部の動作とデータの
流れを示す図である。
流れを示す図である。
【図１１】コラムアドレス冗長を行う従来のシンクロナ
スＤＲＡＭの構成を示す図である。
スＤＲＡＭの構成を示す図である。
【図１２】図１１の従来例の動作を示すタイムチャート
である。
である。
【図１３】従来例の動作原理を示す図である。
１…通常メモリセルアレイ ２…冗長メモリセルアレイ ３…コラムデコーダ ４…冗長コラムデコーダ ８…制御回路 ９…バースト・アドレス・カウンタ １０…アドレス切り換え回路 １１…判定結果切り換え回路 １２…入力切り換え回路 １３…判定結果保持回路 ２１ａ，２１ｂ，２２…冗長判定回路
Claims (6)
- 【請求項１】 外部アドレス信号が指示するアドレス位
置をアクセスするモードと、所定のデータに従って内部
で発生されたアドレス位置をアクセスする少なくとも１
つ以上のモードとを有する半導体記憶装置であって、 通常のメモリセルアレイ（１）と、 該通常のメモリセルアレイの不良セルを所定の置き換え
単位で置き換える冗長メモリセルアレイ（２）と、 前記複数のモードで実際にアクセスされるアドレス位置
が置き換えるメモリセルであるかを判定し、置き換える
メモリセルがアクセスされる時には前記冗長メモリセル
アレイのメモリセルがアクセスされるように制御し、そ
れ以外の時には前記通常のメモリセルアレイがアクセス
されるように制御する冗長判定回路（２１ａ、２１ｂ、
２２）と、 前記モードのいずれのモードであるかを判定するモード
判定回路（８）とを備える半導体記憶装置において、 前記モード判定回路によるモードの判定と、前記冗長判
定回路による実際にアクセスされるアドレス位置が置き
換えたメモリセルであるかの判定は、少なくとも一部が
並行して行われることを特徴とする半導体記憶装置。 - 【請求項２】 当該半導体記憶装置は、所定のデータに
従ってアクセスするアドレス位置を示す信号を内部で自
動的に発生する少なくとも１つ以上の内部アドレス発生
回路（９）を備え、 前記冗長判定回路は、前記外部アドレス信号が指示する
アドレス位置が置き換えたメモリセルであるかの判定を
行う外部アドレス冗長判定回路（２１ａ）と、前記少な
くとも１つ以上の内部アドレス発生回路が発生する内部
アドレス信号が指示するアドレス位置が置き換えたメモ
リセルであるかの判定を行う少なくとも１つ以上の内部
アドレス冗長判定回路（２１ｂ）とを備え、 前記外部アドレス冗長判定回路（２１ａ）と前記内部ア
ドレス冗長判定回路（２１ｂ）の出力する判定結果のい
ずれかを選択する判定結果切り換え回路（１１）を更に
備え、 前記外部アドレス信号が指示するアドレス位置が置き換
えたメモリセルであるかの判定と、前記内部アドレス発
生回路が発生する内部アドレス信号が指示するアドレス
位置が置き換えたメモリセルであるかのすくなくとも１
つの判定は並行して行われることを特徴とする請求項１
に記載の半導体記憶装置。 - 【請求項３】 前記外部アドレス冗長判定回路（２１
ａ）と前記内部アドレス冗長判定回路（２１ｂ）の出力
する判定結果のいずれかを、モード判定結果に従って選
択する判定結果切り換え回路（１１）を備えることを特
徴とする請求項２に記載の半導体記憶装置。 - 【請求項４】 当該半導体記憶装置は、所定のデータに
従ってアクセスするアドレス位置を示す信号を内部で自
動的に発生する少なくとも１つ以上の内部アドレス発生
回路（９）を備え、 前記冗長判定回路（２２）は、実際にアクセスされるア
ドレス位置が置き換えたメモリセルであるかの判定を行
う回路を複数のモードで共用し、共用されるモードでの
実際にアクセスされるアドレス位置が置き換えたメモリ
セルであるかの判定は順次行われることを特徴とする請
求項１に記載の半導体記憶装置。 - 【請求項５】 前記外部アドレス信号と前記少なくとも
１つの内部アドレス信号のいずれかが前記冗長判定回路
（２２）に入力されるように切り換える入力切り換え回
路（１２）と、 前記冗長判定回路（２２）が判定した判定結果を保持す
る判定結果保持回路（１３）と、 前記冗長判定回路（２２）が順次行った判定結果のいず
れかを、モード判定結果に従って選択する判定結果切り
換え回路（１１）を備えることを特徴とする請求項４に
記載の半導体記憶装置。 - 【請求項６】 前記内部アドレス発生回路は、次のアク
セスサイクルが開始される前にあらかじめ次にアクセス
するアドレス位置を示す信号を発生し、 前記複数のモードで共用される回路は、前記モード判定
回路によるモードの判定と同時に前記外部アドレス信号
が指示するアドレス位置が置き換えたメモリセルである
かの判定を行い、前記内部アドレス発生回路が発生する
内部アドレス信号の１つが指示するアドレス位置が置き
換えたメモリセルであるかの判定を当該アクセスサイク
ルの前に行うことを特徴とする請求項４又は５に記載の
半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21591794A JP3226425B2 (ja) | 1994-09-09 | 1994-09-09 | 半導体記憶装置 |
| US08/493,452 US5625596A (en) | 1994-09-09 | 1995-06-23 | Semiconductor memory device with improved operating speed |
| TW084106577A TW273048B (ja) | 1994-09-09 | 1995-06-27 | |
| KR1019950020494A KR0180267B1 (ko) | 1994-09-09 | 1995-07-12 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21591794A JP3226425B2 (ja) | 1994-09-09 | 1994-09-09 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0883495A true JPH0883495A (ja) | 1996-03-26 |
| JP3226425B2 JP3226425B2 (ja) | 2001-11-05 |
Family
ID=16680403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21591794A Expired - Lifetime JP3226425B2 (ja) | 1994-09-09 | 1994-09-09 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5625596A (ja) |
| JP (1) | JP3226425B2 (ja) |
| KR (1) | KR0180267B1 (ja) |
| TW (1) | TW273048B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08102186A (ja) * | 1994-09-28 | 1996-04-16 | Nec Corp | 半導体メモリ |
| US5793683A (en) * | 1997-01-17 | 1998-08-11 | International Business Machines Corporation | Wordline and bitline redundancy with no performance penalty |
| KR100309881B1 (ko) * | 1997-11-27 | 2001-12-17 | 가네꼬 히사시 | 불량구제방법및반도체회로 |
| JP2005327382A (ja) * | 2004-05-14 | 2005-11-24 | Fujitsu Ltd | 半導体メモリ |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3319960B2 (ja) * | 1996-10-17 | 2002-09-03 | 富士通株式会社 | 半導体装置 |
| JPH11144494A (ja) * | 1997-11-12 | 1999-05-28 | Nec Corp | 半導体メモリ |
| US5889727A (en) * | 1998-05-11 | 1999-03-30 | Texas Instruments--Acer Incorporated | Circuit for reducing the transmission delay of the redundancy evaluation for synchronous DRAM |
| JP4255144B2 (ja) * | 1998-05-28 | 2009-04-15 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP2000149564A (ja) | 1998-10-30 | 2000-05-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3219148B2 (ja) * | 1998-11-26 | 2001-10-15 | 日本電気株式会社 | データメモリ装置 |
| KR100327616B1 (ko) * | 1999-09-15 | 2002-03-15 | 백래현 | 점토 벽돌 제조 장치 |
| JP2001266589A (ja) * | 2000-03-21 | 2001-09-28 | Toshiba Corp | 半導体記憶装置およびそのテスト方法 |
| US6511514B1 (en) | 2000-08-16 | 2003-01-28 | Michael T. Wilson | Dynamic response prosthetic foot with multiaxial ankle |
| JP2003007083A (ja) * | 2001-06-20 | 2003-01-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2006073041A (ja) * | 2004-08-31 | 2006-03-16 | Seiko Epson Corp | 半導体メモリ装置および電子機器 |
| US20060294443A1 (en) * | 2005-06-03 | 2006-12-28 | Khaled Fekih-Romdhane | On-chip address generation |
| US7916575B2 (en) * | 2008-12-23 | 2011-03-29 | Emanuele Confalonieri | Configurable latching for asynchronous memories |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62222500A (ja) * | 1986-03-20 | 1987-09-30 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6433800A (en) * | 1987-07-29 | 1989-02-03 | Toshiba Corp | Semiconductor memory |
| JPH0283899A (ja) * | 1988-09-20 | 1990-03-23 | Fujitsu Ltd | 半導体記憶装置 |
| JP2900451B2 (ja) * | 1989-11-30 | 1999-06-02 | ソニー株式会社 | メモリ装置 |
-
1994
- 1994-09-09 JP JP21591794A patent/JP3226425B2/ja not_active Expired - Lifetime
-
1995
- 1995-06-23 US US08/493,452 patent/US5625596A/en not_active Expired - Lifetime
- 1995-06-27 TW TW084106577A patent/TW273048B/zh not_active IP Right Cessation
- 1995-07-12 KR KR1019950020494A patent/KR0180267B1/ko not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08102186A (ja) * | 1994-09-28 | 1996-04-16 | Nec Corp | 半導体メモリ |
| US5793683A (en) * | 1997-01-17 | 1998-08-11 | International Business Machines Corporation | Wordline and bitline redundancy with no performance penalty |
| KR100309881B1 (ko) * | 1997-11-27 | 2001-12-17 | 가네꼬 히사시 | 불량구제방법및반도체회로 |
| JP2005327382A (ja) * | 2004-05-14 | 2005-11-24 | Fujitsu Ltd | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| TW273048B (ja) | 1996-03-21 |
| US5625596A (en) | 1997-04-29 |
| JP3226425B2 (ja) | 2001-11-05 |
| KR960012032A (ko) | 1996-04-20 |
| KR0180267B1 (ko) | 1999-04-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5535169A (en) | Semiconductor memory device | |
| JPH0883495A (ja) | 半導体記憶装置 | |
| US20080144397A1 (en) | Pipe latch circult of multi-bit prefetch-type semiconductor memory device with improved structure | |
| JP4065687B2 (ja) | 半導体メモリ装置 | |
| JPH0877794A (ja) | 半導体記憶装置 | |
| US5959925A (en) | DRAM incorporating self refresh control circuit and system LSI including the DRAM | |
| JP2000137983A (ja) | 半導体記憶装置 | |
| JPH1031886A (ja) | ランダムアクセスメモリ | |
| JP2002216473A (ja) | 半導体メモリ装置 | |
| JP2000357398A (ja) | 外部アドレスにより自動リフレッシュ動作が行えるテストモードを有する同期式ｄｒａｍ及び自動リフレッシュ方法 | |
| JP4439033B2 (ja) | 半導体記憶装置 | |
| JP4187084B2 (ja) | 半導体メモリ | |
| JP3768608B2 (ja) | 半導体装置および半導体記憶装置 | |
| US4602356A (en) | Semiconductor memory device | |
| US6411563B1 (en) | Semiconductor integrated circuit device provided with a logic circuit and a memory circuit and being capable of efficient interface between the same | |
| JPH09161475A (ja) | 半導体記憶装置 | |
| JP2956426B2 (ja) | 半導体記憶装置 | |
| JP2001035188A (ja) | 半導体装置の試験方法及び半導体装置 | |
| KR100334574B1 (ko) | 풀-페이지 모드를 갖는 버스트-타입의 반도체 메모리 장치 | |
| JP2001014842A (ja) | 半導体記憶装置及びメモリ混載ロジックｌｓｉ | |
| JPH0793971A (ja) | ダイナミック型半導体記憶装置 | |
| JPH1092175A (ja) | シンクロナスｄｒａｍのｃａｓ信号発生器 | |
| JPH09180443A (ja) | 半導体メモリ回路 | |
| US5654934A (en) | Semiconductor memory employing a block-write system | |
| EP1416494A2 (en) | Semiconductor memory capable of performing high-speed processing |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010724 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080831 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090831 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090831 Year of fee payment: 8 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090831 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090831 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100831 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110831 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110831 Year of fee payment: 10 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110831 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110831 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120831 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130831 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term |