JP2000357398A - 外部アドレスにより自動リフレッシュ動作が行えるテストモードを有する同期式ｄｒａｍ及び自動リフレッシュ方法 - Google Patents

外部アドレスにより自動リフレッシュ動作が行えるテストモードを有する同期式ｄｒａｍ及び自動リフレッシュ方法

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Abstract

(57)【要約】 【課題】 テストモードの自動リフレッシュ動作時に、
メインセル及び予備セルがいずれもリフレッシュできる
同期式ＤＲＡＭ及びこの自動リフレッシュ方法を提供す
る。 【解決手段】 モードレジスターセット回路は、テスト
モードの自動リフレッシュ動作時に、複数個の制御信号
に応答して外部から印加される信号を受け取りモードレ
ジスターセット信号を発生させる。アドレス選択器は、
前記テストモードの自動リフレッシュ動作時には前記モ
ードレジスターセット信号の活性化に応答して外部から
印加される外部アドレスを選択してメモリセルアレイに
出力する。したがって、前記テストモードの自動リフレ
ッシュ動作時にはメインセル及び予備セルが順次リフレ
ッシュされる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に、外部アドレスにより自動リフレッシュ動作
が全メモリセルアレイに対して行えるテストモードを有
する同期式ＤＲＡＭ及び自動リフレッシュ方法に関す
る。
【０００２】
【従来の技術】同期式ＤＲＡＭは、正常動作時に使用さ
れるメインセルと、このメインセルに不良セルが存在す
る場合にこれらを取り替えるための予備セル（冗長セ
ル）とを含んでいる。さらに、同期式ＤＲＡＭは、読み
出し及び書き込み動作時に別々に動作可能な複数個のバ
ンクからなり、自動リフレッシュ動作時には複数個のバ
ンクが同時に動作され、このとき、メインセルのみがア
クセスされて自動でリフレッシュされる。
【０００３】
【発明が解決しようとする課題】従来の同期式ＤＲＡＭ
においては、読み出し及び書き込み動作時には外部から
印加される外部アドレスによりワード線がアクセスさ
れ、これに対し、自動リフレッシュ動作時には内部アド
レスカウンターが外部から印加される自動リフレッシュ
命令に応答して自動で内部アドレスを発生させ、順次増
加する前記内部アドレスによりワード線が順次アクセス
される。したがって、従来の同期式ＤＲＡＭにおいて
は、自動リフレッシュ動作が行われるとメインセルのみ
がアクセスされて自動リフレッシュされ、予備セルはア
クセスされないために自動リフレッシュされない問題が
ある。その理由は、自動リフレッシュ動作が内部アドレ
スカウンターで発生される内部アドレスにより制御され
るからである。そこで、従来には予備セルに対してはＲ
ＯＲ（ＲＡＳ Ｏｎｌｙ Ｒｅｆｒｅｓｈ）を行ったが、
この方法は前記メインセルを自動リフレッシュする方法
とその条件を異にするためにテストモードにおいてセル
のリフレッシュ不良が正確に選別できない問題がある。
【０００４】本発明は上記事情に鑑みて成されたもので
あり、その目的は、テストモードに入ると外部から印加
される外部アドレスによりメインセル及び予備セル共に
アクセスされて自動リフレッシュできる同期式ＤＲＡＭ
を提供することである。本発明の他の目的は、同期式Ｄ
ＲＡＭにおいて、テストモードの自動リフレッシュ動作
時に外部から印加される外部アドレスによりワード線が
アクセスでき、メインセル及び予備セル共にアクセスし
てリフレッシュできる自動リフレッシュ方法を提供する
ことである。
【０００５】
【課題を解決するための手段】前記目的を達成するため
に、本発明に係る同期式ＤＲＡＭは、メインセル及び予
備セルを含むメモリセルアレイと、リフレッシュ信号に
応答して自動で内部アドレスを発生させる内部アドレス
カウンターと、テストモードの自動リフレッシュ動作時
に、複数個の制御信号に応答して外部から印加される信
号を受け取りモードレジスターセット信号を発生させる
モードレジスターセット回路と、前記モードレジスター
セット信号に応答して、外部から印加される外部アドレ
ス及び前記内部アドレスを選択的に前記メモリーセルア
レイに出力するアドレス選択器とを具備することを特徴
とする。前記テストモードの自動リフレッシュ動作時に
は、前記外部アドレスにより制御されて前記メモリセル
アレイのメインセルのワード線及び前記メモリセルアレ
イの予備セルのワード線が順次アクセスされる。
【０００６】前記他の目的を達成するために、本発明に
係る同期式ＤＲＡＭのテストモードにおける自動リフレ
ッシュ方法は、前記同期式ＤＲＡＭの外部から所定の信
号を印加してモードレジスターセット信号を活性化させ
る段階と、所定の選択ピンに第１論理レベルを印加して
メモリセルアレイのメインセルを選択する段階と、前記
モードレジスターセット信号が活性化され、且つ前記メ
インセルが選択された状態で、前記同期式ＤＲＡＭの外
部から外部アドレス及びリフレッシュ命令を印加して前
記メインセルのワード線を順次アクセスし、前記メイン
セルをリフレッシュする段階と、前記選択ピンに第２論
理レベルを印加して前記メモリセルアレイの予備セルを
選択する段階と、前記モードレジスターセット信号が活
性化され、且つ前記予備セルが選択された状態で、前記
同期式ＤＲＡＭの外部から前記外部アドレス及び前記リ
フレッシュ命令を印加して前記予備セルのワード線を順
次アクセスし、前記予備セルをリフレッシュする段階と
を具備することを特徴とする。
【０００７】
【発明の実施の形態】以下、添付した図面に基づき、本
発明の好適な実施形態について詳細に説明する。しか
し、本発明の実施形態は様々な形態に変形でき、本発明
の範囲が後述する実施形態に限定されるものではない。
本発明の実施形態は当業界における通常の知識を有した
者に本発明をより完全に説明するために提供されるもの
である。図中、同一の符号は同一の部材を表わす。
【０００８】図１は、本発明に係る同期式ＤＲＡＭのブ
ロック図である。図１を参照すると、前記本発明に係る
同期式ＤＲＡＭは、メモリセルアレイ１１、内部アドレ
スカウンター１３、アドレス選択器１５、アドレスラッ
チ１７及びモードレジスターセット回路１９を具備す
る。
【０００９】前記メモリセルアレイ１１は、正常動作時
に使用されるメインセルと、メインセルに不良セルが存
在する場合にこれらを取り替えるための予備セル、すな
わち、冗長セルとを含む。前記内部アドレスカウンター
１３は自動リフレッシュ信号ＰＲＣＮＴに応答して自動
で内部アドレスＣＮＴｉを発生させ、前記内部アドレス
は順次増加する。前記自動リフレッシュ信号ＰＲＣＮＴ
は前記同期式ＤＲＡＭの外部から自動リフレッシュ命令
が入力される時に活性化される信号である。
【００１０】前記モードレジスターセット回路１９は、
テストモードの自動リフレッシュ動作時に複数個の制御
信号ＰＭＲＳＰＤ、ＴＭＳＥＴ、ＭＲＳＥＴに応答して
外部から印加される信号ＭＲＡ１４Ｂを受け取ってモー
ドレジスターセット信号１ＣＢＲを発生させる。このと
き、前記信号ＭＲＡ１４Ｂが論理"ロー"の時に前記モー
ドレジスターセット信号１ＣＢＲは論理"ハイ"にセット
される。前記制御信号ＰＭＲＳＰＤ、ＴＭＳＥＴ、ＭＲ
ＳＥＴはテストモードの自動リフレッシュ動作時に前記
同期式ＤＲＡＭの内部で発生される信号である。
【００１１】前記アドレス選択器１５は、自動リフレッ
シュ動作時に（ＰＲＣＮＴが論理"ハイ"）前記モードレ
ジスターセット信号１ＣＢＲに応答して、前記内部アド
レスＣＮＴｉ及び前記同期式ＤＲＡＭの外部から印加さ
れる外部アドレスＴＡｉＢのいずれかを選択して出力す
る。具体的には、テストモードの自動リフレッシュ動作
時には前記モードレジスターセット信号１ＣＢＲが論
理"ハイ"に活性化されて前記アドレス選択器１５が前記
外部アドレスＴＡｉＢを選択して出力し、正常モードの
自動リフレッシュ動作時には前記モードレジスターセッ
ト信号１ＣＢＲが論理"ロー"に非活性化されて前記アド
レス選択器１５が前記内部アドレスＣＮＴｉを選択して
出力する。
【００１２】前記アドレスラッチ１７は前記アドレス選
択器１５から出力されるアドレスをラッチし、前記アド
レスラッチ１７の出力ＲＡｉ、ＲＡｉＢは前記メモリセ
ルアレイ１１のアドレスデコーダ（図示せず）に入力さ
れてデコーディングされ、メインセルのワード線または
予備セルのワード線がアクセスされる。
【００１３】すなわち、正常モードの自動リフレッシュ
動作時には、前記アドレス選択器１５が前記内部アドレ
スＣＮＴｉを選択して出力し、これにより前記メモリセ
ルアレイ１１のメインセルのワード線が順次アクセスさ
れて前記メインセルのみが順次自動リフレッシュされ
る。さらに、テストモードの自動リフレッシュ動作時に
は、前記アドレス選択器１５が前記外部アドレスＴＡｉ
Ｂを選択して出力するので、外部から前記外部アドレス
ＴＡｉＢを調節することによってメインセルのワード線
及び予備セルのワード線が順次アクセスできる。したが
って、前記メモリセルアレイ１１のメインセル及び予備
セルがいずれも順次自動リフレッシュできる。
【００１４】一方、前記本発明に係る同期式ＤＲＡＭ
は、通常の同期式ＤＲＡＭと同様に、前記メインセル及
び予備セルをアクセスするための選択ピンＰＲＴを具備
し、テストモードの自動リフレッシュ動作時に前記選択
ピンＰＲＴに論理"ハイ"レベルが印加される時に前記予
備セルが選択され、前記選択ピンＰＲＴに論理"ロー"レ
ベルが印加される時に前記メインセルが選択される。こ
れは当業界における通常の知識を有した者に自明である
ため、前記メインセル及び予備セルが選択される過程及
びこれに関連する回路についての説明は省略する。
【００１５】図２は、図１に示されたアドレス選択器１
５の回路図である。図２を参照すると、前記アドレス選
択器１５は、インバータＩ２１〜Ｉ２７、ＮＡＮＤゲー
トＮＤ２１、ＮＯＲゲートＮＲ２１及び伝送ゲートＴ２
１、Ｔ２２を具備し、必要に応じて他の論理ゲートから
構成可能なのは自明である。
【００１６】具体的には、テストモードの自動リフレッ
シュ動作時には前記モードレジスターセット信号１ＣＢ
Ｒが論理"ハイ"に、前記自動リフレッシュ信号ＰＲＣＮ
Ｔが論理"ハイ"に活性化され（このとき、ＰＣＬＫＲは
論理"ロー"）、これにより選択信号Ａは論理"ハイ"に、
信号Ｂは論理"ロー"となる。したがって、第１スイッチ
ング手段の前記伝送ゲートＴ２１はターンオンされ、第
２スイッチング手段の前記伝送ゲートＴ２２はターンオ
フされ、これにより前記外部アドレスＴＡｉＢが前記ア
ドレス選択器１５の出力ＳＡとして伝送される。
【００１７】一方、正常モードの自動リフレッシュ動作
時には前記自動リフレッシュ信号ＰＲＣＮＴが論理"ハ
イ"に活性化され、前記モードレジスターセット信号１
ＣＢＲが論理"ロー"に非活性化される（このとき、ＰＣ
ＬＫＲは論理"ロー"）。これにより、前記選択信号Ａは
論理"ロー"に、前記信号Ｂは論理"ハイ"となる。したが
って、前記伝送ゲートＴ２１はターンオフされ、前記伝
送ゲートＴ２２はターンオンされ、これにより前記内部
アドレスＣＮＴｉが前記アドレス選択器１５の出力ＳＡ
として伝送される。
【００１８】図３は、図１に示されたモードレジスター
セット回路１９の回路図である。図３を参照すると、前
記モードレジスターセット回路１９は、伝送ゲートから
なる第１スイッチング手段Ｔ３１、インバータＩ３１、
Ｉ３２からなる第１ラッチ３１、インバータＩ３３、伝
送ゲートからなる第２スイッチング手段Ｔ３２、インバ
ータＩ３４、Ｉ３５からなる第２ラッチ３３、インバー
タＩ３６、Ｉ３７からなるバッファ手段、インバータＩ
３８及びＰＭＯＳトランジスタからなる第１及び第２プ
リチャージ手段Ｐ３１、Ｐ３２を具備する。必要に応じ
て、前記モードレジスターセット回路は他の論理ゲート
から構成可能である。
【００１９】前記第１スイッチング手段Ｔ３１は第１モ
ードレジスター制御信号ＰＭＲＳＰＤに応答して外部か
ら印加される信号ＭＲＡ１４Ｂをゲートし、前記第１ラ
ッチ３１は前記第１スイッチング手段Ｔ３１の出力をラ
ッチする。前記インバータＩ３３は前記第１ラッチ３１
の出力を反転させる。前記第２スイッチング手段Ｔ３２
はテストモード制御信号ＴＭＳＥＴに応答して前記イン
バータＩ３３の出力をゲートし、前記第２ラッチ３３は
前記第２スイッチング手段Ｔ３２の出力をラッチする。
前記バッファ手段は前記第２ラッチ３３の出力をバッフ
ァリングして前記モードレジスターセット信号１ＣＢＲ
を出力する。
【００２０】前記第１プリチャージ手段Ｐ３１はプリチ
ャージ制御信号ＰＶＣＣＨに応答して前記第１ラッチ３
１の入力端を論理"ハイ"にプリチャージし、前記第２プ
リチャージ手段Ｐ３２は第２モードレジスター制御信号
ＭＲＳＥＴの反転信号に応答して前記第２ラッチ３３の
入力端を論理"ハイ"にプリチャージする。
【００２１】具体的には、テストモードの自動リフレッ
シュ動作時には制御信号ＰＭＲＳＰＤ、ＴＭＳＥＴ、Ｐ
ＶＣＣＨが論理"ハイ"となり、制御信号ＭＲＳＥＴが論
理"ロー"となる。これにより、前記スイッチング手段Ｔ
３１、Ｔ３２がターンオンされ、前記プリチャージ手段
Ｐ３１、Ｐ３２がターンオフされる。この状態で、外部
から所定の回路を介して印加される信号ＭＲＡ１４Ｂが
論理"ロー"になると、前記モードレジスターセット信号
１ＣＢＲが論理"ハイ"となる。
【００２２】一方、正常モードの自動リフレッシュ動作
時には前記制御信号ＰＭＲＳＰＤ、ＴＭＳＥＴが論理"
ロー"となり、前記制御信号ＭＲＳＥＴが論理"ハイ"と
なる。これにより、前記スイッチング手段Ｔ３１、Ｔ３
２がターンオフされ、前記プリチャージ手段Ｐ３２がタ
ーンオンされ、したがって前記モードレジスターセット
信号１ＣＢＲが論理"ロー"となる。
【００２３】図４は、図１に示されたメモリセルアレイ
の構造を示す図面である。図４を参照すると、前記メモ
リセルアレイは、アドレスが０から５１１に対応してい
るメインセルブロック４１、アドレスが５１２から１０
２３に対応しているメインセルブロック４５、アドレス
が０から７に対応している予備セルブロック４３、及び
アドレスが８から１５に対応している予備セルブロック
４７を含む。前記アドレスはワード線をアクセスするた
めのアドレスを表わす。ここでは、説明を簡略化するた
めに２つのメインセルブロック及び２つの予備セルブロ
ックが含まれた場合が示されているが、必要に応じてメ
インセルブロック及び予備セルブロックの数や容量が拡
張可能なのは自明である。
【００２４】以下、図４に基づき、本発明に係る同期式
ＤＲＡＭにおける自動リフレッシュ方法及び動作につい
て詳細に説明する。正常モードの自動リフレッシュ動作
時には、外部から自動リフレッシュ命令を印加する。こ
れにより、前述のように、前記アドレス選択器１５が、
前記内部アドレスカウンター１３で発生され、順次増加
する内部アドレスＣＮＴｉを選択して出力し、前記内部
アドレスＣＮＴｉが前記メモリセルアレイ１１のアドレ
スデコーダ（図示せず）に入力されてデコーディングさ
れる。
【００２５】そこで、前記メインセルブロック４１のア
ドレス０から５１１及び前記メインセルブロック４５の
アドレス５１２から１０２３に対応するワード線が順次
アクセスされてメインセルのみが順次リフレッシュされ
る。
【００２６】一方、テストモードの自動リフレッシュ動
作時には、まず、外部から所定の信号を印加して前記モ
ードレジスターセット信号１ＣＢＲを論理"ハイ"に活性
化させる。すなわち、外部から前記所定の信号が論理"
ハイ"に入力されると、前記モードレジスターセット回
路１９の前記入力信号ＭＲＡ１４Ｂが論理"ロー"とな
り、これにより前記モードレジスターセット信号１ＣＢ
Ｒが論理"ハイ"に活性化される。
【００２７】次に、前記選択ピンＰＲＴに論理"ロー"を
印加して前記メインセルブロック４１を選択する。次
に、前記モードレジスターセット信号１ＣＢＲが活性化
され、前記メインセルブロック４１が選択された状態
で、前記同期式ＤＲＡＭの外部から外部アドレス及び自
動リフレッシュ命令を印加する。これにより、 前述の
ように、前記アドレス選択器１５が前記外部アドレスＴ
ＡｉＢを選択して出力し、前記外部アドレスＴＡｉＢが
前記メインセルブロック４１のアドレスデコーダ（図示
せず）に入力されてデコーディングされる。したがっ
て、前記メインセルブロック４１のアドレス０から５１
１に対応するワード線が順次アクセスされて前記メイン
セルブロック４１のメインセルが順次リフレッシュされ
る。
【００２８】次に、前記選択ピンＰＲＴに論理"ハイ"を
印加して前記予備セルブロック４３を選択する。次に、
前記モードレジスターセット信号１ＣＢＲが活性化さ
れ、前記予備セルブロック４３が選択された状態で、前
記同期式ＤＲＡＭの外部から前記外部アドレス及び前記
自動リフレッシュ命令を印加する。これにより、前記ア
ドレス選択器１５が前記外部アドレスＴＡｉＢを選択し
て出力し、前記外部アドレスＴＡｉＢが前記予備セルブ
ロック４３のアドレスデコーダ（図示せず）に入力され
てデコーディングされる。したがって、前記予備セルブ
ロック４３のアドレス０から７に対応するワード線が順
次アクセスされて前記予備セルブロック４３の予備セル
が順次リフレッシュされる。
【００２９】次に、前述の方法と同様にして前記メイン
セルブロック４５のアドレス５１２から１０２３に対応
するワード線が順次アクセスされて前記メインセルブロ
ック４５のメインセルが順次リフレッシュされる。さら
に、前記予備セルブロック４７のアドレス８から１５に
対応するワード線が順次アクセスされて前記予備セルブ
ロック４７の予備セルが順次リフレッシュされる。
【００３０】
【発明の効果】前述のように、本発明に係る同期式ＤＲ
ＡＭ及び自動リフレッシュ方法によると、テストモード
の自動リフレッシュ動作時に外部から印加される外部ア
ドレスによりワード線がアクセスでき、メインセル及び
予備セルがいずれもアクセスされて自動リフレッシュで
きる。したがって、メインセル及び予備セルに対するリ
フレッシュ条件が同一なため、テストモード中にセルの
リフレッシュ不良が正確に選別できる長所がある。
【図面の簡単な説明】
【図１】 本発明に係る同期式ＤＲＡＭのブロック図で
ある。
【図２】 図１に示されたアドレス選択器の回路図であ
る。
【図３】 図１に示されたモードレジスターセット回路
の回路図である。
【図４】 図１に示されたメモリセルアレイの構造を示
す図面である。
【符号の説明】
１１……メモリセルアレイ １３……内部アドレスカウンター １５……アドレス選択器 １７……アドレスラッチ １９……モードレジスターセット回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/401 Ｇ１１Ｃ 11/34 ３７１Ａ

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 メインセル及び予備セルを含むメモリセ
    ルアレイと、 リフレッシュ信号に応答して自動で内部アドレスを発生
    させる内部アドレスカウンターと、 テストモードの自動リフレッシュ動作時に、複数個の制
    御信号に応答して外部から印加される信号を受け取りモ
    ードレジスターセット信号を発生させるモードレジスタ
    ーセット回路と、 前記モードレジスターセット信号に応答して、外部から
    印加される外部アドレス及び前記内部アドレスを選択的
    に前記メモリーセルアレイに出力するアドレス選択器と
    を具備し、 前記テストモードの自動リフレッシュ動作時には、前記
    アドレス選択器により前記外部アドレスが選択され前記
    メインセル及び前記予備セルが順次アクセスされて自動
    リフレッシュされることを特徴とする同期式ＤＲＡＭ。
  2. 【請求項２】 正常モードの自動リフレッシュ動作時に
    は、前記アドレス選択器により前記内部アドレスが選択
    され前記メインセルのみが順次アクセスされて自動リフ
    レッシュされることを特徴とする請求項１に記載の同期
    式ＤＲＡＭ。
  3. 【請求項３】 前記モードレジスターセット回路は、 第１モードレジスター制御信号に応答して前記外部から
    印加される信号をゲートする第１スイッチング手段と、 前記第１スイッチング手段の出力をラッチする第１ラッ
    チと、 前記第１ラッチの出力を反転させる反転手段と、 テストモード制御信号に応答して前記反転手段の出力を
    ゲートする第２スイッチング手段と、 前記第２スイッチング手段の出力をラッチする第２ラッ
    チと、 前記第２ラッチの出力をバッファリングして前記モード
    レジスターセット信号として出力するバッファ手段とを
    具備することを特徴とする請求項１に記載の同期式ＤＲ
    ＡＭ。
  4. 【請求項４】 前記モードレジスターセット回路は、 プリチャージ制御信号に応答して前記第１ラッチの入力
    端をプリチャージさせる第１プリチャージ手段と、 第２モードレジスター制御信号の反転信号に応答して前
    記第２ラッチの入力端をプリチャージさせる第２プリチ
    ャージ手段とをさらに具備することを特徴とする請求項
    ３に記載の同期式ＤＲＡＭ。
  5. 【請求項５】 前記アドレス選択器は、 前記モードレジスターセット信号及びリフレッシュ信号
    を論理演算して選択信号を発生させる論理手段と、 前記選択信号に応答して前記外部アドレスを前記メモリ
    セルアレイにゲートする第１スイッチング手段と、 前記選択信号に応答して前記内部アドレスを前記メモリ
    セルアレイにゲートする第２スイッチング手段とを具備
    することを特徴とする請求項１に記載の同期式ＤＲＡ
    Ｍ。
  6. 【請求項６】 前記選択信号は、前記リフレッシュ信号
    及び前記モードレジスターセット信号がいずれも活性化
    された時に活性化され、前記リフレッシュ信号が活性化
    され且つ前記モードレジスターセット信号が非活性化さ
    れた時に非活性化されることを特徴とする請求項５に記
    載の同期式ＤＲＡＭ。
  7. 【請求項７】 前記第１スイッチング手段は、前記選択
    信号の活性化中に前記外部アドレスを前記メモリセルア
    レイに伝達することを特徴とする請求項５に記載の同期
    式ＤＲＡＭ。
  8. 【請求項８】 前記第２スイッチング手段は、前記選択
    信号の非活性化中に前記内部アドレスを前記メモリセル
    アレイに伝達することを特徴とする請求項５に記載の同
    期式ＤＲＡＭ。
  9. 【請求項９】 メインセル及び予備セルを含むメモリセ
    ルアレイ、及び前記メインセル及び予備セルをアクセス
    するための選択ピンを具備する同期式ＤＲＡＭに対する
    テストモード中の自動リフレッシュ方法において、 前記同期式ＤＲＡＭの外部から所定の信号を印加してモ
    ードレジスターセット信号を活性化させる段階と、 前記選択ピンに第１論理レベルを印加して前記メインセ
    ルを選択する段階と、 前記モードレジスターセット信号が活性化され、且つ前
    記メインセルが選択された状態で、前記同期式ＤＲＡＭ
    の外部から外部アドレス及びリフレッシュ命令を印加し
    て前記メインセルのワード線を順次アクセスし、前記メ
    インセルをリフレッシュする段階と、 前記選択ピンに第２論理レベルを印加して前記予備セル
    を選択する段階と、 前記モードレジスターセット信号が活性化され、且つ前
    記予備セルが選択された状態で、前記同期式ＤＲＡＭの
    外部から前記外部アドレス及び前記リフレッシュ命令を
    印加して前記予備セルのワード線を順次アクセスし、前
    記予備セルをリフレッシュする段階とを具備することを
    特徴とするテストモードにおける自動リフレッシュ方
    法。
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