JP2007273028A - 半導体記憶装置 - Google Patents

Abstract

【課題】制御回路部の面積を増加させず、またロウ系デコード信号の遅延を生じることなく、ディスターブリフレッシュ検査の時間短縮を実現させた半導体記憶装置を提供する。
【解決手段】内部のテストモードを設定することで、メモリセルアレイのリフレッシュ時の同時活性数をそのままで、ＤＲＡＭのリフレッシュ動作時には、内部発生アドレス信号ではなく外部入力アドレス信号によって動作を行う。この構成により、大幅な回路追加が必要なく、複数メモリセルアレイに対してディスターブ検査時間を短縮できる。
【選択図】図２

Description

本発明は、半導体記憶装置に関し、より特定的には、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）において、メモリセルトランジスタのリーク不良を検出するためのテスト回路を備えた半導体記憶装置に関する。

従来の半導体記憶装置、特にＤＲＡＭにおけるメモリセルトランジスタのリーク不良を検出する検査（以下、ディスターブリフレッシュ検査という）として、例えば次の手法が存在する。

まず、全メモリセルにＨｉｇｈ（又はＬｏｗ）データを書き込む。全メモリセルへの書き込み動作（ライト動作）の後、ある任意のワード線を活性化させて直交するビット線にメモリセルの電荷を読み出す。そして、その読み出した電荷をセンスアンプ回路において増幅（リード／リフレッシュ動作）することで、ビット線及び相補ビット線の電位をＨｉｇｈ又はＬｏｗにする。この状態は、メモリセルのデータ保持時間を保証可能な時間（以下、リフレッシュ検査時間という）だけ保持される。

この状態において、非選択ワードに接続されているメモリセルキャパシタは、Ｈｉｇｈデータが保持されており、かつ接続されているビット線がＬｏｗレベルになっているメモリセルに対しては、メモリセルトランジスタのドレイン−ソース間に電位差が生じ、サブスレショルド電流が流れる。ここで、トランジスタのしきい値電圧が低いメモリセルの場合、サブスレショルド電流が多く流れるため、リフレッシュ検査時間内でデータ保持ができず不良セルとなる。よって、リフレッシュ検査時間終了後に、検査対象メモリセルに対して読み出し動作を行い、データが正しく読み出されるかどうかを確認する。

しかし、非選択ワードに接続されているメモリセルに対して、ビット線及び相補ビット線の電位をＨｉｇｈ又はＬｏｗにできるのは、メモリセル群とセンスアンプ回路とで構成されたメモリセルアレイ単位でしかできない。また、上記リフレッシュ検査時間は、通常数ｍｓから数十ｍｓのオーダーで設定されることが多く、この時間はメモリに対してデータの読み出し及び書き込みする時間に比べて十分に長いことから、ディスターブリフレッシュ検査は、メモリの検査時間の中で大きな割合を占めている。また、プロセス微細化及び高速化に伴い、メモリセルアレイ単位が縮小化され、その結果メモリセルアレイ数が増加している。

このような課題に対して、テストモードに応じて複数のワード線を同時に活性化させる手法や複数メモリセルアレイを同時選択することで、上記ディスターブリフレッシュ検査の時間短縮を図る手法が用いられている（例えば、特許文献１を参照）。
特許第３２３８８０６号明細書（第３〜５頁、第１図）

しかしながら、上述した従来技術においては、複数ワード線の同時活性化、及び複数メモリセルアレイの同時選択を実現させるために、アドレスデコード回路の論理ゲートにテストモード信号を割り込ませる必要がある。このため、従来技術では、制御回路部の面積増加のみならず、ロウ系デコード信号の遅延を招き、メモリの高速動作を阻害するという問題があった。

それ故に、本発明の目的は、制御回路部の面積を増加させず、またロウ系デコード信号の遅延を生じることなく、ディスターブリフレッシュ検査の時間短縮を実現させた半導体記憶装置を提供することである。

本発明は、メモリセル群とセンスアンプ回路とから構成されるメモリセルアレイを複数備えた半導体記憶装置に向けられている。そして、上記目的を達成させるために、本発明の半導体記憶装置は、外部入力されるメモリセル群の自動データリフレッシュ動作を選択するコマンドに応じて、メモリセルアレイを２つ以上同時に選択する手段と、選択された２つ以上のメモリセルアレイの各々において、内部で自動的に発生されるアドレス信号に応じたワード線に繋がるメモリセル群のデータをリフレッシュする手段と、自動データリフレッシュ動作時にテストモード信号が外部入力されると、ワード線を選択するアドレス信号を、内部で自動的に発生されるアドレス信号から外部入力されるアドレス信号に切り替える手段とを備える。

又は、上記目的を達成させるために、本発明の半導体記憶装置は、外部入力されるメモリセル群の自動データリフレッシュ動作を選択するコマンドに応じて、メモリセルアレイを２つ以上同時に選択する手段と、選択された２つ以上のメモリセルアレイの各々において、内部で自動的に発生されるアドレス信号に応じたワード線に繋がるメモリセル群のデータをリフレッシュする手段と、リード動作時にテストモード信号が外部入力されると、自動データリフレッシュ動作時と同数のメモリセルアレイを同時に選択し、センスアンプ回路とデータ線とを切り離す手段を備える。

あるいは、上記目的を達成させるために、本発明の半導体記憶装置は、外部入力されるメモリセル群の自動データリフレッシュ動作を選択するコマンドに応じて、メモリセルアレイを２つ以上同時に選択する手段と、選択された２つ以上のメモリセルアレイの各々において、内部で自動的に発生されるアドレス信号に応じたワード線に繋がるメモリセル群のデータをリフレッシュする手段と、外部入力されるアドレス信号に応じたワード線に繋がるメモリセルアレイを選択し、選択したメモリセルアレイをリフレッシュする手段と、外部入力されるアドレス信号によるリフレッシュ動作時にテストモード信号が外部入力されると、自動データリフレッシュ動作時と同数のメモリセルアレイを選択する手段とを備える。

本発明によれば、ワード線選択を行うアドレス信号を、内部で自動的に発生させたアドレス信号から外部入力されるアドレス信号へ切り替えるだけ、ディスターブリフレッシュ検査の時間短縮が可能になる。また、テストモード時には、メモリセル群の自動データリフレッシュ動作時に生成される複数のメモリセルアレイ活性制御信号を利用し、同数のメモリセルアレイを選択活性化させる。これにより、ディスターブ検査時間を短縮することが可能になる。

以下、本発明の実施の形態について、図面を参照しながら説明する。
図１は、本発明の半導体記憶装置の概略構成を示すブロック図である。図１において、本発明の半導体記憶装置は、ｎ個（ｎは２以上の整数）のメモリセルアレイ１０１〜１０ｎと、ｎ個のロウデコード回路１１１〜１１ｎと、カラム制御回路１３と、コマンド発生回路１４と、自動内部アドレス発生回路１５と、ロウプリデコード回路１６とを備える。各メモリセルアレイ１０１〜１０ｎは、メモリセル群１１及びセンスアンプ回路１２をそれぞれ含む。

コマンド発生回路１４は、外部から入力されるＮＲＡＳ信号３２、ＮＣＡＳ信号３３、ＮＷＥ信号３４、ＮＲＥＦ信号３５、及びテストモード信号３６に基づいて、内部動作を決定する自動メモリセルリフレッシュ動作コマンド信号４１を発生する。自動内部アドレス発生回路１５は、自動メモリセルリフレッシュ動作コマンド信号４１を受けて、自動的にアドレス信号を生成する。ロウプリデコード回路１６は、外部入力アドレス信号３１をデコードして、ワード線プリデコード信号３７、メモリセルアレイ選択信号３８及びデータ線選択信号３９を生成する。メモリセル群１１は、データを蓄積できるメモリセルを複数有している。センスアンプ回路１２は、メモリセルから読み出されたデータを増幅する。カラム制御回路１３は、外部入力アドレス信号３１及びコマンド発生回路１４が発生したコマンドに従って、メモリセルアレイ１０１〜１０ｎのカラム方向に関する制御を行う。ロウデコード回路１１１〜１１ｎは、メモリセルアレイ１０１〜１０ｎにそれぞれ対応して設けられ、ロウプリデコード回路１６から与えられる各種信号に従って、メモリセルアレイ１０１〜１０ｎのロウ方向に関する制御を行う。

本発明の半導体記憶装置は、従来の半導体記憶装置と同様に、次の４つの動作をサポートする一般的な機能を備えている。ＮＲＡＳ信号３２、ＮＣＡＳ信号３３、ＮＷＥ信号３４、及びＮＲＥＦ信号３５に従って、メモリセルのデータを読み出すリード動作、メモリセルにデータを書き込むライト動作、内部発生アドレス信号４０に応じてメモリセルのデータを自動的にリフレッシュする自動メモリセルリフレッシュ動作、及び外部入力アドレス信号３１に応じて任意のメモリセルをリフレッシュすることができるリフレッシュ動作（以下、ＲＡＳリフレッシュ動作という）。

そして、本発明の半導体記憶装置は、上述した一般的な機能に加えてロウプリデコード回路１６の機能に特徴がある。以下、図２〜図５をさらに用いて、ロウプリデコード回路１６の特徴的な機能を説明する。なお、図５は、従来のロウプリデコード回路５６の構成例を示す図である。

（第１の実施形態）
図２は、本発明の第１の実施形態に係るロウプリデコード回路１６の構成例を示す図である。第１の実施形態に係るロウプリデコード回路１６は、従来のロウプリデコード回路５６と比べて、テストモード信号３６を入力して、テストモード信号３６の反転信号と自動メモリセルリフレッシュ動作コマンド信号４１との論理積を求める論理素子１７を備えることが異なる。

この第１の実施形態に係るロウプリデコード回路１６では、通常モード動作時のとき、テストモード信号３６をＬｏｗレベルに設定しておく。この通常モード状態において、自動メモリセルリフレッシュ動作コマンド信号４１がＨｉｇｈレベルになると、セレクタ１８において内部発生アドレス信号４０が選択される。また、自動メモリセルリフレッシュ動作コマンド信号４１がＨｉｇｈレベルになることによって、アドレス信号１及びアドレス信号１の相補信号共にＨｉｇｈレベルになる。このため、メモリセルアレイ選択信号３８が、リード動作時及びライト動作時と比べて２倍となり、結果的に２倍のメモリセルアレイが活性化される。

このように、２倍のメモリセルアレイ活性状態にて自動メモリセルリフレッシュ動作を行うことで、データ保持保証期間内でのリフレッシュサイクル数を減らすことが可能となる。なお、このテストモード信号３６をＬｏｗレベルに設定した場合の動作は、従来と同様である。

次に、テストモード信号３６をＨｉｇｈレベルに設定したテストモード時の場合を説明する。このテストモード状態におけるリード動作及びライト動作は、テストモード信号３６がＬｏｗレベルである場合と同等である。自動メモリセルリフレッシュ動作コマンド信号４１がＨｉｇｈレベルになると、活性メモリセルアレイの数は、テストモード信号３６がＬｏｗレベルの場合と同数の、２倍のメモリセルアレイ分となる。一方、自動メモリセルリフレッシュ動作コマンド信号４１がＨｉｇｈレベルになると、セレクタ１８において外部入力アドレス信号３１が選択される。よって、自動メモリセルリフレッシュ動作時の活性メモリセルアレイ数において、外部入力アドレス信号３１により任意のワード線を選択することが可能になる。

これにより、自動メモリセルリフレッシュ動作において、２倍のメモリアレイを同時活性化させた状態でメモリセルへのディスターブ動作を行い、その後ディスターブ動作を行ったメモリセルに対して、通常のリード動作でデータ読み出しを行うことで、不良セルを検出することができる。なお、この一連の動作シーケンスにおいて、テストモード（テストモード信号：Ｈｉｇｈレベル）から通常モード（テストモード信号：Ｌｏｗレベル）へ変更する必要はない。

例えば、リフレッシュ検査時間を１０ｍｓと、全メモリセルのライト時間をＷｔと、全メモリセルのリード時間をＲｔと、メモリセルアレイ数をｎ個とすると、テストモードを持たない場合の従来の検査時間Ｔは、下記の式（１）で表される。
Ｔ ＝ Ｗｔ＋１０×ｎ＋Ｒｔ …（１）
これに対し、テストモードを持つ本第１の実施形態では、同時に２倍のメモリアレイを活性化させるため、検査時間Ｔ１は、下記の式（２）で表される。
Ｔ１ ＝ Ｗｔ＋１０×ｎ／２＋Ｒｔ …（２）
よって、全メモリセルのライト時間Ｗｔ及び全メモリセルのリード時間Ｒｔが無視できるほど小さい場合には、本発明のディスターブリフレッシュ検査が従来の検査時間の約１／２となる。

以上のように、本発明の第１の実施形態に係るロウプリデコード回路１６を用いた半導体記憶装置によれば、ワード線選択を行うアドレス信号を、自動内部アドレス発生回路１５で発生させた内部発生アドレス信号４０から外部入力アドレス信号３１へ切り替える論理ゲートのみで、ディスターブリフレッシュ検査の時間短縮が可能になる。

また、テストモードの状態であっても、通常のリード動作は可能である。よって、テストモードの状態になった後、リフレッシュコマンド入力によりメモリセルトランジスタのソース−ドレイン間に電位を与えて、リフレッシュ検査時間保持後にテストモードから抜けることなく対象メモリセルのリード動作を行うことで、テストモードを切り替えることなくディスターブリフレッシュ検査が可能となる。

なお、第１の実施形態では、自動メモリセルリフレッシュ動作時の活性メモリセルアレイ数を２倍としたが、自動メモリセルリフレッシュ動作の活性ブロック数が多いメモリ仕様の場合には、検査時短の効果が大きくなることは自明である。

（第２の実施形態）
図３は、本発明の第２の実施形態に係るロウプリデコード回路１６の構成例を示す図である。第２の実施形態に係るロウプリデコード回路１６は、従来のロウプリデコード回路５６と比べて、テストモード信号３６を入力して、テストモード信号３６とリード動作信号４８との論理積を求める論理素子１９、及び論理素子１９の出力と自動メモリセルリフレッシュ動作コマンド信号４１との論理和を求める論理素子２０を備えることが異なる。

この第２の実施形態に係るロウプリデコード回路１６では、通常モード動作時のとき、テストモード信号３６をＬｏｗレベルに設定しておく。この通常モード状態であれば、リード動作、ライト動作、及び自動メモリセルリフレッシュ動作は、上記第１の実施形態と同じである。

次に、テストモード信号３６をＨｉｇｈレベルに設定したテストモードの場合を説明する。このテストモード状態におけるライト動作及び自動メモリセルリフレッシュ動作は、テストモード信号３６がＬｏｗレベルである場合と同等である。リード動作が選択されると、活性メモリセルアレイの数は、テストモード信号３６がＬｏｗレベルの場合の自動メモリセルリフレッシュ動作時と同数の、２倍のメモリセルアレイ分となる。

また、通常のリード動作時は、センスアンプ回路１２において増幅したメモリセルのデータを、データ線に接続して外部出力信号として出力する。しかし、テストモード信号３６がＨｉｇｈレベルのときには、複数メモリセルアレイが活性化されており、その状態でセンスアンプ回路１２において増幅したデータをデータ線に接続してしまうと、１つのデータ線に２つのメモリセルアレイからデータが接続されてしまうことになり、データの衝突が生じることになる。これにより、貫通電流発生のみならず、最悪の場合にはメモリセルに保持されたデータが破壊されてしまう。

そこで、テストモード信号３６がＨｉｇｈレベルのときには、センスアンプ回路１２において増幅されたデータをデータ線に読み出さないように、データ線選択信号３９が非活性状態になる構成を採用した。この構成によると、リード動作にて自動メモリセルリフレッシュ動作時の活性メモリセルアレイ数において、外部入力アドレス信号３１により任意のワード線を選択することが可能であり、上記第１の実施形態ではできなかったテストモード状態でのコマンドも可能になる。また、この構成においては、以下のようなテストシーケンスが可能になる。

まず、通常モード状態（テストモード信号：Ｌｏｗレベル）にて、全メモリセルに対してデータを書き込む。そして、テストモード状態（テストモード信号：Ｈｉｇｈレベル）に変更して外部コマンド入力によりリード動作選択を行い、２倍のメモリアレイを同時活性化させた状態においてメモリセルへのディスターブ動作を行う。その後、外部コマンドによる自動メモリセルリフレッシュ動作によって、全メモリセルのデータリフレッシュ動作を行う。これは、活性化されていないメモリセルに対しても、データリフレッシュを行うことを意味している。この動作を全てのメモリセルアレイに対して実施する。そして、テストモードから通常モードへ変更し（テストモード信号：Ｌｏｗレベル）、全メモリセルデータを読み出して不良セルがないかチェックする。

この第２の実施形態による検査シーケンスでの検査時間Ｔ２は、全メモリセルデータリフレッシュ時間をＤＲＦｔとすると、下記の式（３）で表される。
Ｔ２ ＝ Ｗｔ＋１０×ｎ／２＋ＤＲＦｔ×ｎ／２＋Ｒｔ …（３）
よって、従来の検査シーケンスでの検査時間Ｔ（式（１）を参照）と比較すれば検査時間は短くなるが、第１の実施形態による検査シーケンスでの検査時間Ｔ１（式（２）を参照）と比較すると、ＤＲＦｔ×ｎ／２の時間分だけ検査時間が長くなってしまう。

しかし、第２の実施形態による検査シーケンスの場合は、データ保持検査時間の後に、活性メモリセルアレイだけではなく非活性メモリセルアレイに対してもデータリフレッシュ動作を行っている。通常、スタンバイ状態である非活性メモリセルアレイにおいては、ジャンクションリークによる不良メモリセルが存在するため、第２の実施形態による検査シーケンスであれば、メモリセルトランジスタのリーク不良に加えてジャンクションリーク不良のメモリセルも検出することが可能になる。

以上のように、本発明の第２の実施形態に係るロウプリデコード回路１６を用いた半導体記憶装置によれば、テストモード状態における外部入力コマンドによるリード動作時に、複数メモリセルアレイ活性が可能になり、かつメモリセルから読み出したデータをデータ線と接続しない構成であるため、データ線上で複数メモリセルアレイから読み出されたデータが衝突することはない。

また、第２の実施形態では、テストモード状態であっても、自動メモリセルリフレッシュ動作が可能である。よって、テストモード状態になった後に、リードコマンド入力によりメモリセルトランジスタのソース−ドレイン間に電位差を与えて、セルへのディスターブ動作を行うことができる。そして、リフレッシュ検査時間保持後に、全メモリセルアレイに対して自動メモリセルリフレッシュ動作コマンド信号４１によって、全メモリセルデータをリフレッシュする。これを全てのメモリセルアレイに対して実施した後、テストモード状態から抜けて通常のリード動作によって全メモリセルデータが壊れていないかを確認する。

さらに、第２の実施形態は、第１の実施形態と比較して、メモリセルへのディスターブ動作後に全メモリセルに対して自動メモリセルリフレッシュ動作を行うので、検査時間が長くなること、及びメモリセルのデータチェックの際にはテストモードを変更する必要があること、という煩わしさがある。しかし、第２の実施形態では、第１の実施形態で行う選択メモリセルアレイのディスターブリフレッシュ検査はもちろんのこと、非選択のメモリセルアレイについては、スタンバイ状態にてリフレッシュ検査時間を保持しておりメモリセルのジャンクションリーク検査も同時に可能になるという利点がある。

（第３の実施形態）
図４は、本発明の第３の実施形態に係るロウプリデコード回路１６の構成例を示す図である。第３の実施形態に係るロウプリデコード回路１６は、従来のロウプリデコード回路５６と比べて、テストモード信号３６を入力して、テストモード信号３６と自動メモリセルリフレッシュ動作コマンド信号４１との論理和を求める論理素子２１を備えることが異なる。

この第３の実施形態に係るロウプリデコード回路１６は、外部入力コマンドとして、外部入力アドレス信号３１によって任意のメモリセルに対するＲＡＳリフレッシュ動作を、サポートしているものである。また、第３の実施形態に係るロウプリデコード回路１６は、テストモード状態に設定されると、必ず自動メモリセルリフレッシュ動作と同じ活性メモリセルアレイになることが特徴である。

通常モード動作時のとき、テストモード信号３６をＬｏｗレベルに設定しておく。この通常モード状態において、自動メモリセルリフレッシュ動作の時は、同時に２倍のメモリアレイが活性状態になるが、リード動作、ライト動作及びＲＡＳリフレッシュ動作においては、１つのメモリアレイのみが活性化される。ここで、ＲＡＳリフレッシュ動作に関して説明しておく。通常、ＲＡＳリフレッシュ動作は、ロウ系の動作はリード動作とほぼ同じであり、カラム系の動作を行わないことが主な相違点である。つまり、ＲＡＳリフレッシュ動作は、通常は１つのメモリセルアレイしか活性化させない。

次に、テストモード信号３６をＨｉｇｈレベルに設定した場合を説明する。このテストモード状態における自動メモリセルリフレッシュ動作だけは、テストモード信号３６がＬｏｗレベルである場合と同等である。リード動作が選択されると、活性メモリセルアレイの数は、テストモード信号３６がＬｏｗレベルの場合の自動メモリセルリフレッシュ動作時と同数の、２倍のメモリセルアレイ分となる。このテストモード状態において、ＲＡＳリフレッシュ動作を行うことにより、活性メモリセルアレイの数が自動メモリセルリフレッシュ動作時と同等になる。これにより、複数のメモリセルアレイを同時活性状態にして外部入力アドレス信号３１に応じて、任意のワード線を選択することが可能になるので、第１及び第２の実施形態と同様にディスターブ検査時間の時短が可能になる。

ただし、本第３の実施形態においてテストモード状態を設定してしまうと、リード動作時及びライト動作時においても複数メモリセルアレイが活性化されてしまうため、リード動作時においてはデータ衝突、ライト動作時には誤書き込みが発生する。そのため、メモリセルへのディスターブ動作、通常のリード動作及びライト動作時に応じて、テストモードを変更しなら検査を行う必要がある。

以上のように、本発明の第３の実施形態に係るロウプリデコード回路１６を用いた半導体記憶装置によれば、テストモード状態の時には、自動メモリセルリフレッシュ動作時に生成される複数メモリセルアレイ活性制御信号を利用し、同数のメモリセルアレイを選択活性化することが可能となり、ディスターブ検査時間を短縮することが可能になる。

本発明は、ＤＲＡＭを備えた半導体記憶装置等に利用可能であり、特にディスターブリフレッシュ検査時間を短縮させたい場合等に有用である。

本発明の半導体記憶装置の概略構成を示すブロック図 本発明の第１の実施形態に係るロウプリデコード回路１６の構成例を示す図 本発明の第２の実施形態に係るロウプリデコード回路１６の構成例を示す図 本発明の第３の実施形態に係るロウプリデコード回路１６の構成例を示す図 従来のロウプリデコード回路５６の構成例を示す図

符号の説明

１１ メモリセル群
１２ センスアンプ回路
１３ カラム制御回路
１４ コマンド発生回路
１５ 自動内部アドレス発生回路
１６ ロウプリデコード回路
１７、１９〜２１ 論理素子
１８ セレクタ
１０１〜１０ｎ メモリセルアレイ
１１１〜１１ｎ ロウデコード回路

Claims (3)

1. メモリセル群とセンスアンプ回路とから構成されるメモリセルアレイを複数備えた半導体記憶装置であって、
   外部入力される前記メモリセル群の自動データリフレッシュ動作を選択するコマンドに応じて、前記メモリセルアレイを２つ以上同時に選択する手段と、
   前記選択された２つ以上のメモリセルアレイの各々において、内部で自動的に発生されるアドレス信号に応じたワード線に繋がる前記メモリセル群のデータをリフレッシュする手段と、
   前記自動データリフレッシュ動作時にテストモード信号が外部入力されると、ワード線を選択するアドレス信号を、内部で自動的に発生されるアドレス信号から外部入力されるアドレス信号に切り替える手段とを備える、半導体記憶装置。
2. メモリセル群とセンスアンプ回路とから構成されるメモリセルアレイを複数備えた半導体記憶装置であって、
   外部入力される前記メモリセル群の自動データリフレッシュ動作を選択するコマンドに応じて、前記メモリセルアレイを２つ以上同時に選択する手段と、
   前記選択された２つ以上のメモリセルアレイの各々において、内部で自動的に発生されるアドレス信号に応じたワード線に繋がる前記メモリセル群のデータをリフレッシュする手段と、
   リード動作時にテストモード信号が外部入力されると、前記自動データリフレッシュ動作時と同数の前記メモリセルアレイを同時に選択し、前記センスアンプ回路とデータ線とを切り離す手段を備える、半導体記憶装置。
3. メモリセル群とセンスアンプ回路とから構成されるメモリセルアレイを複数備えた半導体記憶装置であって、
   外部入力される前記メモリセル群の自動データリフレッシュ動作を選択するコマンドに応じて、前記メモリセルアレイを２つ以上同時に選択する手段と、
   前記選択された２つ以上のメモリセルアレイの各々において、内部で自動的に発生されるアドレス信号に応じたワード線に繋がる前記メモリセル群のデータをリフレッシュする手段と、
   外部入力されるアドレス信号に応じたワード線に繋がる前記メモリセルアレイを選択し、選択した前記メモリセルアレイをリフレッシュする手段と、
   前記外部入力されるアドレス信号によるリフレッシュ動作時にテストモード信号が外部入力されると、前記自動データリフレッシュ動作時と同数の前記メモリセルアレイを選択する手段とを備える、半導体記憶装置。
   
   

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