KR0141432B1 - 반도체 기억장치 - Google Patents

반도체 기억장치

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KR0141432B1
KR0141432B1 KR1019940025163A KR19940025163A KR0141432B1 KR 0141432 B1 KR0141432 B1 KR 0141432B1 KR 1019940025163 A KR1019940025163 A KR 1019940025163A KR 19940025163 A KR19940025163 A KR 19940025163A KR 0141432 B1 KR0141432 B1 KR 0141432B1
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memory cell
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circuit
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수수무 다니다
까주또시 히라야마
도미오 수주끼
마사노리 하야시꼬시
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기다오까 다까시
미쓰비시 뎅끼 가부시끼가이샤
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Abstract

모드 검출회로(5)에 따라 디스터버-리프레쉬 모드가 검출되고 행 데코드 제어 회로는 동작 블록 선택회로(2)에 따라 선택되는 블록의 메모리셀 어레이의 워드선을 행 데코드 및 구동회로를 통해 여러개를 동시에 활성화 시키고 노말 모드에서 쓰여지더라도 데이터를 read하며 read 한 데이터와 write한 데이터와의 일치가 판별되며 설계치의 문턱치 보다 낮은 문턱치의 메모리 셀을 판별한다.

Description

반도체 기억장치
제1도는 이 발명의 한 실시예인 전체구성을 표시하는 도면이다.
제2도는 제1도에 표시되는 모드검출회로의 구체적인 도면이다.
제3조는 제2도에 표시되는 모드검출회로의 동작을 설명하기 위한 타임차트이다.
제4도는 노말모드 및 테스트 모드시에서의 모드 검출회로 동작을 설명하기 위한 타임차트이다.
제5도는 제1도에서 표시되는 행 데코드 제어회로의 도면이다.
제6도는 제1도에서 표시되는 행 데코드의 한 예를 표시하는 도면이다.
제7도는 이 발명의 다른 실시예를 표시하는 도면이다.
제8도는 제7도에서 표시되는 동작블록 선택회로의 구체적인 도면이다.
제9도는 이 발명의 다른 실시예를 표시하는 도면이다.
제10도는 이 발명의 또 다른 실시예를 표시하는 도면이다.
제11도는 제10도에 표시되는 실시예에서 미소신호를 사용하여 디스터브 리프레쉬 시험을 실행하는 주요부를 표시하는 도면이다.
제12도는 제11도에 표시되는 발진회로의 도면이다.
제13도는 제1도에 표시되는 실시예의 노말모드와 테스트시의 동작을 설명하기 위한 타임차트이다.
제14도는 이 발명의 또 다른 실시예의 주요부를 표시하는 도면이다.
제15도는 제14도에 표시되는 실시예의 노말모드와 테스트 모드시의 타임차트이다.
제16도는 이 발명의 또 다른 실시예를 표시하는 도면이다.
제17도는 제16도에 표시되는 부전위 발생회로를 표시하는 회로도이다.
제18도는 제16도에 표시되는 실시예의 노말모드시와 테스트모드시의 동작을 설명하기 위한 타임차트이다.
제19도는 이 발명의 또 다른 실시예의 전체 구성을 표시하는 도면이다.
제20도는 제19도에 표시되는 메모리셀의 구성을 표시하는 도면이다.
제21도는 2개의 메모리셀 어레이 일부의 I/O게이트의 전기회로도이다.
제22도는 제21도에 표시되는 회로의 동작을 설명하기 위한 타임차트이다.
제23도는 절환신호 발생회로를 표시하는 전기회로도이다.
제24도는 제23도에 표시되는 절환신호 발생회로의 동작을 설명하기 위한 타임차트이다.
제25도는 절환신호 구동신호 발생을 표시하는 전기회로도이다.
제26도는 제25도에 표시되는 절환신호 구동신호 발생회로의 동작을 설명하기 위한 타임차트이다.
제27도는 입력회로의 한 실시에를 표시하는 전기회로도이다.
제28도는 제27도에 표시되는 입력회로의 동작을 설명하기 위한 타임차트이다.
제29도는 이 발명의 또 다른 실시예를 표시하는 도면이다.
제30도는 이 발명의 또 다른 실시예를 표시하는 도면이다.
제31도는 복수의 메모리셀에 분할되는 종래의 반도체 기억장치의 도면이다.
제32도는 제 31도에 표시되는 행 데코드의 한 예를 표시하는 블록도이다.
제33도는 제31도에 표시되는 메모리셀 어레이의 한 예를 표시하는 회로도이다.
제34도는 메모리셀에서 읽어낸 데이터를 I/O선에 보낼때까지의 동작을 설명하기 위한 회로도이다.
제35도는 제34도의 동작을 설명하기 위한 타임차트이다.
제36도는 제33도에 표시되는 메모리셀 어레이의 일부를 표시하는 도면이다.
제37도는 제36도의 워드선 WLi에 접속된 메모리셀 용량 Ci의 정보를 읽어 낼 경우의 동작을 표시하는 타임차트이다.
이 발명은 반도체 기억장치에 관한 것으로 특히 다이나믹 랜덤 억세스 메모리(이하 DRAM)에 있어서 트랜지스터와 용량에서 구성되는 메모리셀의 불량을 발견하기 위한 테스터 모드를 갖춘 반도체 기억장치에 관한 것이다.
제31도는 복수의 메모리 블록을 가지는 종래의 반도체 기억장치를 보여주는 개략도이다.
제31에서 입력단자 1에는 어드레스 신호가 입력되고 이 어드레스 신호는 동작 블록 선택회로 2와 열 어드레스 버퍼3과 행 어드레스 버퍼4에 공급 된다.
동작 블록 선택회로 2는 메모리 블록을 선택하기 위해 블록선택신호를 출력한다.
즉 반도체 메모리장치는 복수의 메모리블록 11, 12...,1n에 분할되고 동작 블록 선택회로 2에서 블록선택신호에 의해서 임의의 메모리 블록이 선택된다.
메모리 블록 11은 열 데코더 111, I/O 게이트와 입출력 회로 113과 행 데코더 114와 구동회로 115메모리 셀 어레이 116 등을 포함한다.
다른 메모리 블록 12, ..., 1n도 같은 모양으로 구성된다.
동작 블록선택회로 2는 예를 들어 메모리 블록11을 선택할 경우에는 열 데코더 111과 행 데코더 114를 활성화 시킨다.
열 어드레스버퍼 3은 입력되는 입력 열 어드레스 신호를 열데코더 111, 121, ... 1n에 공급한다.
행 어드레스 버퍼 4는 입력 되는 행 어드레스 신호를 행 데코더 114, 124, ..., 1n4에 공급한다.
행 데코더 114는 메모리 블록 11의 블록선택신호가 활성화되는 행 어드레스 신호에 응답하고 워드선을 활성화하고 그 후 열 데코더 111은 블록선택신호가 활성화되고 열 어드레스 신호에 응답하고 열 데코드를 지정한다.
지정된 어드레스의 메모리셀은 입출력회로 113에서 I/O 게이트 112를 통하여 입력 되는 데이터가 쓰여지고 다시 지정되는 어드레스의 메모리셀에서의 센서 앰프에 의해 증폭 되는 데이터가 읽혀지고, I/O 게이트 112에서 입출력회로 113을 통하여 외부에 데이터가 출력된다.
제 32도는 제 31도에 표시되는 행 데코드의 한 예를 표시하는 개략도이다.
제 32도에서 행 데코드는 행 어드레스 신호를 반전하는 인버터 201과 행어드레스 신호를 반전 시키는 행 어드레스 신호를 받고 워드선 활성화 신호 Xi를 출력하는 NAND회로 202를 포함하고 있다.
제 33도는 제 31도에 표시되는 메모리셀 어레이의 한 예를 표시하는 개략도이다.
제 33도에서 메모리셀 어레이는 워드선 WL1, WL2, WL3 그리고 직교하는 비트 선쌍 BL1, /BL1, BL2 /BL2 를 포함하고 있다.
각각의 교점에 메모리셀을 구성하는 트랜지스터 Q1 - Q6와 용량 C1 - C6가 접속된다.
비트선쌍 BL1 /BL1, BL2/ BL2에는 메모리셀에서 데이터를 읽어내기 전에 1/2Vcc에 프레차아징 및 이퀄라이징 데이터를 읽어낸후의 미소전위차를 증폭하기위해 센스 앰프, 이퀄라이저 301, 302가 연결된다.
제 34도는 메모리셀에서 읽어내는 데이터가 I/O선에 전달 하기 까지의 동작을 설명하는 회로도이다.
제 32도에 표시되는 행 데코드 114에서의 행 데코드 신호 Xi는 워드선 구동 회로 115에 공급되고 워드선 구동회로 115는 워드선 구동신호 1ψ응답하고 워드선 WLi를 구동한다.
메모리셀 트랜지스터 Qi와 용량 Ci에서 구성되는 메모리셀 어레이 116로부터 비트선쌍 BLi, /BLi에 읽혀지는 데이터는 센스 앰프 303에 의해 증폭된다.
센스 앰프303은 0채널 트랜지스터 311, 312 및 p채널트랜지스터 313, 314를 포함하며 센스 앰프 구동신호 /S2N, S2P에 응답하여 메모리셀 어레이 116에서 비트선 BLi, /BLi에 읽혀지는 데이터를 증폭한다.
다시 이퀄라이즈 회로 304는 n채널 트랜지스터 315, 316 및 317를 포함하고 있으며 정전압 VBL(=1/2 * Vcc) 및 비트선 이퀄라이즈신호 BLEQ에 의해 비트선 BLi, /BLi를 이퀄라이저 한다.
I/O게이트 회로 305는 열 데코드 신호 Yi에 근거를 두고 비트선쌍 BLi /BLi의 전위를 입출력선 I/O, /I/O선에 전달 하기 위해 n채널트랜지스터 318, 319를 포함하고 있다.
입출력선쌍 I/O, /I/O는 n채널트랜지스터 320, 321에 의해 Vcc -Vth 레벨까지 끌어당겨진다.
제35도는 제34도의 회로 동작을 설명하기 위한 타임차트이다.
제35도를 참조하면 제34도의 동작에서 설명될 것이다.
행 데코드신호 Xi가 제35도(a)에 표시된 바와 같이 L레벨이나 혹은 국부적인 낮은 레벨에 이른것이고, 워드선 구동신호 1ψ가 제35도(b)에 표시된 것처럼 H레벨이나 혹은 국부적으로 높은 레벨에 이른것이고, 제35도(c)에 표시된 것처럼 워드선 WLi가 [H]레벨에 활성화 되는 것이다.
이미 이퀄라이저 신호 BLEQ를 제35도(d)에 표시된 것처럼 [L]레벨에 있으며 비트선을 1/2Vcc에 프리차아지 되었고, 비트선쌍 BLi, /BLi에 데이터가 읽혀지는데 제35도(g).(h)에 표시되는 바와 같이 비트선쌍 간에 미소전위차가 생긴다.
그리고 제35도(e)(f)에 표시되는 바와 같이 센스 앰프구동신호 /S2N, S2P가 활성화되고 센스 앰프 303에 의해 비트선쌍 BLi, /BLi간의 전위차가 제35도(g)(h)에 표시하는 것처럼 증폭 되는데 각 Vcc와 Vss레벨간의 차이만큼 증폭된다.
그후 열 데코드 신호Yi가 제35도(i)에 표시 되는 것처럼 [H]레벨이 되고 센스 앰프 303에 증폭되는 데이터가 제35도(j),(k)에 표시한 것처럼 입출력선쌍 I/O, /I/O에 출력이 된다.
제36도는 제33도에 표시되는 메모리셀의 일부를 보여주는 개략도이다.
제36도에서 비트선 BLi, WLi+1의 각각의 교점에는 메모리셀 트랜지스트 Qi, Qi+1과 메모리 용량 Ci, Ci+1가 접속되어 있고 메모리셀 용량 Ci,Ci+1의 한쪽 전극에는 정전압 Vcp (=1/2 * Vcc)가 공급된다.
제 37도는 제 36도에서 표시되는 워드선 WL에 접속되는 메모리셀 용량 Ci의 정보( [L]레벨)을 읽어내는 경우의 동작을 표시하는 타임차트이다.
제37도(a)에서 표시하는 바와같이 워드선 WLi가 [H]레벨에 이를 때 메모리셀 트랜지스트 Qi가 켜지며, 메모리셀 용량 Ci에 축적된 L레벨의 정보가 제 37도(c)에서 표시되는 것처럼 메모리셀 트랜지스트Qi를 통하여 비트선 BLi에 읽혀지고 도면에는 보여지지 않은 센스앰프에 의해 증폭된다.
어떠한 요인에 의해서 메모리셀 트랜지스터 Qi 에 인접하는 메모리셀 트랜지스터 Q1+1의 문턱치 전압Vth1+1이 설계치 보다 낮을 경우 제37도(c)에서 표시된 것처럼 메모리셀 용량 C1+1에 기억되어 있는[H]레벨의 정보가 서서히 비트선 BLi에 누설(리크가) 된다.
16M비트 DRAM이나 그와 같은 것을 제조할 경우 미소 먼지나 그와 같은 것들의 접착에 의해 수비트의 메모리셀 트랜지스트의 문턱치 전압이 낮아진다.
종래의 이런 수비트의 낮은 문턱치 전압을 가지는 메모리셀 트랜지스트를 포함하는 반도체집적회로를 제거하기 위하여 디스트버-리프레시 시험과 같은 테스트를 행하고 있다.
더군다나 제 36도에 있는 메모리셀 트랜지스터 Q1+1의 문턱치 전압 Vth+1이 낮아진 경우를 가정하면 메모리셀 용량 Ci에 [L]레벨의 데이터가 쓰여지고 메모리셀용량 C1+1에 [H]레벨의 데이터가 쓰여지며 메모리셀용량 Ci의 데이터는 반복적으로 읽혀진다.
메모리셀 트랜지스터 Q1+1가 접속되는 비트선 BLi의 전위가 [L]레벨에 있기 때문에 메모리셀 트랜지스터 Q1+1에 드레인-소오스 전압이 생성되며, 문턱치이하전류(이하 서브서레솔드전류)가 흐른다.
만일 문턱치 전압 Vth+1이 낮다면 서브서레솔드 전류가 크며, 데이터는 잃어버린다.
그러므로 메모리셀 용량 C1+1이 읽혀지고 쓰여진 데이터와의 일치를 판별한다.
만일 데이터가 쓰여지니 데이터와 일치하지 않으면 그것은 메모리셀 트랜지스터 Q1+1의 문턱치 전압이 설계치 보다 낮다는 것을 판별한다.
제31도에 표시되는 블록화된 DRAM에서 디스트버-리프레쉬 시험을 할 경우에는 동작블록선택회로 2에 의해 예를 들어 메모리블록 11이 선택되어지고, 메모리셀 어레이 116에 있는 모든 메모리셀에 미리 결정된 동일한 데이터가 쓰여진다.
그러면 메모리셀 어레이 116내에 있는 하나의 워드선을 연속적으로 활성화시키고, 그 워드선에 인접하는 워드선에 접속되는 메모리셀의 데이터가 읽혀지며, 쓰여진 데이터와 일치하는지를 판별한다.
만일 일치하지 않는다면 그 메모리셀 트랜지스트의 문턱치전답이 설계치 보다 낮다고 판별한다.
그래서 상기한 활성화된 워드선 이외의 워드선을 일정시간 활성화시키며, 그 워드선에 인접하는 워드선에 접속하고 메모리셀의 데이터가 읽혀지고 쓰여진 데이터와의 일치가 판별된다.
이 동작을 메모리셀 어레이 116내의 모든 메모리셀에 대해 행한다.
종래의 디스터버-리프레쉬 시험에서는 한 번의 워드선들 만이 활성화된다.
특정의 워드선을 일정시간 활성화를 계속할 경우 그 워드선에 인접한 워드선에 연결된 메모리셀 이외의 셀의 데이터 보류시간을 검증하는 경우 일반적으로 데이터를 읽고 쓰는데 필요한 시간보다 길고 메모리셀의 데이터 보류보상 시간이 충분히 길다.
그러므로 디스터브-리프레쉬 시험에 필요한 시간은 메모리셀에 읽고 쓰는 시간을 무시하고 표현을 하면 (워드선의 수 ) X (워드선의 활성화에 필요한 시간) X (동시에 동작하는 블록의 수)이다.
예를 들면 16MDRAM의 경우 워드선들의 수는 16384이고, 워드선들의 활성화에 필요한 시간은 64msec이고 동시에 동작하는 블록의 수는 4이다.
그러므로 대략적으로 262sec의 시간을 필요로 하며, 시험 시간이 길다는 문제점이 있다.
이 발명의 주목적은 디스트버-리프레쉬 시험에 필요한 시간을 단축 시킬수 있는 반도체 기억장치를 제공하는데 있다.
이 발명의 다른 목적은 테스트 모드시 메모리셀에서의 읽는 정도의 레벨을 만듬으로서 통상 동작 모드시에 비해 낮은 테스트 모드를 만들어 미소 리크전류를 짧은 시간에 검출하고 테스트시간을 단축시킬수 있는 테스트 모드 회로를 포함하는 반도체 메모리 장치를 제공하는데 있다.
이 발명의 한가지 관점에서 복수의 워드선과 각 워드선과 교차하는 복수의 비트선과 각각이 복수의 비트선중의 하나와 복수의 비트선중의 하나에 접속된 복수의 메모리셀 트랜지스트를 포함하고, 복수의 메모리셀 트랜지스터사이 예정 문턱치 전압보다 낮은 문턱치 전압의 메모리셀 트랜지스터를 테스트 모드에서 판별하기 위한 테스트 회로를 내장한 반도체 기억장치에 관한 것으로 테스트 모드를 검출하기 위한 테스트 모드 검출수단과 테스트 모드가 검출되는데 대해 반응하는 복수의 메모리셀 트랜지스터의 하나와, 미리 정하는 행 메모리셀 트랜지스터를 일괄적으로 활성화 하기 위한 활성화 수단을 가지는 반도체 메모리 장치이다.
이 발명에 따르면 테스트 모드시에서 미리 정하는 행 메모리셀을 일괄적으로 활성화 시킴으로써 그것의 행 메모리셀의 데이터를 일괄적으로 읽어낼수 있고 쓰여진 데이터와 비교할수 있으며, 그 결과 예정 문턱치 전압보다 낮은 문턱치 전압의 메모리셀 트랜지스터를 단시간에 판별할 수 있다.
이 발명의 다른 면에서는 복수의 워드선이 복수의 블록에 분할되고, 테스트 모드 검출을 하기 위한 테스트 모드 검출 수단과 writ1ng 데이터나 쓰여진 데이터를 읽어내기 위한 write/read 모드에서 복수의 블록사이의 지정되는 블록을 선택하고 테스트 모드가 검출을 되는데 대한 응답과, 복수의 블록과 일괄적으로 선택하는 블록선택 수단, 일괄적으로 선택되는 복수 블록의 복수의 메모리셀 트랜지스터사이, 예정의 행 메모리셀 트랜지스터를 일괄적으로 활성화 하기 위한 수단을 가지는 반도체 메모리 장치이다.
이 발명에 따르면 메모리셀 블록이 복수에 분할되어질 경우에 각 메모리셀 블록을 일괄적으로 선택하며 각 메모리블록의 예정 행 메모리를 일괄적으로 활성화 시킬 수 있으며, 그 결과 문턱치 전압이 낮은 메모리 셀 트랜지스터를 단시간에 판별할 수 있다.
이 발명의 다른 점에는 테스트 모드를 검출하기 위한 테스트 모드 검출 수단과 테스트 모드가 검출 되는데 대한 응답과, 센서 앰프에 부전위의 구동신호를 공급하고 낮은 문턱치 전압을 가지는 메모리셀 트랜지스터를 도통시키기 위해 부전위 신호발생 수단을 가지는 반도체 메모리 장치이다.
이 발명에 따르면 테스트 모드가 검출 되는데 대한 응답과, 워드선에 그 전위를 상승 시키기 위해 진폭이 변화하는 미소신호를 공급하고 그 결과 예정 문턱치 전압보다 낮은 문턱치 전압의 메모리셀 트랜지스트가 도통하지 못하며, 그러므로서 메모리셀 트랜지스터의 판별을 단시간에 할수 있는 것이다.
이 발명의 다른점에는 워드선에 대해 평행하게 설계하고 복수의 비트선을 교차하여 각 비트선과 기생용량에 결합되는 테스트용 모드선과 테스트 모드를 검출하기위한 테스트 모드 검출 수단과, 테스트 모드가 검출되는데 대한 응답과, 전위를 상승 시키기 위해 진폭이 변화하는 미소신호를 공급하는 미소 신호발생수단을 가지는 반도체 메모리 장치이다.
이 발명에 따르면 테스트 모드에서 테스트용 비트선에 이 전위를 상승 시키기 위해 진폭이 변화하는 미소 신호를 공급하므로서 낮은 문턱치 전압을 가지는 메모리셀 트랜지스터를 단시간에 판별할 수 있다.
이 발명의 다른점에는 테스트모드를 검출 하기 위한 테스트 모드 검출 수단과 테스트 모드가 검출되는데 대한 응답과, 센서 앰프에 부전위의 구동신호를 공급하는, 문턱치 전압이 낮은 메모리셀 트랜지스터를 도통하지 못하게 하는 부전위 신호발생 수단을 가지는 반도체 메모리 장치이다.
이 발명에 따르면 테스트 모드가 검출되는데 대한 응답과, 센서 앰프에 부전위의 구동신호를 공급하는 문턱치 전압이 낮은 메모리셀 트랜지스터를 도통하지 못하게 하고, 그 결과 메모리 셀 트랜지스터가 가지고 있는 데이터가 급속하게 리크가 되고 문턱치 전압이 낮은 메모리셀 트랜지스트의 판별을 단시간에 할 수 있다.
이 발명의 다른 점에는 테스트 모두가 검출되는데 대한 응답과, 메모리셀 용량에 있는 쓰여진 전위레벨이 통상 동작하는 경우보다 낮아져 제어할 수 있다.
이 발명에 따르면 미소 리크 메모리셀을 단시간에 검출할 수 있으며 테스트에 필요한 경비를 줄일 수 있다.
이 발명의 상기한 바와 다른 목적, 특징, 관점, 이점들은 도면과 연관되어 이 발명의 자세한 묘사에서 명백해 질 것이다.
[실시예]
제 1도는 이 발명의 한 실시예의 전체 구성을 표시하는 개략도이다.
제1도에서 디스터버-리프레쉬 모드를 검출 하기위한 검출회로5가 새로이 설정되어 있고 이 검출신호가 행 데코드 제어회로 6에 공급되는 것 이외에는 종래의 제19도와 동일한 구성을 가지고 있는 반도체 기억장치이다.
모드검출회로5에는 행 어드레스 블록신호 /RAS, 열 어드레스 스트로브 신호 /CAS, 기록가능한 신호 /WE 및 어드레스 신호의 0차 비트A0가 입력이 된다.
행 데코드 제어회로 6은 모드 검출회로 5에 의하여 디스트버-리프레쉬 모드가 검출되는데 대한 반응과 메모리셀 어레이 116,126, ..., 1n6의 수개의 워드선을 동시에 활성화 하며, 디스터버-리프레쉬 시험에 필요한 시간을 단축한다.
제2도는 제1도에 표시되는 모드 검출회로의 구체적인 개략도이다.
제2도에서 행 어드레스 스트로브 신호/RAS, 열 어드레스 스트로브 신호/CAS, 기록 가능한 신호/WE는 타임잉 검출회로 51, 52 및 53에 공급된다.
타임잉 검출회로 51은 논리적 회로(AND:앤드회로)에 의해 구성되고, 기록가능한(write enable) 신호/WE를 [L]레벨에서 열 어드레스 스트로브신호/CAS를 [L]로 떨어뜨린후, 행 어드레스 스트로브신호/FAS를 타임잉(/WE /CAS before /RAS 사이클)을 감지하고 [H]레벨의 신호를 출력한다.
이 타임잉 검출회로 51의 출력은 AND회로 55의 한 입력단자에 공급 된다.
어드레스 신호 A0는 높은 문턱치 버퍼 54를 통하여 AND회로55의 다른 입력단자에 공급 된다.
높은 문턱치 버퍼 54는 어드레스신호A0가 통상 [H]레벨보다 높은 소정의 전압 이상일 때 [H]레벨 신호를 AND 회로 55의 다른 입력단자에 공급 된다.
AND회로 55는 2개의 입력단자가 [H]레벨에 이를 때 플립-플롭56을 세트한다.
나아가서, 플립-플롭 56은 [H]레벨의 모드검출 신호를 출력한다.
타임잉 검출회로 52는 열 어드레스 스트로브 신호 /CAS가 [H]레벨의 상태에 행 어드레스 스트로브 신호 /RAS가 [L]레벨에 떨어지는 타임잉(/RAS only refresh의 타임)을 감지하며 [H]레벨에 이르는 제2의 리세트 신호를 OR회로 57을 통하여 플립-플롭 56에 공급되고 모드검출 신호를 리세트 한다.
제3도와 제4도는 제2도의 모드검출회로의 동작을 설명하기 위한 타임차트이다.
제3도(a),(b),(c) 에 표시된 것처럼 /WE /CAS /before /RAS사이클에 행 어드레스 스트로브신호 /RAS 열 어드레스 스트로브신호 /CAS, 기록가능한 신호 /WE가 [L]레벨에 이를 때 타임잉 검출회로 51은 제 3도(e)에 표시된 것처럼 [H]레벨 신호를 출력하고 AND회로 55의 한쪽 입력단자에 공급 된다.
어드레스 신호 A0가 제3도(d)에 표시된 것처럼 전원 전압보다 높은 소정전압 이상에 이를 때 높은 문턱치 버퍼 54는 제 3도(f)에 표시한 [H]레벨 신호를 AND 회로 55의 다른 입력단자에 공급한다.
더 나아가 AND회로 55가 제3도(g)에 표시한 것처럼 [H]레벨 신호를 출력하고 플립-플롭 56을 세트한다.
이것을 플립-플롭 56에서 제3도(k)에서 표시한 것처럼 [H]레벨의 디스터버-리프레쉬 모드신호가 출력된다.
타임잉 검출회로 52에 의해 제4도(A)의 (h)에 표시한 것처럼 행 어드레스 스트로브신호/RAS 가 [L]레벨에 떨어진후 [H]레벨로 올라가는 타임잉에 [H] 레벨신호가 출력되고 혹은 열 어드레스 스트로브 신호/CAS를 먼저 [H]레벨에 올린후 행 어드레스 스트로브 신호/RAS를 [L]레벨에 낮추고 디스터버-리프레쉬 56이 리세트 된다.
제5도는 제1도에 표시 되었던 행 데코드 제어회로의 회로도이다.
제5도에 표시되는 행 데코드 제어회로 6은 디스터브-리프레쉬 시험시에 하나의 워드선을 활성화 하고 통상은 행 어드레스 신호에 응답한 워드선을 활성화 한다.
보다 특정적으로는 행 데코드 제어회로 6은 모드검출 신호가 입력되는 인버터 61고 AND회로 62와 64와 행 어드레스 신호를 반전시킨 인버터 63을 포함한다.
인버터 61은 모드 검출신호를 반전시키고 행 데코드 제어신호를 출력한다.
AND회로 62는 모드검출 신호와 행 어드레스 신호와의 논리적을 구하고 행 데코드 제어신호 2를 출력한다.
AND회로 64는 모드 검출신호와 인버터 63에 반전되어진 행 어드레스신호와 응답하여 행 데코드 제어신호 3을 출력한다.
제6도는 제1도에 표시된 행 데코드 117의 한 예를 보여주고 있는 개략도이다.
제6도에 표시된 행 데코드 117에는 3비트의 행 어드레스 신호가 입력되고 제5도에 표시된 행데코드 제어회로 6에서 행 데코드 제어신호 1-3이 입력된다.
행 데코드 117은 행 어드레스 신호를 반전하는 인버터 201과 행 어드레스 신호까지는 반전된 행 어드레스 신호 및 행 데코드 제어신호 1을 받고 4 입력의 AND회로 203과 AND회로 203의 출력과 행 데코드제어신호 2까지는 3을 받고 OR회로 204에서 구성된다.
제1도에서 제6도까지 참조하면 이 발명의 한 실시예의 구체적 동작의 상세한 설명이 있을 것이다.
제1도에서 입력단자 1에 어드레스 신호가 입력될 때 동작블록 선택회로 2는 어드레스 신호에 의해 지정되는 메모리셀 어레이가 존재하는 블록만을 활성화 하는 블록선택신호를 출력하며, 예를 들어 열 데코드 111와 행 데코드 117을 활성화 시킨다.
다시 행 어드레스 4는 어드레스 신호에 의해 지정되는 행 어드레스를 취급하고, 행 어드레스 신호를 행 데코드 제어회로 6에 출력한다.
통상의 write 혹은 read모드에서는 모드검출회로 5는 디스터버-리프레쉬 모드를 검출하지 않기 때문에 [L]레벨 신호를 출력한다.
이 [L]레벨의 모드 검출은 제5도의 인버터 61에 의해 반전되고 [H]레벨의 행 데코드 제어신호 1에 출력된다.
다시 AND회로 62, 64는 [L]레벨이 모드검출신호에 의해 닫혀지고 행 데코드 제어신호 2, 3은 [L]레벨에 이른다.
그러므로 제5도의 AND회로 203은 각각에 입력된 행 어드레스신호 및 반전되는 행 어드레스 신호에 응답한 신호를 출력한다.
이에따라 행 데코드제어신호 203은 이때 [L]레벨신호를 출력하기 때문에 NOR 회로 204는 AND회로 203의 출력을 도출한다.
그러므로 행 데코드 117은 전술한 제 20도에 보인 종래의 행 데코드 114와 같은 형태인데 행 어드레스 신호만을 데코드 하고 구동회로 115을 통하여 메모리셀 어레이 116의 행 어드레스를 지정한다.
다시 행 데코드 111은 제 19도에 설명했던 종래 예와 비슷한데 열 어드레스 버퍼 3에 삽입된 열 어드레스 신호에 응답하고 I/O 게이트 112를 통하여 메모리셀 어레이 116의 열 어드레스를 지정한다.
다음으로 제2 - 제4도에 설명한 것처럼 모드검출회로 5가 디스터버-리프레쉬 모드를 검출하고 그 모드검출신호를 H레벨로 활성화 시켜 이 [H]레벨의 모드 검출신호는 제 5도의 인버터 61에 의해 반전되고 행 데코드 제어신호가 [L]레벨에 이르고 AND회로 62, 64가 열린다.
행 어드레스 신호가 AND회로 62를 통하여 행 데코드 제어신호2에 출력되고 행 어드레스 신호가 인버터 63에 의해 반전되고 AND회로 64를 통하여 행 데코드 제어신호 3에 출력된다.
보다 특정적으로는 행 데코드 제어신호 2,3은 서로 상반된 행 어드레스 신호에 출력되어진다.
제 6도에 표시된 행 코드 117에는 행 데코드 제어신호 1이 [L]레벨에 이르기 때문에 AND회로 203은 [L]레벨의 신호를 NOR 회로 204에 출력하고 NOR회로 204는 상반된 행 데코드 제어신호 2, 3에 의해 다른 워드선에 워드선 활성화 신호를 출력한다.
디스터버-리프레쉬 시험시에는 워드선을 올리는 메모리셀에는 이 메모리셀의 데이터를 읽어내고 워드선을 올리지 않은 메모리셀에 접속되는 비트선이 [L]레벨에 이를 때 데이터가 쓰여지고 워드선을 올리지 않은 메모리셀은 [H]레벨의 데이터가 쓰여진다.
전술의 설명과 같이 디스터브-리프레쉬 모드가 설정되고, 어드레스 입력에 보다 동작블록 선택회로 2에 의해 예를 들어 메모리셀 어레이 116이 선택되어지고 행 어드레스 신호에 의해 행 데코드 제어신호가 [H]레벨에 있고 행 어드레스 신호3이 [L]레벨을 가져다 주고 행 데코드 117에 의해 메모리 셀 어레이 116의 다른 워드선이 활성화 된다.
디스터버-리프레쉬 모드에서 동작모드는 통상 동작모드로 되돌아 가고, 활성화한 워드선이외에 접속되어진 메모리셀의 데이터가 파괴되어지지 않는지를 확인하고 메모리셀 어드레스 116의 데이터가 읽혀지고 쓰여지는 데이터와 일치하는지를 확인한다.
다음으로 미리 결정된 데이터가 메모리 셀 어레이 116에 다시 쓰여지고 동작 모드는 디스터버-리프레쉬 모드에 들어간다.
행 어드레스신호에 의해 행 데코드 제어회로 6의 행 데코드 제어회로 2가 [L]레벨에 있고 행 데코드 제어신호 3이 [H]레벨에 가져다 준다.
이것에 의해 앞의 과정에는 반대로 하나의 워드선이 일정시간 활성화된 후 통상모드로 되돌아 가고 메모리셀 어레이 116의 데이터가 읽혀지고 활성화한 워드선 이외에 접속된 메모리셀의 데이터가 파괴가 되지 않는지를 확인한다.
상기한 바와 같이 메모리셀 116의 각 워드선을 동시에 활성화 함으로서 한 블록의 디스터버-리프레쉬 시험이 완료된다.
그래서 다음 블록에 있는 메모리셀 어레이 126을 선택하는데 같은 형태의 시험을 행하기 위해서이다.
상술한 바와 같이 이 실시예에 따르면 예를 들어 한 블록에 워드선이 1024개 있는데 데이터 유지시간이 적어도 64msec이상 되는 것을 검사하는데 제1도에서 표시한 실시예에서 동시에 하나간격의 워드선을 올리는 경우를 고려해보면 (워드선을 연속적으로 활성화 시키는 시간) x (블록의 워드선의 수) / (동시에 활성화 되는 워드선의 수) x (블록수) = 64 msec x 1024 / 512 x 4 = 0.51 sec의 시간에 검사한다.
그것은 각 메모리셀에 대한 데이터를 미리 쓰고 메모리셀의 데이터를 읽어내는데 판정하는 시간은 생략되며 이 실시예에 의해 디스터버-리프레쉬 시험모드를 사용하지 않고 시험시간은 상술의 예에는 64 msec x 1024 / 1 x 4 = 262 sec 의 시간을 필요로 한다.
이 실시예에서 터스트 시간을 단축시킬수 있는 것이 명백하다.
제7도는 이 발명의 다른 실시예의 개략도이다.
전술한 제1도에 표시된 실시예에는 동작블록 선택회로 2에 의해 한 블록과 바꾸어 말하면 블록 11, 12, ..., 1n의 각각을 한 블록에 디스터버-리프레쉬 시험을 행한다.
그러나 제7도에 보인 실시예에는 동작블록 선택회로 20에 의해 복수의 블록 11, 12, ..., 1n을 동시에 활성화 하고 종래와 같은 형태의 방법에 의해 디스터버-리프레쉬 시험이 행해진다.
상기한 모드 검출회로 5에 검출되는 모드 검출신호가 동작블록 선택회로 20에 공급된다.
제 8도는 제 7도에 표시된 동작 블록 선택회로 20의 구체적인 개략도이다.
제 8도에서는 종래의 동작 블록 선택회로 2에 더해져서 동작블록 선택회로 2의 출력과 모드검출신호의 논리화를 구하는 OR회로 21, 22, ..., 2n이 설계되어 있다.
디스터버-리프레쉬 시에 모드 검출신호가 [H]레벨에 이를 때 이 [H]레벨 신호가 OR회로 21, 22, ..., 2n 을 통하여 각 블록 11, 12, ..., 1n에 블록선택 회로를 공급하게 되고 이러한 각 블록 11, 12, ..., 1n에 블록선택 신호를 공급함으로서 이 블록이 동시에 활성화 되며 종래의 제 19도의 설명과 같은 형태에 디스터버-리프레쉬 시험이 행해진다.
이 실시예에 따라 디스터버-리프레쉬 시험에 필요한 시간은 제1도의 실시예와 같은 방법으로 행하면 64 msec x ( 1024 / 1 ) x 1 = 65.6 sec가 된다.
이것은 종래예의 1/4 정도인데 종래예와 비교하여 디스터버 - 리프레쉬 시험에 필요한 시간을 단축시키는 것이 가능하다.
제1도에 보였던 실시예에서는 동일 동작블록에서 하나씩의 워드선을 활성화 하는데에 있고 동일블록중 2개이상의 워드선을 활성화 할수 있지만 이 경우는 동일 동작 블록중의 n개의 워드선을 활성화 시킬 경우 64 msec x (1024 x n) x 4가 되며 종래예의 1 / n 의 시간에 디스터버-리프레쉬 시험이 가능하고 제9도는 이 발명의 다른 실시예의 도면이다.
제9도에 보였던 실시예는 제1도와 제7도에 보였던 실시예를 조합한 경우이다.
보다 특정적으로는 모드 검출회로 5에 의해 검출된 모드 검출신호를 행 데코드 제어회로 6은 제 5도에 표시된 것이 사용되었고 동작 블록 선택회로 20은 제8도에 표시된 것이 사용되었다.
그러므로 이 실시예에는 전술한 제7도에 표시된 실시예와 같은 형태인데 디스터버-리프레쉬시에서는 각 블록 11, 12, ..., 1n이 선택되고 제1도에 보였던 실시예 처럼 각 블록 11, 12, ..., 1n의 메모리셀 116, 126, ..., 1n 6의 1개씩의 워드선이 활성화 되고 디스터버-리프레쉬 시험이 행해진다.
이 실시예에는 디스터버-리프레쉬 시험에 필요한 시간은 64 msec x (1024 / 512) x 1 = 0.128 sec이며 디스터버-리프레쉬 시험에 필요한 시간을 더욱 단축시키는 것이 가능하다.
제 10도는 이 발명의 또 다른 실시예를 보인 개략도이다.
제10도에 표시된 실시예는 디스터버-리프레쉬 모드시에서 워드선에 미소 신호를 공급하고 이 미소신호에 의해 보다 낮은 문턱치의 트랜지스터를 이용하고 디스터버-리프레쉬 모드 시험을 행한다.
상기한 모드검출회로5에 의해 검출된 모드 검출신호가 미소신호 발생회로 7에 공급되고 이 미소신호 발생회로 7에서 미소신호가 발생하며, 이 미소신호가 구동회로 115, 125, ..., 1n 5를 통해 메모리셀 어레이 116, 126, ..., 1n 6에 공급된다.
제 11도는 제 10도에 표시된 실시예에서 미소신호에 의해 디스터버-리프레쉬 시험을 행하는 주요부를 보인 개략도인데 제 12도는 제 11도에 보였던 발진회로의 개략도이다.
제 11도에서는 미소신호 발생회로 7은 발진회로 71과 n채널 트랜지스터 72, 콘덴서 73을 포함하고 있고 발진회로 71은 제 2도에 보였던 인버터 711-714와 NAND 회로 715를 포함한다.
모드검출회로 5에서 [H]레벨의 디스터버-리프레쉬 모드 검출신호가 NAND 회로 715의 한쪽 입력단자에 공급되고 NAND 회로 715의 출력이 인버터 711-713을 통해 NAND회로 715의 다른 입력단자에 공급되면 발진을 개시한다.
이 발진 출력은 인버터 714에 의해 반전되어 n채널트랜지스터 72의 한쪽 전극에 공급된다.
n채널 트랜지스터 72의 게이트에는 모드검출회로 72의 다른쪽 전극은 콘덴서 73을 통하여 구동회로 211과 n채널 트랜지스터 212의 직렬회로를 포함하는데 각각의 게이트에는 데코드 신호 Xi가 행 데코드 114에서 공급되며 p채널 트랜지스터 211의 드레인과 n채널 트랜지스터 212의 드레인은 워드선 WLi에 접속된다.
p채널 트랜지스터 211의 소오스에는 워드선 구도신호가 공급된다.
제 13도는 제 11도의 동작을 설명하기 위한 타임 차트이다.
다음에 제 10도-13도의 실시예의 동작이 설명될 것이다.
노말 모드시에는 제13도(A)의 (b)에 보였던 모드검출회로 5의 검출신호는 [L]레벨에 있기 때문에 미소신호 발생회로 7은 미소신호를 발생시키지 않는다.
그러므로 제 10도에 보였던 메모리셀 어레이 116, 126, ..., 1n 6은 각 동작 블록선택 회로 2에 선택되며 종래예와 동일한 형태의 어드레스 신호에 의해 억세스 된다.
디스터버-리프레쉬 시험시에는 제 10도에 표시한 블록 11이 동작 블록 선택회로 2에 의해 선택되고 그래서 .WE /CAS before/ RAS의 사이클의 타임잉신호가 모드검출회로 5에 입력되고 [H]레벨 보다 높은 어드레스 신호 A0가 입력되어 활성화 하는 워드선에 접속되어 메모리셀에 [L]레벨의 데이터가 쓰여지고 활성화 되지않은 워드선에 접속된 메모리셀 [L]레벨의 데이터가 다시 쓰여진다.
제 13도 (e)에 표시된 것처럼 모드검출 회로 5에서 [H] 레벨의 모드검출신호가 출력되고 발진회로 71에서 [H], [L]레벨을 반복하는 펄스신호가 발생된다.
이때 n채널 트랜지스터 72는 [H]레벨의 모드 검출신호에 응답하여 도통하게 되고 발진회로 71에서의 블록신호가 n채널 트랜지스터 72 및 콘덴서 73을 통하여 워드선 구동회로 115의 Vss 라인에 미소신호를 인가하고 비선택 워드선 WLi에 미소신호가 인가되고 메모리 셀 어레이 116에서 비선택 워드선에 접속된 메모리셀에는 워드선의 전위가 약간 상승한다.
그 결과 보다 낮은 문턱치의 불량 메모리셀의 트랜지스터가 도통하게 된다.
트랜지스터가 도통하지 않더라도 서브 서레솔드 리크 전류가 불량하지 않은 메모리셀 보다 훨씬 커지게 되며 [H]레벨의 데이터가 없어지게 된다.
비선택의 워드선에 대응하는 메모리셀에서 순차적으로 읽혀지고 데이터가 쓰여지는 데이터와 읽혀진 데이터와의 일치를 판별한다.
상기한 바와 같이 디스터버-리프레쉬 모드시에는 노말 모드시의 경우와 비교해서 비선택의 워드선 WLi에 접속된 설계치보다 낮은 문턱치를 가지는 트랜지스터 메모리셀 용량에서 비트선 BLi의 리크가 일어날 경우 짧은 테스트 시간에 불량을 검출하는 것이 가능하다.
예를 들어 16M x 4 DRAM의 디스터버-리프레쉬 시험을 행할 경우에는 500초가 걸리는데 이 실시예에는 전술한 1도의 실시예에 설명했던 워드선을 활성화되는 계속적인 시간이 1/10정도로 줄어들게 되어 대략 50초 정도에 시험을 행하는 것이 가능하다.
제 11도에 보였던 콘덴서 73은 수백 pF정도의 용량을 가지고 Vss 패드에서 덜어진 행 데코드 114, 124, ..., 1n 4의 근처에서 배치하는 것이 더 좋다.
상기한 Vss 패드 가까이 위치에 콘덴서 73을 배치하면 펄스를 내보낼때에도 급속히 Vss의 전위에 되며 펄스가 나오지 않을때에도 Vss패드 까지의 거리보다도 행 데코드 115까지의 거리 가까이에 배치하는 것이 더 낫다.
제 14도는 이 발명의 또 다른 실시예를 보인 도면이다.
이 실시예에서는 종래의 워드선 WLi에 부가해서 미소신호를 비트선 BLi, /BLi에 인가하기 위해 전용 워드선 WLi를 설계하며 이 워드선 WLi와 비트선 BLi, /BLi ,/BCj와의 간에는 n채널 트랜지스터 223, 224가 접속되어 있고 이 n채널 트랜지스터 223, 224는 모든 검출회로 5에 의해 디스터버-리프레쉬 모드가 검출될 때 도통한다.
미소 신호 발생회로 72는 발진회로 71과 n채널 트랜지스터 231, 232와 인버터 233을 포함한다.
n채널 트랜지스터 231의 게이트에는 모드 검출회로 5의 검출신호가 인버터 233에 의해 발전되어 공급되는데 n채널 트랜지스터 232의 게이트에는 모드검출회로 5의 검출신호가 공급된다.
n채널 트랜지스터 232의 드레인에는 발진회로 71의 발진 출력이 공급되고 n채널 트랜지스터 232의 소오스와 n채널 트랜지스터 231의 드레인에는 워드선 WLi가 접속되고 n채널 트랜지스터 231의 소오스에는 Vss전위가 공급된다.
제15도에는 제14도에 표시된 실시예의 동작을 설명하기 위한 타임 차트이다.
제15도(A)에 표시한 노말 모드시에는 모드 검출회로 5의 검출신호 1ψT가 (d)에 표시한 [L]레벨에 이를 때 n채널 트랜지스터 231이 켜지고 다른 n채널 트랜지스터 232, 223, 224가 꺼진다.
그러므로 비트선 BLi, /BLi에서 절환되고 제15도(A)의 (f)에 표시된 하이임피던스에 이르고 워드선 WLi는 제 15도(A)의 (e)에 표시된 Vss전위에 접속되어지고 메모리셀 어레이는 종래와 같은 형태의 어드레스 신호에 억세스된다.
모드 검출회로 5가 제15도(B)에 표시 되어졌는데 /WE, /CAS before/ RAS 사이클 및 어드레스 신호 A0가 통상의 [H]레벨 보다 높은 소정의 전압이상에서 미리 검출하고 모드 검출신호 ψT가 제 15도(B)의 (e)에 표시된 [H]레벨에 이를 때 n채널 트랜지스터 231이 꺼지고 다른 n채널 트랜지스터 232, 223 및 224가 도통한다.
발진회로 71의 발진 출력은 n채널 트랜지스터 232를 통하여 워드선 WLj에 전달되고 기생용량 225, 226을 통해 비트선 BLj, / BLj 에서 비트선 BLi, / BLi 에 전달된다.
그 결과 노말 모드시와는 달리 비트선 BLi, / BLi가 순간적으로 부전위에 이르고 설계치보다 낮은 문턱치를 가지는 트랜지스터는 그 순간에 도통을 하게 되고 도통을 하지 않더라도 통상의 문턱치의 트랜지스터에 비해 서브서레솔드 리크 전류가 사실상 훨씬 크게 되고 [H]레벨의 데이터가 없어진다.
즉 제 1도에 설명했던 워드선을 활성화 시키는 시간을 단축시킬수 있으며 디스터버-리프레쉬 시험에 대해 계속적으로 시험시간을 단축시킬수 있다.
비록 비트선 BLj, / BLj는 이하에는 도달하지 않더라도 가판과의 사이에 전류는 흐르지 않는다.
제 16도에는 이 발명의 또 다른 실시예를 보인 도면인데 제 17는 제 16도의 부전위 발생회로를 보여주는 도면이다.
이 실시예는 디스터버-리프레쉬 모드에서 만이 센서 앰프 251의 구동신호에 있는 기간동안 부전위가 전달되고 설계치보다 낮은 문턱치를 가지는 트랜지스터는 꺼진다.
보다 특정적으로는 전술한 제 10도에 표시된 미소신호 발생신호 7의 자리에 부전위 발생회로 75가 공급된다.
이 부전위 발생회로 75는 제 17도에 표시된 것처럼 인버터 751-755와 NAND 게이트 756을 포함한 발진회로와 n채널 트랜지스터 758과 759와 콘덴서 757과 n채널 트랜지스터 760으로 구성된 차아지 펌프회로와 전하를 차아지 하는 콘덴서 761를 포함한다.
콘덴서 761은 부전위 -△V의 전위에 차아지 되고 모드검출회로 5에서 [H]레벨 신호 파이티가 NAND게이트 756에 공급되며 발진회로가 발진 동작을 시작한다.
발진회로가 [L]레벨에서 [H]레벨까지 올라가는 신호를 콘덴서 757의 한족 전극에 출력되고 이 콘덴서 757의 용량 결합에 보다 노드 762의 전위가 Vth이상이 된다 (Vth는 n채널트랜지스터 758, 759의 문턱치 전압이다.).
n채널 트랜지스터 758, 759는 도통되고 노드 762의 전위가 -2 Vth 까지 감소하면 n채널 트랜지스터 758, 759가 비도통하게 된다.
이때 노드 763의 전위는 노드 762의 드레인 보다 낮게 되고 n채널 트랜지스터 760은 비도통 상태로 남아 있다.
발진회로가 [H]레벨에서 [L]레벨까지 떨어지는 신호를 출력할 때 콘덴서 757의 용량경합 때문에 노드 762의 전위가 2 Vth에서 부 전위가 떨어지게 된다.
노드 763의 전위는 노드 762의 전위보다 높은데 n채널 트랜지스터 760이 비도통상태에 있다.
이 동작을 반복함으로서 부 전위가 발생된다.
모드 검출회호 5의 검출신호는 n채널 트랜지스터 232의 게이트에 공급되고 인버터 233에 의해 반전되어 N 채널 트랜지스터 232의 소오스에는 부전위 발생회로 75에 발생된 부전위 -V가 공급되고 이 드레인과 n채널 트랜지스터 231의 소오스는 구동회로 115의 n채널 트랜지스터 242의 소오스에 공급된다.
n채널 트랜지스터 231의 드레인에는 Vss전위가 공급된다.
n채널 트랜지스터 242의 게이트에는 센서 앰프 구동신호 ψS가 공급되고 이 센서 앰프 구동회로 1ψS는 p채널 트랜지스터 241의 게이트에 공급된다.
p채널 트랜지스터 241의 소오스에는 전원전압 +Vcc가 공급되고 이 드레인에는 n채널 트랜지스터 242의 드레인에 접속되고 센서 앰프 251에 접속된다.
-△V는 - Vth - -2Vth간의 전위이고 예를 들어 대략적으로 -1.4V정도에 선택되어 진다.
제 18도는 제 16도에 표시된 실시예의 동작을 설명하기 위한 타임차트이다.
노말모드시에는 제18도(A)에 표시된 것처럼 노드 검출회로 521 검출신호가 [L]레벨에 있기 때문에 n채널 트랜지스터 231이 켜지고 n채널 트랜지스터 232가 꺼진다.
그러므로 [H]레벨의 센서 앰프 구동신호가 n채널 트랜지스터 242의 게이트에 공급되고 이 n채널 트랜지스터 242가 도통하며, 센스앰프 251에는 Vss의 전위가 공급된다.
그 결과 비트선 BLi, /BLi 중의 하나가 센스 앰프에 의해 제 18도 (A)의 (e)에 보인 것처럼 1/2*Vcc에서 Vss로 떨어뜨려진다.
다른 한편으로 디스터버-리프레쉬 모드에서는 모드 검출회로5의 검출신호가 [H]레벨에 이르기 때문에 부전위 발생회로 75에서 -△V의 전위가 발생하게 되고 [H]레벨의 모드 검출신호에 응답하여 n채널 트랜지스터 232가 도통하게 되고 센서 앰프 구동신호 1ψS에 응답하는 n채널 트랜지스터 242도 도통하게 되고 센서 앰프 251에는 -△V의 부전위가 공급된다.
그 결과 비트선 BLi, / BLi중의 하나가 제 18도(B)의 (e)에서 보인 것처럼 1/2*Vcc에서 -V까지이고 설계치보다 낮은 문턱치를 가지는 메모리 트랜지스터가 도통하게 된다.
만일그것이 도통하지 않더라도 서브서레솔드 누설전류가 정상 문턱치를 가지는 트랜지스터 보다 훨씬 커질것이고 기억된 [H]레벨의 데이터를 잃어버린다.
제19도는 이 발명의 또 다른 실시예의 전체 구성을 표시한 개략도이다.
제19도에 보인 실시예에는 2개의 메모리 셀 어레이에 의해 하나의 센서 앰프를 공유하는 세어드 센서 앰플르 이용한 DRAM 331에 이 발명이 적용된다.
DRAM 331은 테스트 모드 검출회로를 포함하는 제어신호 발생회로 333을 내장하고 있으며 더나아가 종래의 DRAM과 모양이 같은 어드레스 버퍼 332와 행 데코드 341, 342와 워드선 구동회로 351, 352와 열 데코드 336과 메모리 셀 어레이 337, 338과 I/O게이트 339 및 입력회로 360과 출력회로 361을 포함하고 있다.
어드레스 버퍼 332는 어드레스 신호 Ai를 받고 X어드레스 신호를 행 데코드 341, 342에 공급하며, Y어드레스 신호를 열 데코드 336에 공급한다.
행 데코드 341, 342는 X어드레스 신호의 입력에 반응하여 워드선 구동신호 WLi를 워드선 구동회로 351, 352에 공급하고 워드선 구동회로 351, 352에 메모리셀 어레이 337, 338의 워드선이 활성화 된다.
열 데코드 336은 Y어드레스 신호의 입력에 반응하여 I/O게이트 339를 통하여 비트선을 선택한다.
입력회로 360은 외부에서 입력된 데이터를 I/O 게이트에 공급하고 출력회로 361은 메모리셀 어레이 337, 338에서 읽혀지고, I/O게이트 339를 통하여 공급된 데이터를 외부에 출력한다.
제 20도는 제 19도에 표시된 메모리셀 어레이의 구성을 보인 개략도이다.
제 20도에서는 메모리셀 어레이 337는 복수 행 워드선 WL11, WL12, WL13와 복수 열 비트선상 BL1, / BL1, BL2, /BL2을 포함하고 있다.
워드선 WL11과 비트선들 중의 하나인 비트선 BL1 과의 교점에 메모리셀 트랜지스터 Q11과 메모리셀 용량 C11과 메모리셀이 접속되어 있다.
유사하게 WL11과 BL12, WL12와 /BL11, WL12와 / BL12, WL13와 BL11, WL13와 BL12의 각 교점에도 메모리셀 트랜지스터 Q12 - Q16와 메모리셀 용량 C12-C16에서 형성된 메모리셀이 접속되어 있다.
메모리셀 어레이 338도 비슷한데 복수 행 워드선 WL21 - WL23과 복수 열 비트선 BL21, / BL21, BL22, / BL22, 를 포함하며, WL21과 BL21 WL21과 BL22, WL22와 /BL21, WL22와 / BL22, WL22와 /BL21, WL22와 /BL22, WL23과 BL21, WL23와 BL22의 각 교점에도 메모리셀 트랜지스터 Q21 - Q26와 메모리셀 용량 C21 - C26에서 형성된 메모리셀이 접속되어 있다.
비트서 BL11, / BL11과 BL21, /BL21은 I/O게이트 343에 접속되어 비트선 BL12, / BL12과 BL22, /BL22는 I/O게이트 344에 접속된다.
제 21도는 2개의 메모리셀 어레이의 일부와 I/O게이트의 전기회로도이다.
제 21도에서 I/O게이트 343은 센서 앰프 345와 비트선 이퀄라이저 프리차아지 회로 346과 n채널 트랜지스터 Q21, Q22, Q30 -35를 포함한다.
센서 앰프 345는 n채널 트랜지스터 Q23과 Q24가 각각 크로스-커플되게 접속되어있고 제 1구도신호 S2N에 대응하여 구동되고 비트선싸의 고전위측 비트선 전위를 증가시키는 n채널 크로스-커룰 센스 앰프와 p채널 트랜지스터 Q25와 Q26이 크로스-커플되게 접속되며, 제2구도신호 S2P에 대응하여 구동되며, 저전위측의 비트선 전위를 낮추어 p채널 크로스-커플 리스토아 회로를 포함한다.
비트선 이퀄라이저 회로 346은 n채널 트랜지스터 Q27- Q29르 포함하며, 1/2*Vcc의 정전압 Vbl 및 비트선 이퀄라이저 신호 BLEQ에 대응하여 비트선 이퀄라이저 프리차아지 회로 346은 온 비트선쌍 BL11, /BL211, BL21, /BL21을 이퀄라이저하고 프리차아지한다.
n채널 트랜지스터 Q21과 Q22는 제1 절환신호 BL11에 대응하여 비트선 BL11과 /BL11을 센서 앰프 34에 접속하고 n채널 트랜지스터 Q32와 Q33은 제 2절환신호 BL12에 대응하여 비트선 BL21 /BL21과 센서 앰프345를 접속한다.
n채널 트랜지스터 Q30 과 Q31은 열 데코드 신호 Yi에 대응하여 I/O선 23과 /I/O선 24와를 센서 앰프 345에 접속한다.
n채널 트랜지스터 Q34와 Q35는 I/O선 23과 /I/O선 24의 부하회로인데 I/O선 347과 /I/O선 348과를 Vcc-Vth레벨에 충전한다.
제22도는 제21도에 표시된 회로의 동작을 설명하기 위한 타임차트이다.
첫째 read1ng동작에 대한 설명은 이 read1ng동작은 종래의 DRAM의 경우와 같다.
보다 특정적으로는 22도 (a)에 보인 열 어드레스 스트로브 신호/ RAS가 [L] 레벨에 떨어지고 후술할 제 5도에 보인 절환신호 발생회로에 의해 제 2절환 신호 BL12가 22도(f)에 보인 통상동작시의 전위 Va (예를 들어 7V)에서 OV까지 절환된다.
그 결과 n채널 트랜지스터 Q32와 Q33은 꺼지고 메모리셀 어레이 338과 센서 앰프 345가 분리된다.
이때 제1절환 신호 BL11은 제 22도 (e)에 보여준 것처럼 전위 Va에 설정된다.
그러므로 센서 앰프 345에 연결된다.
열 어드레스 스트로브 신호 /RAS에 대응하여 워드선 WL11이 제 22도 (d)에 표시된 것처럼 OV에서 전위 Vpp(통상승압저압 예를 들면 7V)까지 올라가서 메모리셀 어드레스 Q11이 도통한다.
이때 제 22도 (m)에 표시된 것처럼 이퀄라이저 신호 BLEQ가 [L]레벨에 있기 때문에 비트선쌍 BL11, /BL11은 1/2*Vcc의 비트선 유지전위 Vb1에 프리차아지 되고 메모리셀용량 C11에서 비트선 BL11에 전하가 전달된다.
제 22도 (g)에 표시한 것처럼 비트선 BL11과 /BL11과의 사이에 전위차를 만들고 제 22도 (h)에 표시한 것처럼 센서 앰프구동신호 S2N 이 1/2*Vcc에서 OV까지 떨어질 때 제 22도 (i)에 표시한 것처럼 센서 앰프구동신호 S2P가 1/2*Vcc에서 전원전압 Vcc까지 올라가며 센서 앰프 345가 구동되고 비트선 BL11과 /BL11사이 전위차가 센서 앰프 345에 의해 증폭된다.
이후 열 데코드 신호 Yi가 [H]레벨에 이르고 n채널 트랜지스터 Q30과 Q31이 켜지고 센서 앰프 345에 의해 증폭된 데이터가 I/O선 347과 /I/O선 348에 출력되고 출력회로 361을 통하여 외부에 출력된다.
다음에 통상 동작시에 있는 데이타의 쓰기 동작에 대해 설명한다.
쓰기제어신호 /W가 제 22도 (j)에 보인 [L]레벨에 이를 때 쓰기데이타가 입력회로 360에 입력되고 입력회로 360에서 I/O선 347, / I/O선 348에 쓰기 데이터가 전달된다.
전달된 쓰기 데이터는 n채널 트랜지스터 Q21을 통해 비트선 BL11, /BL11에 전달된다.
제 19도에 보였던 열 데코드 336에 의해 Y어드레스 신호가 데코드 되고 열 데코드 신호 Yi가 22도 (i)에 보인 전원전압 Vcc에 올라가고 n채널 트랜지스터 Q30과 Q31이 켜진다.
더 나아가 비트절환신호BL11이 전위 Va까지 올라가면 n채널 트랜지스터 Q21과 Q22가 꺼지고, 이때 워드선 WL11은 전위 Vpp에 올라가고 메모리셀 트랜지스터 Q11이 켜지며 비트선 BL11에 전달된 쓰기 데이터가 메모리셀 트랜지스터 Q11을 통하여 메모리 셀 용량 C11에 쓰여진다.
열 어드레스스트로브 신호/RAS에 대응하여 워드선 구동신호가 전위 Vpp에서 OV까지 떨어질 때 메모리셀 트랜지스터 Q11이 꺼지고 메모리셀 용량 C11이 비트선 BL11에서 분리된다.
워드선 WL11이 OV에 떨어질때에 반응하여 비트선 절환신호 BL11, 센서 앰프 구동신호 S2N, S2P, 비트선 이퀄라이저 신호 BLEQ가 리세트되고 비트선 BL11, /BL11의 저누이가 1/2*Vcc의 비트선 유지전위 Vb1에 유지된다.
다음으로 테스트 모드시의 동작에 대해 설명한다. 테스트 모드시에는 n채널 트랜지스터 Q21과 Q22의 게이트에 공급한 제1절환신호 BL11과 n채널 트랜지스터 Q32와 Q33의 게이트에 공급한 제2절환신호 BL2의 레벨을 통상 동작시의 레벨 Va(= 6-8V)보다 낮은 Vcc-Vth를 설정하고 메모리셀 용량 C11, C21에 쓰여진 전위를 낮게하여 미소 누설된 메모리셀을 쉽게 검출하는 것이 가능하다.
다음으로 제1 및 제2 절환신호 BL11과 BL12의 레벨을 통상 동작시보다 낮게 구성한것에 대하여 설명한다.
제 23도는 절환신호 발생회로를 보인 전기회로도인데 제1 및 제2절환신호 BL11과 BL12의 레벨을 절환한 2개의 절환회로를 포함하고 있다.
열 어드레스 신호 /RAS에 근거하여 제 19도에 보였던 제어회로에서 /RASD신호가 출력되고, NOR 게이트421, 422의 각각 한쪽 입력단에 공급된다.
어드레스 신호 AO가 NOR 게이트 421의 다른 입력단에 공급될 뿐만아니라 인버터 423에 의해 반전되어 NOR 게이트 422의 다른 입력단에 공급된다.
NOR게이트 421의 출력은 n채널 트랜지스터 Q41과 Q45의 게이트에 공급될뿐만 아니라 인버터 424에 이해 반전되어 n채널 트랜지스터 Q43의 게이트에 공급된다.
n채널 트랜지스터 Q41의 소오스는 접지되고 트레인은 p채널 트랜지스터 Q42의 드레인과 p채널 트랜지스터 Q44의 게이트에 접속된다.
p채널 트랜지스터 Q42와 Q44의 각각 소오스는 n채널 트랜지스터 Q43의 드레인과 p채널 트랜지스터 Q42의 게이트와 p채널 트랜지스터 Q46의 게이트와 접속된다.
n채널 트랜지스터 Q43의 소오스는 접지되고 p채널 트랜지스터 Q46의 소오스는 전위Vpp가 공급되고 드레인은 p채널 트랜지스터 Q45의 드레인에 접속되며 이 접속점에서 제1의 절환신호 BL11이 출력된다.
n채널 트랜지스터 Q45의 소오스는 접지되어 있다.
다른 절환회로는 인버터 425와 n채널 트랜지스터 Q51, Q53, Q55와 p채널 트랜지스터 Q52, Q54, Q56을 포함하며 이런 절환신호와 유사하게 접속되어 있고 제 2절환 신호 BL12의 레벨이 절환된다.
제24도는 제 23도에 표시된 절환회로의 동작을 설명하기 위한 타임차트이다.
제24도를 참조하면 /RASD신호가 제 24도 (a)에 보인 것처럼 전원저압 Vcc에서 OV까지 떨어지고 어드레스 신호 AO가 제 24도 (b)에 표시된 것처럼 OV이라면 노드 n1은 제 24도(c)에 표시된 전원전압 Vcc의 레벨에 이르고 노드 n2는 제 24도(d)에 표시된 것처럼 OV에 이른다.
그러므로 n채널 트랜지스터 Q41과 Q45는 켜지고 반면에 인버터 424의 출력이 [L]레벨에 이르기 때문에 n채널 트랜지스터 Q43은 꺼진다.
n채널 트랜지스터 Q41이 켜지는것에 대해 p채널 트랜지스터 Q44가 켜지며 노드 n3은 제 24도 (e)에 표시된 것처럼 Q46이 꺼지고 n 채널 트랜지스터 Q45가 켜지며 제 1절환신호 BL11은 제24도(g)에 표시된 것처럼 OV에 이른다.
다른 절환회로는 노드 n2가 OV이기 때문에 n채널 트랜지스터 Q51과 Q55가 꺼직 인버터 425의 출력이 [H]레벨에 이르고 n채널 트랜지스터 Q53이 켜지며 노드 n4는 제 24도(f)에 표시된 것처럼 OV에 이르고, p채널 트랜지스터 Q56이 켜지며, n채널 트랜지스터 Q55가 꺼지기 때문에 제2절환신호 BL12와 같이 전위 Va가 출력된다.
보다 특정적으로는 어드레스 신호 AO가 OV일 때 제 1절환신호 BL11은 전위 Va는 유지하고 제 2절환신호 BL12는 전위 VA에서 OV에 이른다.
어드레스 신호 AO가 전원전위 Vcc일때는 제1절환신호 BL11이 전위 Va에서 OV까지 변화하고 제 2절환신호 BL12는 전위 Va를 유지한다.
제 25도는 절환신호 구동신호 발생회로를 표시된 전기회로도이다.
제 25도에 표시된 절환신호 구동신호 발생회로는 통상동작시의 절환신호구동 신호 Vpp에 대해 테스트 모드시에는 Vcc- Vth의 레벨은 절환신호구동신호 Vpp에 출력되고 제 23도에 표시된 절환회로에 공급한다.
모드 검출회로 430은 열 어드레스 스트로브 신호 /RAS, 행 어드레스 스트로브 신호 /CAS, 쓰기신호 /W, 어드레스 신호 A1에 반응하여 테스트모드를 검출한다.
테스트 모드시에 있는 어드레스 신호 A1은 통상동작시에 있는 [H]레벨보다 높은 소정의 전압에 설정 되어진다.
모드 검출회로 430은 통상 동작 모드를 검출할때에는 OV에 이르고 테스트 모드 절환신호 파이티를 출력하여 유사하게 발진회로 431과 인버터 432에 공급된다.
발진회로 431은 NAND 게이트 433과 인버터 434, 435 및 436을 포함하며, 모드절환신호 파이티가 전원전위 Vcc레벨에 이를 때 발진한다.
발진회로 431의 발진출력은 용량 C34를 통하여 n채널 트랜지스터 Q61의 소오스와 n채널 트랜지스터 Q62의 게이트및 드레인에 공급된다.
n채널 트랜지스터 Q62의 소오스는 n채널 트랜지스터 Q63의 소오스에 접속 되어있고 이 접속점에서 절환신호 구동신호 Vpp가 출력된다.
n채널 트랜지스터 Q63의 게이트에는 인버터 432에 의해 반전되는 모드절환신호 1ψT가 공급된다.
제 26도는 제 25도에 표시된 절환신호 구동신호 발생회로의 동작을 설명하기 위한 타임차트이다.
제 26도(a)에서 표시된 것처럼 열 어드레스 스트로브 신호 /RAS가 떨어질 때 제 26도(b)에서 표시된 것처럼 행 어드레스 스트로브 신호 /CAS가 V1L레벨(통상 0 -0.8 V), 제 26도(c)에서 표시된 것처럼 쓰기신호 /W가 V1L레벨, 26도(d)에서 보인것처럼 어드레스 신호 A1이 통상동작시의 전원전압 Vcc레벨(=5V) 보다 높은 전원전위(예를 들어 8-9V)에 있는 것은 모드검출회로 430이 검출하며 모드절환신호 ψT를 제 26도(e)에 표시된 것처럼 OV에 이른다.
모드 절환신호 파이티가 OV에 이를 때 테스트 모드 432에 의해 절환신호 파이티가 반전되며, n채널 트랜지스터 Q63이 켜지고 절환신호구동신호 Vpp의 레벨이 전위Va(통상 6-8V정도)에서 26도(f)에 보인것처럼 Vcc-Vth(통상 2-3V정도)에 이른다.
상술한 바와 같이 모드 절환신호 ψTOV에 이르면 테스트 모드사이클에서 미소리크가 있는 메모리셀을 검출하기 위한 테스트를 행한다.
이 테스트 모드 사이클에서 빠져나오기 위해서는 열 어드레스 스트로브 신호 / RAS가 떨어지고 행 어드레스 스트로브신호 /CAS가 V1L레벨에 이르면 쓰기신호/W가 V1H레벨(통산2.4-6V정도)에 이르며 어드레스 신호A1이 임의의 레벨에 설정되어 모드검출회로 430은 모드절환신호 ψT를 전원전압 Vcc레벨에 설정한다.
보다 특정적으로는 동작은 노말모드 사이클에 들어간다.
실제적으로 반도체 메모리 보드에 넣어 사용하는 경우는 노말모드 사이클에서 사용한다.
이 노마 모드 사이클에는 모드 절환신호 파이티가 전원전압 Vcc레벨에있으며 n채널 트랜지스터 Q63 이 꺼지고 발진회로 431이 발진되며 이 발진 출력에 반응하여 용량 C34가 충/방전하고 n채널 트랜지스터 Q61에 의해 전위가 증가하고 절환신호 구동신소 Vpp는 처음의 전위 Va에 이른다.
이 발명의 실시예에 따르면 어드레스 신호 A1을 통상동작시의 전원전압보다 높은 전위에 설정함으로서 테스트모드로 이동하고 절환신호 구동신호 Vpp의 레벨은 통산동작시의 전위 Va보다 낮은 Vcc-Vth를 설정하고 이 절환신호 구동신호 Vpp에 근거하여 제 1 및 제2의 비트선 절환신호 BL11, BL12의 전위를 Vcc-Vth에 설정하여 메모리셀 용량 C11, C21에 쓰여진 전위를 감소시키는 것이 가능하며 미소 리크가 있는 메모리셀의 검출을 용이하게 하는 것이 가능하며 테스트 시간을 단축시킬수 있다.
제 27도는 제 21도에 보였던 입력회로의 한 예를 보인 전기회로도이다.
제 27도에서는 입력회로는 구동회로 440과 출력회로 450을 포함하며 구동회로 440은 인버터 441- 445와 NOR 게이트 446, 447을 포함한다.
쓰기신호 /W가 NOR게이트 446, 447의 한쪽 입력단에 입력되고 데이터가 NOR 게이트 447의 다른 입력단에 공급되며 인버터 44에 의해 반전되어 NOR 게이트 446의 다른 입력단에 공급된다.
NOR 게이트 446의 출력은 인버터 442,443을 통해 출력회로 450에 포함되고 n채널 트랜지스터 Q61과 Q64의 게이트에 공급된다.
NOR 게이트 447의 출력은 인버터 444, 445을 통해 n채널 트랜지스터 Q62과 Q63의 게이트에 공급된다.
n채널 트랜지스터 Q61의 드레인에는 전원전압 Vcc가 공급되고 그 소오스는 n채널 트랜지스터 Q62의 드레인에 접속되며, 이 접속점에서 /I/O출력신호가 출력된다.
n채널 트랜지스터 Q63의 드레인에는 전원전압 Vcc가 공급되고 소오스에는 n채널 트랜지스터 Q64의 드레인에 접속되며 그 접속점에서 /I/O출력신호가 출력된다.
제 28도는 제 27도에 표시된 입력회로의 동작을 설명하기 위한 타임차트이다.
제 28도 (a)에 보인 쓰기신호 /W가 떨어질 때 데이터가 제 28도 (b)에 표시된 것처럼 OV에 있고 NOR게이트 446의 출력은 [L]레벨에 이른다.
인버터 442, 443을 통해 [L]레벨신호가 n채널 트랜지스터 Q61과 Q64의 각 드레인에 공급되고, 이 트랜지스터가 꺼진다. 다른 한편으로 NOR 게이트 447의 출력은 [H]레벨에 이르고 이 [H]레벨신호가 인버터 444와 445를 통해 n채널 트랜지스터 Q62가 Q63의 게이트에 공급되며 트랜지스터가 켜진다.
그러므로 I/O출력신호가 제 28도 (c)에 표시된 것처럼 [L]레벨에 이르고 /I/O출력신호는 제 28도 (d)에 표시된 [H]레벨에 이른다.
역으로 쓰기신호 /W가 떨어지고 데이터가 [H]레벨에 이르고 I/O출력신호가 [H]레벨에 이르고 /I/O출력신호가 L에 이른다.
제 29도는 이 발명의 또 다른 실시예를 보인 개략도이다.
이 실시예는 테스트 모드시에 센서 앰프구동신호 S2P의 레벨을 Vcc-Vth에 이르기 위해 적용하는 것이다.
보다 특정적으로는 제 21도에 표시된 센서 앰프 21에 공급된 센서 앰프구동 신호 S2P의 전위는 통상의 read1ng시에는 전술한 제 22도 (i)에 표시된 1/2*Vcc레벨에서 전원전압Vcc에 까지 올라가며 테스트모드시에는 Vcc-Vth레벨에 있다.
제 25도와 유사하게 구성된 모드 검출회로 430에서 출력되는 검출신호 ψ가 인버터 431에 의해 반전되고 p채널 트랜지스터 Q65의 게이트에 공급된다.
p채널 트랜지스터 Q65의 드레인과 p채널 트랜지스터 Q66의 드레인에는 전원 전압 Vcc가 공급되고 p채널트랜지스터 Q65의 소오스는 p채널 트랜지스터 Q66의 소오스와 게이트에 접속되며 p채널 트랜지스터 Q67의 드레인에 접속된다.
p채널 트랜지스터 Q67과 게이트에는 워드선 구동신호의 증가에 대해 응답하여 생성된 제어신호 ψT가 공급된다.
이 실시예에는 모드검출회로 430에 의해 테스트 모드가 검출되고 모드 검출 신호 1ψT가 인버터 431에 의해 반전되어 p채널 트랜지스터 Q65의 게이트에 공급되고 이 p채널 트랜지스터 Q65가 켜지며 p채널 트랜지스터 Q66역시 켜진다.
워드선의 증가에 응답하고 제어신호 파이피가 [L]레벨에 이를 때 p채널 트랜지스터 Q67이 켜지고 Vcc-Vth의 레벨신호가 센서 앰프 구동신호 S2P에 출력된다.
이 실시예에 따르면 테스트 모드시에 센서 앰프 구동신호 S2P의 레벨을 떨어 뜨리기 때문에 메모리셀 용량 C11에 쓰여진 레벨을 낮추는 것이 가능하고 본래 비트선에 읽히는 데이터가 [H]레벨에 있어야 하며 메모리셀 용량 C11에서의 미소리크 때문에 [l]레벨에 이르러 메모리셀을 용이하게 판별할수 있다.
제 30도는 이 발명의 다른 실시예를 표시한 개략도이다.
상기한 제 29도에 표시된 실시예에는 테스트 모드검출시에 센서 앰프구동신호 S2P의 레벨을 Vcc- Vth에 설정하였지만 제 30도에 표시된 실시예에는 센서 앰프 21에 공급된 센서 앰프 구동신호 S2N의 레벨을 통상동작전위에는 OV에 설정하고 테스트 모드 검출시에는 Vth에 설정한다.
그러므로 모드 검출회로 430에 의해 검출된 모드 검출신호 파이티가 n채널 트랜지스터 Q69의 소오스가 접지 되어있다.
n채널 트랜지스터 Q69의 드레인은 n채널 트랜지스터 Q70의 이트와 드레인에 접속되어 있고 n채널 트랜지스터 Q68의 소오스에 접속되어 있고 n채널 트랜지스터 Q68의 게이트에는 워드선의 증가에 응답하여 증가한 제어신호 ψN이 공급된다.
n채널 트랜지스터 Q68의 드레인에서 센서 앰프구동신호 S2N이 출력된다.
이 실시예에는 테스트 모드 검출신호 1T가 [H]레벨에 이르고 n채널 트랜지스터 Q69가 켜지고 n채널 트랜지스터 Q70역시 켜진다.
워드선이 증가하는데 대해 제어신호 ψN에 의해 n채널 트랜지스터 Q68이 켜지고 OV에 대해 n채널 트랜지스터 Q68의 문턱치 전압 Vth보다 높은 전위가 센서 앰프 구동신호 S2N에 출력된다.
그러므로 이 실시에에 따르면 메모리 셀 용량 C11에 쓰여진 하한의 레벨을 증가시키고 이에 의해 상한의 레벨차이를 줄여주어 본래 비트선에 읽어지는 데이터가 [L]에 있어야 하며 [H]레벨에 이르러 메모리셀을 용이하게 판별하는 것이 가능하다.
이 발명이 자세하게 설명을 하였지만 예시와 설명만의 방법과 한계의 방법을 택하지 않음으로써 명백하게 이해가 되며 이 발명의 범위와 영역은 다음의 클레임의 관점에서만이 제한된다.

Claims (25)

  1. 복수의 워드선과 각 워드선과 교차하는 복수의 비트선과, 각각이 상기 복수의 워드선중의 하나와 상기 복수의 비트선중의 하나와 접속된 복수의 메모리셀 트랜지스터를 포함하며, 상기 복수의 메모리셀 트랜지스터 가운데 미리 정해진 문턱치 전압보다 낮은 문턱치 전압의 메모리셀 트랜지스터를 테스트 모드에 대해 판별하기 위한 테스트 회로를 내장한 반도체 기억장치이고, 상기 테스트는 모드를 검출하기 위한 테스트 모드 검출수단(5) ALC 상기 테스트 모드 검출수단에 의해 테스트모드가 검출되어 응답하고, 상기 복수의 메모리셀 트랜지스터주우 미리 정한 행 메모리셀 트랜지스터를 일괄적으로 활성화 하기 위한 활성화 수단(6)을 포함하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 활성화 수단은 한 행 걸러서의 메모리 셀 트랜지스터를 일괄적으로 활서와 하는 수단을 포함하는 반도체 기억장치.
  3. 제1항에 있어서, 상기 활성화수단은 수 행 걸러서의 메모리 셀 트랜지스터를 일괄적으로 활성화 하는 수단을 포함하는 반도체 기억장치.
  4. 제1항에 있어서, 상기 테스트 모드 검출수단(5)은 상기 메모리 셀 트랜지스터의 어드레스를 지정하는 어드레스 신호와 어드레스 스트로브신호에 근거를 둔 상기 테스트 모드르 검출하기 위한 테스트 모드검출 수단(51-57)을 포함하는 반도체 기억장치.
  5. 복수의 워드선과 각 워드선과 교차하는 복수 비트선과 각각이 상기 복수의 워드선중의 하나와 상기 복수 비트선중의 하나와 접속되는 복수의 블록에 분할되는 복수의 메모리셀 트랜지스터와를 포함하며, 상기 복수의 메모리 트랜지스터중에 미리 정해진 문턱치 보다 낮은 문턱치 전압을 가진 메모리셀 트랜지스터를 테스트 모드에서 판별하기 위한 테스트 회로를 내장하는 반도체 기억장치이며, 상기 테스트모드를 검출하기 위한 테스트모드 검출 수단(5) 및 상기 복수의 메모리셀 트랜지스터의 어느것이나 데이터를 쓰는것이나 쓰여진 데이터에 대해 데이터를 읽어내기 위한 쓰기/읽기 모드에서 상기 복수의 블록중에 지정된 블록을 선택하고 상기 테스트 모드 검출수단에 의해 테스트 모드가 검출되어 응답하고, 상기 복수의 블록을 일괄적으로 선택하는 블록 선택 수단(2) 미치 상기 일괄적으로 선택된 복수의 블록의 복수 메모리셀 트랜지스터중의 미리 정한 행의 메모리 셀 트랜지스터를 일괄적으로 활성화하기 위한 활성화 수단(117)을 포함하는 반도에 기억장치.
  6. 제5항에 있어서, 상기 활성화 수단은 한 행 걸러서의 메모리 트랜지스터를 일괄적으로 활성화 하는 수단을 포함하는 반도체 기억장치.
  7. 제5항에 있어서, 상기 활성화 수단은 수 행 걸러서의 메모리 트랜지스터를 일괄적으로 활성화 하는 수단을 포함하는 반도체 기억장치.
  8. 제5항에 있어서, 상기 테스트 모드 검출수단은 상기 메모리 트랜지스터의 어드레스가 지정하는 어드레스 신호와 어드레스 스트로브 신호를 근거로하고 상기 테스트 모드를 검출하기 위한 테스트 모드 검출수단 (51-57)을 포함하는 반도체 기억장치.
  9. 복수의 워드선과 각 워드선과 교차하는 복수 비트선과 각각이 상기 복수의 워드선중의 하나와 상기 복수의 비트선중의 하나와 접속되는 복수의 메모리셀 트랜지스터르 포함하며 상기 복수의 메모리셀 트랜지스터중에 미리 정한 문턱치 보다 낮은 문턱치 전압을 갖는 메모리 셀 트랜지스터를 테스트 모드에 판별하기 위한 테스트 회로를 내장하는 반도체 기억장치이며, 상기 테스트 모드를 검출하기 위한 테스트 모드 검출수단(5) 및 상기 테스트 모드 검출수단에 의해 테스트 모드가 검출되어 응답하고 상기 워드선에 이 전위를 상승시키기 위해서 진폭이 변화하는 미소신호를 공급하기 위한 미소 신호발생수단(7)을 포함하는 반도체 기억장치.
  10. 제9항에 있어서, 상기 워드선을 구동하기 위한 워드선 구동수단(204)을 더욱 포함하고 상기 미소신호 발생수단은 반복적으로 펄스신호를 발행하는 펄스 신호 발생수단(71) 및 상기 펄스 신호 발생수단에 의해 발생되는 펄스신호를 상기 워드선구동수단에 전달하는 콘덴서(730를 포함하는 반도체 기억장치.
  11. 제9항에 있어서, 상기 테스트 모드 검출수단은 상기 메모리셀 트랜지스터의 어드레스를 지정하기 위한 어드레스 신호와 어드레스 스트로브 신호에 근거하며 상기 테스트 모드를 검출하기 위한 테스트 모드검출 수단(5)을 포함하는 반도체 기억장치.
  12. 복수의 워드선과 각 워드선이 교차하는 복수의 비트선과 각각이 상기 복수의 워드선중의 하나와 상기 복수의 비트선중의 하나와 접속되는 복수의 메모리셀 트랜지스터를 포함하며, 상기 복수의 메모리셀 트랜지스터중에 미리 정한 문턱치보다 낮은 문턱치 전압을 가진 메모리셀 트랜지스터를 테스트 모드에서 판별하기 위한 테스트 회로를 내장한 반도체 기억장치이고, 상기 복수의 워드선(WLi)과 평행하게 설치되고, 상기 복수의 비트선과 교차하며 기생용량을 가진 각 비트선과 연결된 테스트용 워드선과 상기 테스트 모드를 검출하기 위한 테스트 모드 검출수단(5) ALC 상기 테스트 모드 검출수단에 의해 테스터 모드가 검출되어 응답하고, 상기 테스트용 워드선에 이 전위를 증가 시키기 위해서 진폭이 변화하는 미소신호를 공급하기 위한 미소신호 발생수단(7)을 포함하는 반도체 기억장치.
  13. 제11항에 있어서, 상기 테스트용 워드선에 교차하는 비트선과 상기 각 메모리셀 트랜지스터에 접속된 복수의 비트선과의 사이에 접속된 절환소자(223, 224)와 상기 복수의 메모리셀 트랜지스터의 어느것에나 데이터를 쓰거나 쓰여진 데이터를 읽어내기 위한 쓰기/읽기 모드에서 비도통 하고 상기 테스트모드에 응답하여 도통하는 스위칭 소자를 포함하는 반도체 기억장치.
  14. 제12항에 있어서, 상기 테스트 모드 검출수단은 상기 메모리셀 트랜지스터의 어드레스를 지정하기 위한 어드레스 신호와 어드레스 스트로브 신호에 근거하며 상기 테스트 모드를 검출하기 위한 수단(51-57)을 포함하는 반도체 기억장치.
  15. 복수의 워드선과 각 워드선의 교차하는 복수의 비트선과 각각이 상기 복수의 워드선중의 하나와 상기 복수의 비트선중의 하나와 접속되는 복수의 메모리셀 트랜지스터와 상기 복수의 비트선에 접속되는 복수의 센서 앰프를 포함하며, 상기 복수의 메모리셀 트랜지스터중에 미리 정한 문턱치보다 낮은 문턱치 전압을 가진 메모리셀 트랜지스터를 테스트 모드에서 판별하기 위한 테스트 회로를 내장한 반도체 기억장치이고, 상기 테스트 모드를 검출하기 위한 테스트모드 검출 수단(5) 및 상기 테스트 모드 검출 수단에 의해 테스트 모드가 검출되어 응답하고, 상기 센서 앰프에 부전위의 구동신호를 공급하고 상기 낮은 문턱치 전압을 가지는 메모리 셀 트랜지스터를 도통 시키기 위한 부전위 신호 발생 수단(75)을 포함하는 반도체 기억장치.
  16. 제15항에 있어서, 상기 테스트 모드 검출수단은 상기 메모리셀 트랜지스터의 어드레스를 지정하는 어드레스 신호와 어드레스스트로브 심호에 근거하며 상기 테스트 모드를 검출하기 위한 테스트모드 검출수단(51-57)을 포함하는 반도체 기억장치.
  17. 복수의 행 워드선과 복수의 열 비트선쌍과 각각이 상기 복수 행 워드선중의 하나와 상기 복수열 비트선 쌍중 하나의 비트선에 접속되는 복수의 메모리셀 트랜지스터와 상기 각 메모리셀 트랜지스터에 접속되는 메모리셀 용량을 포함한 메모리셀 어레이를 가지며 상기 복수의 메모리셀 트랜지스터 가운데 미리 정한 문턱치보다 낮은 문턱치 전압의 메모리셀 트랜지스터를 테스트 모드에서 판별하기 위한 테스트 모드 회로를 가지는 반도체 기억장치이며, 상기 테스트 모드를 검출하기 위한 테스트 모드 검출 수단(430) 및 상기 테스트 모드 검출 수단에서의 테스트 모드가 검출신호에 응답하고, 상기 메모리 셀 용량에 쓰여지더라도 전위 레벨을 통상 동작시보다 낮은 전위레벨을 제어하기 위한 제어 수단(Q41-Q56)을 포함하는 반도체 기억장치.
  18. 제17항에 있어서, 상기 각 메모리 셀 용량에서 대응하는 메모리셀 트랜지스터를 통하여 상기 각 비트선쌍에 READ되는 전위차를 증폭하기 위한 복수의 센서 앰프(Q23-Q26)와 상기 복수의 센서 앰프와 상기 복수의 비트선쌍과의 사이에 접속되는 게이트 트랜지스터(Q21, Q22, Q32, Q33)를 포함하며 상기 제어수단은 상기 테스트 모드 검출수단에서 테스트 모드가 검출신호에 응답하고 상기 각 게이트 트랜지스터의 게이트 전위를 통상 동작시보다 낮게 하고 상기 메모리셀 용량에 쓰여지더라도 전위를 낮게 하기 위한 전위 설정 수단을 더욱 포함하는 반도체 기억장치.
  19. 제18항에 있어서, 상기 메모리 셀 어레이는 상기 센서 앰프의 양측에 배치한 2조의 메모리셀 어레이를 포함하고 상기 게이트 트랜지스터는 상기 센서 앰프와 한쪽의 메모리셀 어레이의 복수 비트선쌍과의 사이에 접속되는 제1의 게이트 트랜지스터(Q21, Q22)와 상기 센서 앰프의 다른쪽의 메모리셀 어레이의 복수 비트선쌍과의 사이에 접속되는 제2의 게이트 트랜지스터(Q32, Q33)를 포함하며 상기 제어수단은 상기 제1혹은 제2 게이트 트랜지스터를 절환하기 위한 절환신호를 발생하는 절환 신호 발생수단(Q41-Q56)을 포함하고, 상기 전위 설정 수단은 상기 테스트 모드가 검출신호에 응답하고, 상기 절환신호 발생 수단에서 발생되는 제 1 혹은 제2 절환 신호의 전위를 통상 동작시보다 낮게 하는 수단(431, 432, Q61-Q63)을 포함하는 반도체 기억장치.
  20. 제18항에 있어서, 상기 전위 설정수단은 상기 모드 검출신호에 응답하여 전원전압에서 이 문턱치 전압 만큼 낮은 전위를 출력하기 위한 제어 트랜지스터(Q63)를 포함하는 반도체 기억장치
  21. 제18항에 있어서, 구동신호에 응답하여 상기 각 메모리셀 용량에서 대응하는 메모리셀 트랜지스터를 통하여 상기 각 비트선쌍에 읽히는 전위차를 증폭하기 위한 복수의 센서 앰프(Q23-Q24)을 더욱 포함하고 상기 제어수단은 상기 테스트 모드가 검출신호에 응답하고, 상기 구동신호의 레벨을 통상 동작시에 비해 가변시키고 상기 비트선쌍 사이의 전위를 낮게 하기 위해 메모리셀 용량이 쓰여진 전위 레벨을 낮추는 전위 설정수단(Q65-Q70)을 포함하는 반도체 기억장치.
  22. 제21항에 있어서, 상기 복수의 센서 앰프는 제 1구동신호에 응답하여 상기 각 비트선쌍에 읽게되는 고 전위측의 비트선 전위를 증가시키는 고전위측 센서 앰프(Q25, Q26)를 포함하며 상기 전위 설정수단은 상기 테스트 모드 검출신호에 응답하여 상기 제 1의 구동신호의 레벨을 통상 동작시보다 낮추고 이에 따라 상기 고전위측의 비트선 전위를 낮추고 상기 메모리셀 용량에 쓰여진 전위 레벨을 낮추기 위해 제 1의 전위 설정수단(Q65-Q67)을 포함하는 반도체 기억장치.
  23. 제21항에 있어서, 상기 제1의 전위 설정수단은 상기 테스트 모드 검출신호에 응답하여 전원전압에서 이 문턱치 전압만큼 낮은 전압을 출력하기 위한 젱 트랜지스터(Q65, Q66)를 포함하는 반도체 기억장치.
  24. 제21항에 있어서, 상기 복수의 센서 앰프는 제2구동신호에 응답하여 상기 각 비트선쌍에 읽혀지는 저 전위측의 비트선 전위를 높게 하기 위한 저전위측 센서 앰프(Q23, Q24)를 포함하며 상기 전위 설정수단은 상기 테스트 모드 검출신호에 응답하여 상기 제2의 구동신호의 레벨을 통상 동작시보다 높게하고 이에 따라 상기 저전위측의 비트선 전위를 높이고 상기 메모리셀 용량에 쓰여진 전위 레벨을 높게하기 위한 제2의 전위 설정수단(Q69, Q70)을 포함하는 반도체 기억장치.
  25. 제24항에 있어서, 상기 제 2의 전위 설정수단은 상기 테스트 모드 검출신호에 응답하여 접지 전위에서 문턱치 전압 만큼 높은 전압을 출력하기 위한 제어 트랜지스터(Q69-Q70)를 포함하는 반도체 기억장치.
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