KR100950485B1

KR100950485B1 - 리프레시 특성 테스트 회로

Info

Publication number: KR100950485B1
Application number: KR1020080061911A
Authority: KR
Inventors: 홍덕화
Original assignee: 주식회사 하이닉스반도체
Priority date: 2008-06-27
Filing date: 2008-06-27
Publication date: 2010-03-31
Also published as: KR20100001834A

Abstract

본 발명은 선택신호 및 테스트모드 인에이블신호를 입력받아 제1 및 제2 테스트신호를 생성하는 테스트신호 생성부; 상기 제1 테스트신호 및 적어도 하나의 제1 어드레스신호를 입력받아 다수의 블럭신호들을 생성하는 블럭신호 생성부; 상기 제2 테스트신호 및 적어도 하나의 제2 어드레스신호를 입력받아 다수의 메인워드라인신호들을 생성하는 메인워드라인신호 생성부; 및 상기 테스트모드 인에이블신호, 상기 제2 테스트신호 및 다수의 제3 어드레스신호를 입력받아 다수의 서브워드라인신호들을 생성하는 서브워드라인신호 생성부를 포함하는 리프레시 특성 테스트 회로를 제공한다.

인접/패싱게이트(Neighbor/Passing Gate) 효과, 리프레시 특성 테스트

Description

리프레시 특성 테스트 회로{Refresh Characteristic Test Circuit}

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 리프레시 페일을 테스트할 수 있는 리프레시 특성 테스트 회로에 관한 것이다.

최근 집적회로 반도체소자의 집적도가 증가하고 디자인 룰(design rule)이 급격하게 감소함에 따라 트랜지스터의 안정적인 동작을 확보하는데 어려움이 증대되고 있다. 예컨대 게이트의 폭이 감소되어 트랜지스터의 단채널화가 급격하게 진행되고 있으며, 이에 따라 단채널효과(short channel effect)가 빈번하게 발생하고 있다. 상기 단채널효과로 인하여, 트랜지스터의 소스와 드레인 사이의 펀치스루(punch-through)가 심각하게 발생되고 있으며, 이러한 펀치스루는 소자의 오동작의 주요원인으로 인식되고 있다. 따라서 최근 단채널효과의 극복을 위해서 디자인 룰의 증가 없이 채널의 길이를 보다 더 확보하는 방법들이 다양하게 연구되고 있다. 특히 제한된 게이트선폭에 대해 채널의 길이를 보다 확장시켜 주는 구조로서 게이트 아래의 반도체기판을 리세스하여 채널의 길이를 보다 연장시키는 리세스게 이트 구조의 반도체소자가 각광받고 있다.

채널 길이(Channel Length)가 증가하면 문턴전압(Threshold Voltage) 생성을 위한 이온주입량을 줄일 수 있으므로 리세스게이트 구조의 반도체소자는 평면게이트 구조의 반도체소자에 비해 리프레시 시간을 증가시킬 수 있는 장점이 있다. 여기서, 리프레시 시간은 스토리지 노드의 공핍(Depletion) 영역 내에 존재하는 트랩(Trap)에 의해서 발생하는 생성/재결합 전류(Generation/Recombination Current), 즉 누설전류(Leakage Current) 때문에 스토리지 노드의 캐패시터에 저장된 전하가 소실되어, 센스앰프가 상기 캐패시터에 저장된 정보를 제대로 감지하지 못할 때까지 걸리는 시간이라고 말할 수 있다.

도 1은 리세스게이트 구조를 갖는 반도체소자의 셀어래이를 도시한 도면이다.

도시된 바와 같이, 리세스게이트 구조의 반도체소자는 셀어래이를 구하는 데필연적으로 생성되는 인접게이트(Neighbor Gate, N8-N10)와 패싱게이트(N3, N4, N11, N12)를 포함한다. 여기서, 인접게이트(Neighbor Gate, N8-N10)는 제2 워드라인(WL2)이 선택되어 전압이 인가되는 경우 선택게이트(Selected Gate, N5-N7)와 동일 영역에 형성되는 게이트이고, 패싱게이트(Passing Gate, N3, N4, N11, N12)는 선택게이트(Selected Gate, N5-N7)와 다른 영역에 형성된 게이트이다. 제1 워드라인(WL1), 제3 워드라인(WL3) 및 제4 워드라인(WL4)에 직접적으로 전압이 인가되지 않아도 제2 워드라인(WL2)에 인가된 전압에 의해 턴오프 상태의 인접게이트(Neighbor Gate, N8-N10)와 패싱게이트(Passing Gate, N3, N4, N11, N12)는 서브 쓰래쓰홀드(sub-threshold) 상태로 변화되어 누설전류를 증가시킨다. 이와 같이 턴오프 상태의 인접게이트(Neighbor Gate, N8-N10)와 패싱게이트(Passing Gate, N3, N4, N11, N12)를 통해 누설전류가 증가하는 것을 인접/패싱게이트(Neighbor/Passing Gate) 효과라고 한다.

인접/패싱게이트 효과가 발생하면 트랩(Trap)에서 발생되는 누설전류의 양이 트랩어시스티드 터널링(Trap-Assisted Tunneling) 효과에 의해 급격히 증가하게 된다. 누설전류 양이 증가되면 리프레시 시간이 감소되므로 리프레시 페일이 발생될 수 있다.

본 발명은 리세스게이트 구조의 반도체소자에 있어서, 인접/패싱게이트 효과에 의해 리프레시 페일이 발생되는지 여부를 스크린할 수 있도록 하는 리프레시 특성 테스트 회로를 제공한다.

이를 위해 본 발명은 선택신호 및 테스트모드 인에이블신호를 입력받아 제1 및 제2 테스트신호를 생성하는 테스트신호 생성부; 상기 제1 테스트신호 및 적어도 하나의 제1 어드레스신호를 입력받아 다수의 블럭신호들을 생성하는 블럭신호 생성부; 상기 제2 테스트신호 및 적어도 하나의 제2 어드레스신호를 입력받아 다수의 메인워드라인신호들을 생성하는 메인워드라인신호 생성부; 및 상기 테스트모드 인에이블신호, 상기 제2 테스트신호 및 다수의 제3 어드레스신호를 입력받아 다수의 서브워드라인신호들을 생성하는 서브워드라인신호 생성부를 포함하는 리프레시 특성 테스트 회로를 제공한다.

본 발명에서, 상기 제1 및 제2 테스트신호는 상기 테스트모드 인에이블신호가 인에이블된 상태에서 상기 선택신호에 응답하여 선택적으로 인에이블되는 것이 바람직하다.

본 발명에서, 상기 테스트신호 생성부는 상기 테스트모드 인에이블신호와 뱅크액티브신호를 입력받아 논리연산을 수행하는 논리부; 상기 논리부의 출력신호를 버퍼링하여 제1 및 제2 제어신호를 출력하는 버퍼부; 상기 제1 제어신호 및 상기 논리부의 출력신호를 입력받아 논리연산을 수행하는 논리소자; 상기 선택신호에 응답하여 상기 제2 제어신호 또는 상기 논리소자의 출력신호를 선택적으로 전달하는 전달부를 포함한다.

본 발명에서, 상기 버퍼부는 상기 논리부의 출력신호를 반전시켜 상기 제1 제어신호를 생성하는 제1 인버터; 및 상기 제1 인버터의 출력신호를 반전시켜 상기 제2 제어신호를 생성하는 제2 인버터를 포함한다.

본 발명에서, 상기 전달부는 상기 선택신호에 응답하여 상기 제2 제어신호를 전달하는 제1 전달소자; 및 상기 선택신호에 응답하여 상기 논리소자의 출력신호를 전달하는 제2 전달소자를 포함한다.

본 발명에서, 상기 블럭신호 생성부는 상기 제1 테스트신호가 인에이블되는 경우 상기 다수의 블럭신호들을 모두 인에이블시키는 것이 바람직하다.

본 발명에서, 상기 블럭신호 생성부는 상기 제1 테스트 신호에 응답하여 상기 제1 어드레스 신호를 입력받아 블럭어드레스신호를 생성하는 어드레스입력부; 및 상기 블럭어드레스신호를 디코딩하여 상기 다수의 블럭신호들을 생성하는 디코더를 포함한다.

본 발명에서, 상기 어드레스 입력부는 입력인에이블 신호에 응답하여 상기 제1 어드레스 신호를 버퍼링하여 전달하는 버퍼; 상기 입력인에이블 신호에 응답하여 상기 버퍼의 출력신호를 래치하는 래치; 상기 입력인에이블 신호의 반전신호 및 상기 래치의 출력신호를 입력받아 논리연산을 수행하는 제1 논리소자; 및 상기 제1 논리소자의 출력신호 및 상기 제1 테스트신호의 반전신호를 입력받아 논리연산을 수행하는 제2 논리소자를 포함한다.

본 발명에서, 상기 메인워드라인신호 생성부는 상기 제2 테스트신호가 인에 이블되는 경우 상기 다수의 메인워드라인신호들을 모두 인에이블 시키는 것이 바람직하다.

본 발명에서, 상기 메인워드라인신호 생성부는 상기 제2 테스트 신호에 응답하여 상기 제2 어드레스 신호를 입력받아 메인워드라인어드레스신호를 생성하는 어드레스입력부; 및 상기 메인워드라인어드레스신호를 디코딩하여 상기 다수의 메인워드라인신호들을 생성하는 디코더를 포함한다.

본 발명에서, 상기 어드레스입력부는 입력인에이블 신호에 응답하여 상기 제2 어드레스 신호를 버퍼링하여 전달하는 버퍼; 상기 입력인에이블 신호에 응답하여 상기 버퍼의 출력신호를 래치하는 래치; 상기 입력인에이블 신호의 반전신호 및 상기 래치의 출력신호를 입력받아 논리연산을 수행하는 제1 논리소자; 및 상기 제1 논리소자의 출력신호 및 상기 제2 테스트 신호의 반전신호를 입력받아 논리연산을 수행하는 제2 논리소자를 포함한다.

본 발명에서, 상기 어드레스입력부는 입력인에이블 신호에 응답하여 상기 제2 어드레스 신호를 버퍼링하여 전달하는 버퍼; 상기 입력인에이블 신호에 응답하여 상기 버퍼의 출력신호를 래치하는 래치; 상기 입력인에이블 신호의 반전신호 및 상기 래치의 출력신호를 입력받아 논리연산을 수행하는 제1 논리소자; 상기 제2 테스트신호 및 리던던시 신호의 반전신호를 입력받아 논리연산을 수행하는 제2 논리소자; 및 상기 제1 논리소자 및 상기 제2 논리소자의 출력신호를 입력받아 논리연산을 수행하는 제3 논리소자를 포함한다.

본 발명에서, 상기 서브워드라인신호 생성부는 상기 테스트모드 인에이블신호 및 상기 제2 테스트신호가 인에이블되는 경우 상기 제3 어드레스신호에 따라 상기 다수의 서브워드라인신호들을 적어도 두개의 그룹으로 분류하고, 상기 그룹 내의 서브워드라인들을 순차적으로 인에이블시키는 것이 바람직하다.

본 발명에서, 상기 서브워드라인신호 생성부는 상기 제2 테스트 신호에 응답하여 상기 제3 어드레스 신호 중 일부 어드레스를 입력받아 제1 서브워드라인어드레스를 생성하는 제1 어드레스입력부; 상기 테스트모드 인에이블신호에 응답하여 상기 제3 어드레스 신호 중 나머지 어드레스를 입력받아 제2 서브워드라인어드레스를 생성하는 제2 어드레스입력부; 및 상기 제1 및 제2 서브워드라인어드레스를 디코딩하여 상기 다수의 서브워드라인신호를 생성하는 디코더를 포함한다.

본 발명에서, 상기 제1 어드레스입력부는 입력인에이블 신호에 응답하여 상기 제3 어드레스 신호 중 일부 어드레스를 버퍼링하여 전달하는 버퍼; 상기 입력인에이블 신호에 응답하여 상기 버퍼의 출력신호를 래치하는 래치; 상기 입력인에이블 신호의 반전신호 및 상기 래치의 출력신호를 입력받아 논리연산을 수행하는 제1 논리소자; 및 상기 제1 논리소자의 출력신호 및 상기 제2 테스트 신호의 반전신호를 입력받아 논리연산을 수행하는 제2 논리소자를 포함한다.

본 발명에서, 상기 제2 어드레스입력부는 입력인에이블 신호에 응답하여 상기 제3 어드레스 신호 중 나머지 어드레스를 버퍼링하여 전달하는 버퍼; 상기 입력인에이블 신호에 응답하여 상기 버퍼의 출력신호를 래치하는 래치; 상기 입력인에이블 신호의 반전신호 및 상기 래치의 출력신호를 입력받아 논리연산을 수행하는 제1 논리소자; 상기 테스트모드 인에이블신호에 응답하여 상기 테스트모드 인에이 블신호를 버퍼링하는 버퍼부; 및 상기 제1 논리소자의 출력신호 및 상기 버퍼부의 출력신호를 입력받아 논리연산을 수행하는 제2 논리소자를 포함한다.

본 발명에서, 상기 디코더는 상기 제1 서브워드라인어드레스가 인에이블되는 경우 상기 다수의 서브워드라인신호들을 적어도 두개의 그룹으로 분류하고, 상기 그룹 내의 서브워드라인들을 상기 제2 서브워드라인어드레스에 응답하여 순차적으로 인에이블시키는 것이 바람직하다.

또한, 본 발명은 테스트모드 인에이블신호가 인에이블된 상태에서 선택신호에 응답하여 선택적으로 인에이블되는 제1 및 제2 테스트신호를 생성하는 테스트신호 생성부; 상기 제1 테스트신호 및 적어도 하나의 제1 어드레스신호를 입력받아 다수의 블럭신호들을 생성하되, 상기 다수의 블럭신호들은 상기 제1 테스트신호가 인에이블되는 경우 모두 인에이블되는 블럭신호 생성부; 상기 제2 테스트신호 및 적어도 하나의 제2 어드레스신호를 입력받아 다수의 메인워드라인신호들을 생성하되, 상기 다수의 메인워드라인신호들은 상기 제2 테스트신호가 인에이블되는 경우 모두 인에이블되는 메인워드라인신호 생성부; 및 상기 테스트모드 인에이블신호, 상기 제2 테스트신호 및 다수의 제3 어드레스신호를 입력받아 다수의 서브워드라인신호들을 생성하되, 상기 테스트모드 인에이블신호 및 상기 제2 테스트신호가 인에이블되는 경우 상기 제3 어드레스신호에 따라 상기 다수의 서브워드라인신호들을 적어도 두개의 그룹으로 분류하고, 그룹 내의 서브워드라인들을 순차적으로 인에이블시키는 서브워드라인신호 생성부를 포함하는 리프레시 특성 테스트 회로를 제공한다.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.

본 실시예의 반도체 메모리 소자는 32개의 셀블럭(Cell block, MAT으로 지칭하기도 함)으로 구성되어 있고, 각각의 셀블럭은 32개의 메인워드라인(Main Word Line, MWL)을 포함하며 각각의 메인워드라인은 8개의 서브워드라인(Sub Word Line, SWL)을 포함한다.

도 2는 본 발명에 의한 일 실시예에 따른 리프레시 특성 테스트 회로의 구성을 도시한 도면이다.

도 2에 도시된 바와 같이, 본 실시예에 따른 리프레시 특성 테스트 회로는 테스트신호 생성부(1), 블럭신호 생성부(2), 메인워드라인신호 생성부(3) 및 서브워드라인신호 생성부(4)로 구성된다.

테스트신호 생성부(1)는 선택신호(MATSEL) 및 테스트모드 인에이블신호(TMEN)를 입력받아 제1 테스트신호(TM1) 및 제2 테스트신호(TM2)를 생성한다. 도 3을 참고하여 좀 더 구체적으로 살펴보면, 테스트신호 생성부(1)는 테스트모드 인에이블신호(TMEN)와 뱅크액티브신호(BACTB)의 반전신호를 입력받아 논리곱 연산을 수행하는 논리부(10)와, 논리부(10)의 출력신호(S1)를 버퍼링하여 제1 제어신호(S1B) 및 제2 제어신호(S2)를 출력하는 버퍼부(11)와, 제1 제어신호(S1B) 및 논 리부(10)의 출력신호를 입력받아 부정 논리합 연산을 수행하는 노어게이트(NR10)와, 선택신호(MATSEL)에 응답하여 제2 제어신호(S2) 또는 노어게이트(NR10)의 출력신호를 선택적으로 전달하는 전달부(12)와, 전달부(12)의 출력신호를 버퍼링하여 제1 테스트신호(TM1)를 출력하는 버퍼(13) 및 제2 제어신호(S2)를 버퍼링하여 제2 테스트신호(TM2)를 출력하는 버퍼(14)로 구성된다.

버퍼부(11)는 논리부(10)의 출력신호(S1)를 반전시켜 제1 제어신호(S1B)를 생성하는 인버터(IV12) 및 인버터(IV12)의 출력신호를 반전시켜 제2 제어신호(S2)를 생성하는 인버터(IV13)로 구성된다.

전달부(12)는 선택신호(MATSEL)에 응답하여 제2 제어신호(S2)를 전달하는 전달게이트(T10)와, 선택신호(MATSEL)에 응답하여 노어게이트(NR10)의 출력신호를 전달하는 전달게이트(T11)로 구성된다.

블럭신호 생성부(2)는 도 4에 도시된 바와 같이, 제1 테스트 신호(TM1)에 응답하여 어드레스 신호(ADD<1:5>)를 입력받아 블럭어드레스신호(XADD<1:5>)를 생성하는 제1 어드레스입력부(20)와, 블럭어드레스신호(XADD<1:5>)를 디코딩하여 다수의 블럭신호들(MAT<1:32>)을 생성하는 제1 디코더(22)로 구성된다.

제1 어드레스입력부(20)는 도 5에 도시된 바와 같이, 입력인에이블 신호(XAEB)에 응답하여 어드레스 신호(ADD<1:5>)를 반전시켜 전달하는 인버터(IV21)와, 입력인에이블 신호(XAEB)에 응답하여 인버터(IV21)의 출력신호를 래치하는 래치(200)와, 입력인에이블 신호(XAEB)의 반전신호 및 래치(200)의 출력신호를 입력받아 부정 논리곱 연산을 수행하는 낸드게이트(ND20)와, 낸드게이트(ND20)의 출력 신호 및 제1 테스트 신호(TM1)의 반전신호를 입력받아 부정 논리곱 연산을 수행하여 블럭어드레스신호(XADD<1:5>)를 출력하는 낸드게이트(ND21)로 구성된다. 제1 어드레스입력부(20)는 하이레벨의 제1 테스트 신호(TM1)가 입력되면 모두 하이레벨로 인에이블된 블럭어드레스신호(XADD<1:5>)를 생성한다.

제1 디코더(22)는 일반적인 디코더 회로로 구현되어 블럭어드레스신호(XADD<1:5>)를 디코딩하여 선택적으로 인에이블되는 블럭신호(MAT<1:32>)를 생성한다. 제1 디코더(22)는 모두 하이레벨로 인에이블된 블럭어드레스신호(XADD<1:5>)가 입력되는 경우 모두 하이레벨로 인에이블된 블럭신호(MAT<1:32>)를 생성한다.

메인워드라인신호 생성부(3)는 도 6에 도시된 바와 같이, 제2 테스트 신호(TM2)에 응답하여 어드레스 신호(ADD<6:9>)를 입력받아 메인워드라인어드레스신호(XADD<6:9>)를 생성하는 제2 어드레스입력부(30)와, 제2 테스트 신호(TM2)에 응답하여 어드레스 신호(ADD<10>)를 입력받아 메인워드라인어드레스신호(XADD<10>)를 생성하는 제3 어드레스입력부(32)와, 메인워드라인어드레스신호(XADD<6:10>)를 디코딩하여 다수의 메인워드라인신호들(MWL<1:32>)을 생성하는 제2 디코더(34)로 구성된다.

제2 어드레스입력부(30)는 도 7에 도시된 바와 같이, 입력인에이블 신호(XAEB)에 응답하여 어드레스 신호(ADD<6:9>)를 반전시켜 전달하는 인버터(IV31)와, 입력인에이블 신호(XAEB)에 응답하여 인버터(IV31)의 출력신호를 래치하는 래치(300)와, 입력인에이블 신호(XAEB)의 반전신호 및 래치(300)의 출력신호를 입력받아 부정 논리곱 연산을 수행하는 낸드게이트(ND30)와, 낸드게이트(ND30)의 출력 신호 및 제2 테스트 신호(TM2)의 반전신호를 입력받아 부정 논리곱 연산을 수행하여 메인워드라인어드레스신호(XADD<6:9>)를 출력하는 낸드게이트(ND31)로 구성된다. 제2 어드레스입력부(30)는 하이레벨의 제2 테스트 신호(TM2)가 입력되면 모두 하이레벨로 인에이블된 메인워드라인어드레스신호(XADD<6:9>)를 생성한다.

제3 어드레스입력부(32)는 도 8에 도시된 바와 같이, 입력인에이블 신호(XAEB)에 응답하여 어드레스 신호(ADD<10>)를 반전시켜 전달하는 인버터(IV36)와, 입력인에이블 신호(XAEB)에 응답하여 인버터(IV36)의 출력신호를 래치하는 래치(320)와, 입력인에이블 신호(XAEB)의 반전신호 및 래치(320)의 출력신호를 입력받아 부정 논리곱 연산을 수행하는 낸드게이트(ND32)와, 제2 테스트 신호(TM2)와 불량 셀을 리던던시 셀로 교체한 경우 인에이블되는 리던던시 신호(RED)의 반전신호를 입력받아 부정 논리곱 연산을 수행하는 낸드게이트(ND33)와, 낸드게이트(ND32)와 낸드게이트(ND33)의 출력신호를 입력받아 부정논리곱 연산을 수행하여 메인워드라인어드레스신호(XADD<10>)를 출력하는 낸드게이트(ND34)로 구성된다. 제3 어드레스입력부(32)는 불량셀을 리던던시 셀로 교체하지 않아 리던던시 신호(RED)가 로우레벨인 상태에서 하이레벨의 제2 테스트 신호(TM2)가 입력되면 하이레벨로 인에이블된 메인워드라인어드레스신호(XADD<10>)를 생성한다. 이때, 불량셀을 리던던시 셀로 교체하여 리던던시 신호(RED)가 하이레벨로 천이하면 어드레스 신호(ADD<10>)가 메인워드라인어드레스신호(XADD<10>)에 전달된다.

제2 디코더(34)는 일반적인 디코더 회로로 구현되어 메인워드라인어드레스신호(XADD<6:10>)를 디코딩하여 선택적으로 인에이블되는 메인워드라인신호 들(MWL<1:32>)을 생성한다. 제2 디코더(34)는 모두 하이레벨로 인에이블된 메인워드라인어드레스신호(XADD<6:10>)가 입력되는 경우 모두 하이레벨로 인에이블된 메인워드라인신호들(MWL<1:32>)를 생성한다. 한편, 불량셀을 리던던시 셀로 교체한 경우 어드레스 신호(ADD<10>)가 로우레벨로 입력되는 경우 메인워드라인신호들(MWL<1:32>) 중 일부 신호가 로우레벨이 된다.

서브워드라인신호 생성부(4)는 도 9에 도시된 바와 같이, 제2 테스트 신호(TM2)에 응답하여 어드레스 신호(ADD<11>)를 입력받아 서브워드라인어드레스신호(XADD<11>)를 생성하는 제4 어드레스입력부(40)와, 테스트모드 인에이블 신호(TMEN)에 응답하여 어드레스 신호(ADD<12:13>)를 입력받아 서브워드라인어드레스신호(XADD<12:13>)를 생성하는 제5 어드레스입력부(42)와, 서브워드라인어드레스신호(XADD<11:13>)를 디코딩하여 다수의 서브워드라인신호들(SWL<1:8>)을 생성하는 제3 디코더(44)로 구성된다. 서브워드라인신호들(SWL<1:8>)은 서브워드라인신호들(SWL<1:4>)로 구성된 제1 그룹과 서브워드라인신호들(SWL<5:8>)로 구성된 제2 그룹으로 분류된다.

제4 어드레스입력부(40)는 도 10에 도시된 바와 같이, 입력인에이블 신호(XAEB)에 응답하여 어드레스 신호(ADD<11>)를 반전시켜 전달하는 인버터(IV41)와, 입력인에이블 신호(XAEB)에 응답하여 인버터(IV41)의 출력신호를 래치하는 래치(400)와, 입력인에이블 신호(XAEB)의 반전신호 및 래치(400)의 출력신호를 입력받아 부정 논리곱 연산을 수행하는 낸드게이트(ND40)와, 낸드게이트(ND40)의 출력신호 및 제2 테스트 신호(TM2)의 반전신호를 입력받아 부정 논리곱 연산을 수행하 여 서브워드라인어드레스신호(XADD<11>)를 출력하는 낸드게이트(ND41)로 구성된다. 제2 어드레스입력부(30)는 하이레벨의 제2 테스트 신호(TM2)가 입력되면 하이레벨로 인에이블된 서브워드라인어드레스신호(XADD<11>)를 생성한다.

제5 어드레스입력부(42)는 도 11에 도시된 바와 같이, 입력인에이블 신호(XAEB)에 응답하여 어드레스 신호(ADD<12:13>)를 반전시켜 전달하는 인버터(IV46)와, 입력인에이블 신호(XAEB)에 응답하여 인버터(IV46)의 출력신호를 래치하는 래치(420)와, 입력인에이블 신호(XAEB)의 반전신호 및 래치(420)의 출력신호를 입력받아 부정 논리곱 연산을 수행하는 낸드게이트(ND42)와, 테스트모드 인에이블 신호(TMEN)에 응답하여 테스트모드 인에이블 신호(TMEN)를 버퍼링하는 버퍼부(422)와, 낸드게이트(ND42) 및 버퍼부(22)의 출력신호를 입력받아 부정논리곱 연산을 수행하여 서브워드라인어드레스신호(XADD<12:13>)를 출력하는 낸드게이트(ND43)로 구성된다. 제5 어드레스입력부(42)는 하이레벨의 테스트모드 인에이블 신호(TMEN)가 입력되면 서브워드라인어드레스신호(XADD<11:13>)를 디코딩하여 제1 그룹의 서브워드라인신호들(SWL<1:4>)과 제2 그룹의 서브워드라인신호들(SWL<5:8>)을 선택적으로 인에이블시킨다.

제2 디코더(34)는 일반적인 디코더 회로로 구현되어 서브워드라인어드레스신호(XADD<11:13>)를 디코딩하여 선택적으로 인에이블되는 서브워드라인신호들(SWL<1:8>)을 생성한다. 예를 들어, 서브워드라인어드레스신호(XADD<11>)가 하이레벨인 상태에서 서브워드라인어드레스신호(XADD<12:13>)가 각각 '로우레벨, 로우레벨'인 경우 제1 그룹의 서브워드라인신호(SWL<1>)와 제2 그룹의 서브워드라인신 호(SWL<5>)가 하이레벨로 인에이블되고, 서브워드라인어드레스신호(XADD<11>)가 하이레벨인 상태에서 서브워드라인어드레스신호(XADD<12:13>)가 각각 '로우레벨, 하이레벨'인 경우 제1 그룹의 서브워드라인신호(SWL<2>)와 제2 그룹의 서브워드라인신호(SWL<6>)가 하이레벨로 인에이블되도록 설정할 수 있다.

이와 같이 구성된 리프레시 특성 테스트 회로의 동작을 살펴보되, 선택신호(MATSEL)가 하이레벨로 인가되는 경우와 로우레벨로 인가되는 경우로 나누어 설명한다.

선택신호(MATSEL)가 하이레벨로 인가되는 경우 리프레시 특성 테스트 회로의 동작은 다음과 같다.

우선, 테스트신호 생성부(1)는 선택신호(MATSEL) 및 테스트모드 인에이블신호(TMEN)를 입력받아 제1 테스트신호(TM1) 및 제2 테스트신호(TM2)를 생성한다. 리프레시 특성 테스트를 위해 테스트모드 인에이블 신호(TMEN)를 하이레벨로 인가하고 뱅크액티브 신호(BACTB)가 로우레벨로 천이하면 논리부(10)의 출력신호는 하이레벨이 되고, 버퍼부(11)에서 출력되는 제1 제어신호(S1B)는 로우레벨이 되며, 제2 제어신호(S2)는 하이레벨이 된다. 이때, 하이레벨의 선택신호(MATSEL)에 의해 전달게이트(T11)가 턴온되므로 제1 테스트신호(TM1)는 로우레벨이 되고, 제2 테스트신호(TM2)는 하이레벨이 된다.

다음으로, 블럭신호 생성부(2)는 제1 테스트 신호(TM1)에 응답하여 어드레스 신호(ADD<1:5>)를 입력받아 블럭어드레스신호(XADD<1:5>)를 생성한다. 제1 테스트 신호(TM1)가 로우레벨이므로, 제1 어드레스입력부(20)는 어드레스 신호(ADD<1:5>)를 블럭어드레스신호(XADD<1:5>)로 전달하고, 제1 디코더(22)는 어드레스 신호(ADD<1:5>)에 응답하여 선택적으로 하이레벨로 인에이블되는 블럭신호(MAT<1:32>)를 생성한다. 이때, 인에이블되는 블럭신호(MAT<1:32>)의 수는 실시예에 따라 다양하게 설정할 수 있다. 예를 들어, 블럭신호(MAT<1>)만 하이레벨로 인에이블되는 경우 제1 블럭(미도시)이 선택된다.

다음으로, 메인워드라인신호 생성부(3)는 제2 테스트 신호(TM2)에 응답하여 어드레스 신호(ADD<6:10>)를 입력받아 메인워드라인신호들(MWL<1:32>)을 생성한다. 제2 테스트 신호(TM2)가 하이레벨이므로, 제2 어드레스입력부(30)는 모두 하이레벨로 인에이블된 메인워드라인어드레스신호(XADD<6:9>)를 생성하고, 제3 어드레스입력부(32)는 하이레벨로 인에이블된 메인워드라인어드레스신호(XADD<10>)를 생성한다. 메인워드라인어드레스신호(XADD<6:10>)가 모두 하이레벨이므로, 제2 디코더(34)는 하이레벨로 인에이블된 메인워드라인신호들(MWL<1:32>)를 생성한다. 앞서 살펴본 바와 같이, 블럭신호(MAT<1>)만 하이레벨로 인에이블되어 제1 블럭이 선택된 경우에는 제1 블럭에 포함된 메인워드라인신호들(MWL<1:32>)이 모두 인에이블된다.

다음으로, 서브워드라인신호 생성부(4)는 제2 테스트 신호(TM2) 및 테스트모드 인에이블 신호(TMEN)에 응답하여 서브워드라인어드레스신호(XADD<11:13>)를 생성한다. 제2 테스트 신호(TM2)는 하이레벨이므로 제4 어드레스입력부(40)는 하이레벨로 인에이블된 서브워드라인어드레스신호(XADD<11>)를 생성한다. 한편, 하이레벨 의 테스트모드 인에이블 신호(TMEN)에 의해 제5 어드레스입력부(42)는 어드레스 신호(ADD<12:13>)를 서브워드라인어드레스신호(XADD<12:13>)로 전달한다.

제2 디코더(34)는 하이레벨의 서브워드라인어드레스신호(XADD<11>)를 입력받아 서브워드라인신호들(SWL<1:4>)이 포함된 제1 그룹과 서브워드라인신호들(SWL<5:8>)이 포함된 제2 그룹을 선택하고, 어드레스 신호(ADD<12:13>)에 응답하여 제1 그룹의 서브워드라인신호들(SWL<1:4>)과 제2 그룹의 서브워드라인신호들(SWL<5:8>) 중 인에이블될 신호를 결정하여 출력한다. 예를 들어, 어드레스 신호(ADD<12:13>)가 각각 '로우레벨, 로우레벨'인 경우 제1 그룹의 서브워드라인신호들(SWL<1>)과 제2 그룹의 서브워드라인신호들(SWL<5>)이 하이레벨로 인에이블되어 생성되고, 어드레스 신호(ADD<12:13>)가 각각 '로우레벨, 하이레벨'인 경우 제1 그룹의 서브워드라인신호들(SWL<2>)과 제2 그룹의 서브워드라인신호들(SWL<6>)이 하이레벨로 인에이블되어 생성된다. 앞서 살펴본 예에서와 같이, 제1 블럭에 포함된 메인워드라인신호들(MWL<1:32>)이 모두 인에이블된 경우 메인워드라인신호들(MWL<1:32>) 각각에 포함된 서브워드라인신호들(SWL<1:8>)이 어드레스 신호(ADD<12:13>)에 따라 순차적으로 인에이블된다.

선택신호(MATSEL)가 로우레벨로 인가되는 경우 리프레시 특성 테스트 회로의 동작은 다음과 같다.

우선, 테스트신호 생성부(1)는 선택신호(MATSEL) 및 테스트모드 인에이블신호(TMEN)를 입력받아 제1 테스트신호(TM1) 및 제2 테스트신호(TM2)를 생성한다. 리프레시 특성 테스트를 위해 테스트모드 인에이블 신호(TMEN)를 하이레벨로 인가하 고 뱅크액티브 신호(BACTB)가 로우레벨로 천이하면 논리부(10)의 출력신호는 하이레벨이 되고, 버퍼부(11)에서 출력되는 제1 제어신호(S1B)는 로우레벨이 되며, 제2 제어신호(S2)는 하이레벨이 된다. 이때, 로우레벨의 선택신호(MATSEL)에 의해 전달게이트(T10)가 턴온되므로 제1 테스트신호(TM1)는 하이레벨이 되고, 제2 테스트신호(TM2)는 하이레벨이 된다.

다음으로, 블럭신호 생성부(2)는 제1 테스트 신호(TM1)에 응답하여 어드레스 신호(ADD<1:5>)를 입력받아 블럭어드레스신호(XADD<1:5>)를 생성한다. 제1 테스트신호(TM1)가 하이레벨이므로, 제1 어드레스입력부(20)는 모두 하이레벨로 인에이블되는 블럭어드레스신호(XADD<1:5>)를 생성하고, 제1 디코더(22)는 블럭어드레스신호(XADD<1:5>)를 입력받아 모두 하이레벨로 인에이블되는 블럭신호(MAT<1:32>)를 생성한다. 따라서, 블럭신호(MAT<1:32>)에 의해 모든 블럭이 선택된다.

다음으로, 메인워드라인신호 생성부(3)는 제2 테스트 신호(TM2)에 응답하여 어드레스 신호(ADD<6:10>)를 입력받아 메인워드라인신호들(MWL<1:32>)을 생성한다. 제2 테스트 신호(TM2)가 하이레벨이므로, 제2 어드레스입력부(30)는 모두 하이레벨로 인에이블된 메인워드라인어드레스신호(XADD<6:9>)를 생성하고, 제3 어드레스입력부(32)는 하이레벨로 인에이블된 메인워드라인어드레스신호(XADD<10>)를 생성한다. 메인워드라인어드레스신호(XADD<6:10>)가 모두 하이레벨이므로, 제2 디코더(34)는 하이레벨로 인에이블된 메인워드라인신호들(MWL<1:32>)을 생성한다. 앞서 살펴본 바와 같이, 모든 블럭이 선택된 상태이므로, 하이레벨로 인에이블된 메인워드라인신호들(MWL<1:32>)에 의해 모든 블럭 각각에 포함된 메인워드라인신호 들(MWL<1:32>)이 모두 인에이블된다.

다음으로, 서브워드라인신호 생성부(4)는 제2 테스트 신호(TM2) 및 테스트모드 인에이블 신호(TMEN)에 응답하여 서브워드라인어드레스신호(XADD<11:13>)를 생성한다. 제2 테스트 신호(TM2)는 하이레벨이므로 제4 어드레스입력부(40)는 하이레벨로 인에이블된 서브워드라인어드레스신호(XADD<11>)를 생성한다. 한편, 하이레벨의 테스트모드 인에이블 신호(TMEN)에 의해 제5 어드레스입력부(42)는 어드레스 신호(ADD<12:13>)를 서브워드라인어드레스신호(XADD<12:13>)로 전달한다.

제2 디코더(34)는 하이레벨의 서브워드라인어드레스신호(XADD<11>)를 입력받아 서브워드라인신호들(SWL<1:4>)이 포함된 제1 그룹과 서브워드라인신호들(SWL<5:8>)이 포함된 제2 그룹을 선택하고, 어드레스 신호(ADD<12:13>)에 응답하여 제1 그룹의 서브워드라인신호들(SWL<1:4>)과 제2 그룹의 서브워드라인신호들(SWL<5:8>) 중 인에이블될 신호를 결정하여 출력한다. 예를 들어, 어드레스 신호(ADD<12:13>)가 각각 '로우레벨, 로우레벨'인 경우 제1 그룹의 서브워드라인신호들(SWL<1>)과 제2 그룹의 서브워드라인신호들(SWL<5>)이 하이레벨로 인에이블되어 생성되고, 어드레스 신호(ADD<12:13>)가 각각 '로우레벨, 하이레벨'인 경우 제1 그룹의 서브워드라인신호들(SWL<2>)과 제2 그룹의 서브워드라인신호들(SWL<6>)이 하이레벨로 인에이블되어 생성된다. 앞서 살펴본 바와 같이, 모든 셀블럭 각각에 포함된 메인워드라인신호들(MWL<1:32>)이 모두 인에이블된 경우 메인워드라인신호들(MWL<1:32>) 각각에 포함된 서브워드라인신호들(SWL<1:8>)이 어드레스 신호(ADD<12:13>)에 따라 순차적으로 인에이블된다.

이상 살펴본 바와 같이, 본 실시예에 따른 리프레시 특성 테스트 회로는 메인워드라인에 포함된 8개의 서브워드라인 중 2개의 서브워드라인을 선택하여 인에이블시킬 수 있다. 따라서, 본 실시예의 리프레시 특성 테스트 회로를 이용하여 2개의 서브워드라인을 선택하여 인에이블 시킨 후 나머지 서브워드라인에 저장된 데이트를 리드하여 인접/패싱게이트 효과에 의한 누설전류에 의해 리프레시 페일이 발생되는지 여부를 검사할 수 있다.

또한, 본 실시예에 따른 리프레시 특성 테스트 회로는 선택신호(MATSEL)에 의해 모든 블럭 또는 일부 블럭에 대해 선택적으로 리프레시 특성 테스트를 진행할 수 있다.

또한, 본 실시예에 따른 리프레시 특성 테스트 회로는 불량셀이 발생하여 리던던시 셀로 교체한 메모리 셀에 대해서도 리프레시 특성을 테스트 할 수 있다. 앞서 살펴본 실시 예에서, 불량셀을 리던던시 셀로 교체하여 리던던시 신호(RED)가 하이레벨로 천이하면 어드레스 신호(ADD<10>)가 메인워드라인어드레스신호(XADD<10>)에 전달된다. 따라서, 어드레스 신호(ADD<10>)에 따라 메인워드라인어드레스신호(XADD<10>)의 레벨을 조절하고, 이에 따라 제2 디코더(34)에서 생성되는 메인워드라인신호들(MWL<1:32>)의 인에이블을 조절함으로써 리던던시 셀로 교체된 메모리 셀에 대해서도 리프레시 특성을 테스트 할 수 있다.

도 3은 도 2에 포함된 테스트신호 생성부의 회로도이다.

도 4는 도 2에 포함된 블럭신호 생성부의 구성을 도시한 블럭도이다.

도 5는 도 4에 포함된 제1 어드레스 입력부의 회로도이다.

도 6은 도 2에 포함된 메인워드라인신호 생성부의 구성을 도시한 블럭도이다.

도 7은 도 6에 포함된 제2 어드레스 입력부의 회로도이다.

도 8은 도 6에 포함된 제3 어드레스 입력부의 회로도이다.

도 9는 도 2에 포함된 서브워드라인신호 생성부의 구성을 도시한 블럭도이다.

도 10은 도 9에 포함된 제4 어드레스 입력부의 회로도이다.

도 11은 도 6에 포함된 제5 어드레스 입력부의 회로도이다.

<도면의 주요부분에 대한 부호의 설명>

1: 테스트신호 생성부 2: 블럭신호 생성부

20:제1 어드레스 입력부 22: 제1 디코더

3: 메인워드라인신호 생성부 30: 제2 어드레스 입력부

32: 제3 어드레스 입력부 34: 제2 디코더

4:서브워드라인신호 생성부 40: 제4 어드레스 입력부

42: 제5 어드레스 입력부 44: 제3 디코더

Claims

선택신호 및 테스트모드 인에이블신호를 입력받아 제1 및 제2 테스트신호를 생성하는 테스트신호 생성부;

상기 제1 테스트신호 및 적어도 하나의 제1 어드레스신호를 입력받아 다수의 블럭신호들을 생성하는 블럭신호 생성부;

상기 제2 테스트신호 및 적어도 하나의 제2 어드레스신호를 입력받아 다수의 메인워드라인신호들을 생성하는 메인워드라인신호 생성부; 및

상기 테스트모드 인에이블신호, 상기 제2 테스트신호 및 다수의 제3 어드레스신호를 입력받아 다수의 서브워드라인신호들을 생성하는 서브워드라인신호 생성부를 포함하는 리프레시 특성 테스트 회로.
제 1 항에 있어서, 상기 제1 및 제2 테스트신호는 상기 테스트모드 인에이블신호가 인에이블된 상태에서 상기 선택신호에 응답하여 선택적으로 인에이블되는 리프레시 특성 테스트 회로.
제 1 항에 있어서, 상기 테스트신호 생성부는

상기 테스트모드 인에이블신호와 뱅크액티브신호를 입력받아 논리연산을 수 행하는 논리부;

상기 논리부의 출력신호를 버퍼링하여 제1 및 제2 제어신호를 출력하는 버퍼부;

상기 제1 제어신호 및 상기 논리부의 출력신호를 입력받아 논리연산을 수행하는 논리소자;

상기 선택신호에 응답하여 상기 제2 제어신호 또는 상기 논리소자의 출력신호를 선택적으로 전달하는 전달부를 포함하는 리프레시 특성 테스트 회로.
제 3 항에 있어서, 상기 버퍼부는

상기 논리부의 출력신호를 반전시켜 상기 제1 제어신호를 생성하는 제1 인버터; 및

상기 제1 인버터의 출력신호를 반전시켜 상기 제2 제어신호를 생성하는 제2 인버터를 포함하는 리프레시 특성 테스트 회로.
제 3 항에 있어서, 상기 전달부는

상기 선택신호에 응답하여 상기 제2 제어신호를 전달하는 제1 전달소자; 및

상기 선택신호에 응답하여 상기 논리소자의 출력신호를 전달하는 제2 전달소자를 포함하는 리프레시 특성 테스트 회로.
제 1 항에 있어서, 상기 블럭신호 생성부는 상기 제1 테스트신호가 인에이블되는 경우 상기 다수의 블럭신호들을 모두 인에이블시키는 리프레시 특성 테스트 회로.
제 1 항에 있어서, 상기 블럭신호 생성부는

상기 제1 테스트 신호에 응답하여 상기 제1 어드레스 신호를 입력받아 블럭어드레스신호를 생성하는 어드레스입력부; 및

상기 블럭어드레스신호를 디코딩하여 상기 다수의 블럭신호들을 생성하는 디코더를 포함하는 리프레시 특성 테스트 회로.
제 7 항에 있어서, 상기 어드레스 입력부는

입력인에이블 신호에 응답하여 상기 제1 어드레스 신호를 버퍼링하여 전달하는 버퍼;

상기 입력인에이블 신호에 응답하여 상기 버퍼의 출력신호를 래치하는 래치;

상기 입력인에이블 신호의 반전신호 및 상기 래치의 출력신호를 입력받아 논리연산을 수행하는 제1 논리소자; 및

상기 제1 논리소자의 출력신호 및 상기 제1 테스트신호의 반전신호를 입력받아 논리연산을 수행하는 제2 논리소자를 포함하는 리프레시 특성 테스트 회로.
제 1항에 있어서, 상기 메인워드라인신호 생성부는 상기 제2 테스트신호가 인에이블되는 경우 상기 다수의 메인워드라인신호들을 모두 인에이블 시키는 리프레시 특성 테스트 회로.
제 1항에 있어서, 상기 메인워드라인신호 생성부는

상기 제2 테스트 신호에 응답하여 상기 제2 어드레스 신호를 입력받아 메인워드라인어드레스신호를 생성하는 어드레스입력부; 및

상기 메인워드라인어드레스신호를 디코딩하여 상기 다수의 메인워드라인신호들을 생성하는 디코더를 포함하는 리프레시 특성 테스트 회로.
제 10항에 있어서, 상기 어드레스입력부는

입력인에이블 신호에 응답하여 상기 제2 어드레스 신호를 버퍼링하여 전달하는 버퍼;

상기 입력인에이블 신호에 응답하여 상기 버퍼의 출력신호를 래치하는 래치;

상기 입력인에이블 신호의 반전신호 및 상기 래치의 출력신호를 입력받아 논리연산을 수행하는 제1 논리소자; 및

상기 제1 논리소자의 출력신호 및 상기 제2 테스트 신호의 반전신호를 입력받아 논리연산을 수행하는 제2 논리소자를 포함하는 리프레시 특성 테스트 회로.
제 10항에 있어서, 상기 어드레스입력부는

입력인에이블 신호에 응답하여 상기 제2 어드레스 신호를 버퍼링하여 전달하는 버퍼;

상기 입력인에이블 신호에 응답하여 상기 버퍼의 출력신호를 래치하는 래치;

상기 입력인에이블 신호의 반전신호 및 상기 래치의 출력신호를 입력받아 논리연산을 수행하는 제1 논리소자;

상기 제2 테스트신호 및 리던던시 신호의 반전신호를 입력받아 논리연산을 수행하는 제2 논리소자; 및

상기 제1 논리소자 및 상기 제2 논리소자의 출력신호를 입력받아 논리연산을 수행하는 제3 논리소자를 포함하는 리프레시 특성 테스트 회로.
제 1항에 있어서, 상기 서브워드라인신호 생성부는 상기 테스트모드 인에이블신호 및 상기 제2 테스트신호가 인에이블되는 경우 상기 제3 어드레스신호에 따라 상기 다수의 서브워드라인신호들을 적어도 두개의 그룹으로 분류하고, 상기 그룹 내의 서브워드라인들을 순차적으로 인에이블시키는 리프레시 특성 테스트 회로.
제 1항에 있어서, 상기 서브워드라인신호 생성부는

상기 제2 테스트 신호에 응답하여 상기 제3 어드레스 신호 중 일부 어드레스를 입력받아 제1 서브워드라인어드레스를 생성하는 제1 어드레스입력부;

상기 테스트모드 인에이블신호에 응답하여 상기 제3 어드레스 신호 중 나머지 어드레스를 입력받아 제2 서브워드라인어드레스를 생성하는 제2 어드레스입력부; 및

상기 제1 및 제2 서브워드라인어드레스를 디코딩하여 상기 다수의 서브워드라인신호를 생성하는 디코더를 포함하는 리프레시 특성 테스트 회로.
제 14항에 있어서, 상기 제1 어드레스입력부는

입력인에이블 신호에 응답하여 상기 제3 어드레스 신호 중 일부 어드레스를 버퍼링하여 전달하는 버퍼;

상기 입력인에이블 신호에 응답하여 상기 버퍼의 출력신호를 래치하는 래치;

상기 입력인에이블 신호의 반전신호 및 상기 래치의 출력신호를 입력받아 논 리연산을 수행하는 제1 논리소자; 및

상기 제1 논리소자의 출력신호 및 상기 제2 테스트 신호의 반전신호를 입력받아 논리연산을 수행하는 제2 논리소자를 포함하는 리프레시 특성 테스트 회로.
제 14항에 있어서, 상기 제2 어드레스입력부는

입력인에이블 신호에 응답하여 상기 제3 어드레스 신호 중 나머지 어드레스를 버퍼링하여 전달하는 버퍼;

상기 입력인에이블 신호에 응답하여 상기 버퍼의 출력신호를 래치하는 래치;

상기 입력인에이블 신호의 반전신호 및 상기 래치의 출력신호를 입력받아 논리연산을 수행하는 제1 논리소자;

상기 테스트모드 인에이블신호에 응답하여 상기 테스트모드 인에이블신호를 버퍼링하는 버퍼부; 및

상기 제1 논리소자의 출력신호 및 상기 버퍼부의 출력신호를 입력받아 논리연산을 수행하는 제2 논리소자를 포함하는 리프레시 특성 테스트 회로.
제 14항에 있어서, 상기 디코더는 상기 제1 서브워드라인어드레스가 인에이블되는 경우 상기 다수의 서브워드라인신호들을 적어도 두개의 그룹으로 분류하고, 상기 그룹 내의 서브워드라인들을 상기 제2 서브워드라인어드레스에 응답하여 순차적으로 인에이블시키는 리프레시 특성 테스트 회로.
테스트모드 인에이블신호가 인에이블된 상태에서 선택신호에 응답하여 선택적으로 인에이블되는 제1 및 제2 테스트신호를 생성하는 테스트신호 생성부;

상기 제1 테스트신호 및 적어도 하나의 제1 어드레스신호를 입력받아 다수의 블럭신호들을 생성하되, 상기 다수의 블럭신호들은 상기 제1 테스트신호가 인에이블되는 경우 모두 인에이블되는 블럭신호 생성부;

상기 제2 테스트신호 및 적어도 하나의 제2 어드레스신호를 입력받아 다수의 메인워드라인신호들을 생성하되, 상기 다수의 메인워드라인신호들은 상기 제2 테스트신호가 인에이블되는 경우 모두 인에이블되는 메인워드라인신호 생성부; 및

상기 테스트모드 인에이블신호, 상기 제2 테스트신호 및 다수의 제3 어드레스신호를 입력받아 다수의 서브워드라인신호들을 생성하되, 상기 테스트모드 인에이블신호 및 상기 제2 테스트신호가 인에이블되는 경우 상기 제3 어드레스신호에 따라 상기 다수의 서브워드라인신호들을 적어도 두개의 그룹으로 분류하고, 그룹 내의 서브워드라인들을 순차적으로 인에이블시키는 서브워드라인신호 생성부를 포함하는 리프레시 특성 테스트 회로.
제 18항에 있어서, 상기 테스트신호 생성부는

상기 테스트모드 인에이블신호와 뱅크액티브신호를 입력받아 논리연산을 수행하는 논리부;

상기 논리부의 출력신호를 버퍼링하여 제1 및 제2 제어신호를 출력하는 버퍼부;

상기 제1 제어신호 및 상기 논리부의 출력신호를 입력받아 논리연산을 수행하는 논리소자;

상기 선택신호에 응답하여 상기 제2 제어신호 또는 상기 논리소자의 출력신호를 선택적으로 전달하는 전달부를 포함하는 리프레시 특성 테스트 회로.
제 18항에 있어서, 상기 메인워드라인신호 생성부는

상기 제2 테스트 신호에 응답하여 상기 제2 어드레스 신호를 입력받아 메인워드라인어드레스신호를 생성하는 어드레스입력부; 및

상기 메인워드라인어드레스신호를 디코딩하여 상기 다수의 메인워드라인신호들을 생성하는 디코더를 포함하는 리프레시 특성 테스트 회로.
제 18항에 있어서, 상기 서브워드라인신호 생성부는

상기 제2 테스트 신호에 응답하여 상기 제3어드레스 신호 중 일부 어드레스를 입력받아 제1 서브워드라인어드레스를 생성하는 제1 어드레스입력부;

상기 테스트모드 인에이블신호에 응답하여 상기 제3 어드레스 신호 중 나머지 어드레스를 입력받아 제2 서브워드라인어드레스를 생성하는 제2 어드레스입력부; 및

상기 제1 및 제2 서브워드라인어드레스를 디코딩하여 상기 다수의 서브워드라인신호를 생성하는 디코더를 포함하는 리프레시 특성 테스트 회로.
제 21항에 있어서, 상기 제1 어드레스입력부는

입력인에이블 신호에 응답하여 상기 제3 어드레스 신호 중 일부 어드레스를 버퍼링하여 전달하는 버퍼;

상기 입력인에이블 신호에 응답하여 상기 버퍼의 출력신호를 래치하는 래치;

상기 입력인에이블 신호의 반전신호 및 상기 래치의 출력신호를 입력받아 논리연산을 수행하는 제1 논리소자; 및

상기 제1 논리소자의 출력신호 및 상기 제2 테스트 신호의 반전신호를 입력받아 논리연산을 수행하는 제2 논리소자를 포함하는 리프레시 특성 테스트 회로.
제 21항에 있어서, 상기 제2 어드레스입력부는

입력인에이블 신호에 응답하여 상기 제3 어드레스 신호 중 나머지 어드레스를 버퍼링하여 전달하는 버퍼;

상기 입력인에이블 신호에 응답하여 상기 버퍼의 출력신호를 래치하는 래치;

상기 입력인에이블 신호의 반전신호 및 상기 래치의 출력신호를 입력받아 논리연산을 수행하는 제1 논리소자;

상기 테스트모드 인에이블신호를 상기 테스트모드 인에이블신호에 응답하여 버퍼링하는 버퍼부; 및

상기 제1 논리소자의 출력신호 및 상기 버퍼부의 출력신호를 입력받아 논리연산을 수행하는 제2 논리소자를 포함하는 리프레시 특성 테스트 회로.
제 21항에 있어서, 상기 디코더는 상기 제1 서브워드라인어드레스가 인에이블되는 경우 상기 다수의 서브워드라인신호들을 적어도 두개의 그룹으로 분류하고, 상기 그룹 내의 서브워드라인들을 상기 제2 서브워드라인어드레스에 응답하여 순차적으로 인에이블시키는 리프레시 특성 테스트 회로.