JP3673637B2 - 冗長回路を備えた半導体メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）等のような半導体メモリ装置に係り、より具体的には、装置の製造工程中に発生した欠陥メモリセルを救済するための冗長回路を備えた半導体メモリ装置に関する。
【０００２】
【従来の技術】
半導体メモリ装置を製造する時、よりよい収率を得るように考えることは非常に重要である。一般に、半導体メモリ装置に幾つの欠陥メモリセルが発生することがあり、たとえただ一つの欠陥セルだけを持つとしても、そのメモリ装置は製品として出荷することはできない。高集積半導体メモリ装置の製造時に欠陥セルが発生する確率は、相対的に低い集積度を持つ装置を製造する時のそれよりは高い。すなわち、メモリ装置が高集積化されるほど製造工程上により多数の欠陥発生要因が随伴し、装置が屑等により大きな影響を受け、収率が低下してしまう。このように、メモリ装置の高集積化による収率低下を改善するため、種々の試みがなされている。
【０００３】
より高い収率を実現するためには、もちろん、欠陥セルの発生を可能な限り抑制することができるように、製造工程を改善することが一番好ましいが、このような努力には限界がある。従って、収率改善のための種々の他の技術が提案されている。これらの中には、メモリ装置の構造を改良して製造過程で発生した欠陥領域を救済する技術がある。
【０００４】
このような構造改良技術として、よく知られているのが冗長技術である。この技術によると、メモリ装置には、２進データの貯蔵のための主メモリセルアレイと共に、その各ロウ及び各カラム上の欠陥セルを代替するための冗長メモリセルのアレイが用意される。各冗長セルは各冗長ワードライン及び冗長ビットラインに接続される。主メモリセルアレイの検査過程で、数個ないし数千個の欠陥セルが発見されると、これらは冗長メモリセルに代替される。これにより、全体チップは欠陥がない製品として維持される。
【０００５】
一般に、主セルアレイのロウ上に存在する欠陥セルを代替するための冗長セルアレイはロウ冗長アレイと称し、カラム上に存在する欠陥セルを代替するための冗長セルアレイはカラム冗長アレイと称する。欠陥メモリセルを冗長セルに代替するためには、欠陥セルの位置情報、すなわち、リペアアドレスを貯蔵するための回路と、外部から入力されたアドレスがリペアアドレスと一致するか否かを判定する回路が必要である。このような回路と、冗長セルアレイとは一般に冗長回路と呼ばれる。ロウ冗長回路は任意のロウアドレスを解読して、そのアドレスが貯蔵されたリペアロウアドレスと一致する時、欠陥領域を冗長セルアレイの対応するロウアドレス領域に代替する機能を有している。カラム冗長回路も、上述したロウ冗長回路と同じように、カラムアドレスと貯蔵されたリペアカラムアドレスとを比較し、欠陥を持つ主セルアレイのカラムアドレス領域を冗長セルアレイの対応するカラムアドレス領域に各々代替する機能を有している。
【０００６】
図２には、半導体メモリ集積回路装置１内で、リペアアドレスを貯蔵し、ロウあるいはカラムアドレスがリペアアドレスと一致するか否かを判定する冗長デコーダ回路とその周辺回路とが示されている。明示されてはいないが、冗長ロウ／カラムプリデコーダ回路４と冗長ロウ／カラムデコーダ回路６とは各々複数の冗長プリデコーダ及び複数の冗長デコーダとして構成される。
【０００７】
冗長プリデコーダ回路４を構成するプリデコーダはロウ／カラムアドレスバッファ２からロウ／カラムアドレス信号ＲＡ０，ＲＡ１，ＲＡ２，…，ＲＡｉを受け入れ、冗長ロウ／カラムデコーダ回路６内の冗長デコーダを各々活性化させるための冗長イネーブル信号（ＲＲＥＰ０／バー）、（ＲＲＥＰ１／バー）、（ＲＲＥＰ２／バー）、…、（ＲＲＥＰｊ／バー）を各々発生する。冗長デコーダは冗長イネーブル信号（ＲＲＥＰ０／バー）〜（ＲＲＥＰｊ／バー）により活性化される。よく知られているように、ロウ冗長回路では冗長デコーダ回路６が冗長ワードラインを駆動し、カラム冗長回路では冗長デコーダ回路６が冗長ビットライン対を選択するためのカラム選択ラインを駆動する。各冗長プリデコーダは複数のヒューズを備える。一般に、冗長プリデコーダを備える半導体メモリ装置で、欠陥セルの救済が必要な場合にはヒューズが切断され、救済が不必要な場合にはヒューズは切断されない。
【０００８】
【発明が解決しようとする課題】
メモリ装置が高集積化されればされるほど、活性電力消費はもちろん、スタンバイ電力消費の最小化が一層要求される。しかし、従来の冗長回路を備える半導体メモリ装置では、ヒューズが切断されない場合、装置のスタンバイ状態及び活性状態の間、ヒューズを介して、常に一定量の電流、すなわち、所定の静的電流が流れる。従って、従来の半導体メモリ装置では、冗長回路の動作特性に関連する電力消費が発生する。
【０００９】
従って、本発明の目的は冗長回路の動作特性に関して最小の電力消費を持つ半導体メモリ装置を提供することである。
【００１０】
本発明の他の目的は半導体メモリ装置のスタンバイ状態で最小の電力消費を持つ半導体メモリ装置の冗長回路を提供することである。
【００１１】
【課題を解決するための手段】
上述した目的を達成するための本発明の一つの特徴によると、半導体メモリ装置は、チップ選択信号が印加される入力端子を持つ第１インバータと、チップ選択信号が印加される第１端子を持つヒューズと、ヒューズの第２端子と接地電圧との間に接続され、チップ選択信号の論理状態に従って可変するインピーダンスを持つ手段と、ヒューズの第２端子に接続される入力端子を持つ第２インバータと、欠陥セルの救済のためのリペアアドレスを貯蔵する回路とロウあるいはカラムアドレスを受け入れるためのアドレス入力端子とを具備し、ロウあるいはカラムアドレスがリペアアドレスと同一であるか否かの可否を判定する冗長プリデコーディング信号を発生する手段と、チップ選択信号と第２インバータの出力と冗長プリデコーディング信号とを各々受け入れ、入力された信号の論理的組合により冗長イネーブル信号を発生する手段を含む。
【００１２】
この特徴によると、可変インピーダンス手段はチップ選択信号が非活性化される時、ヒューズの第２端子に所定の第１論理レベルの電圧を印加し、チップ選択信号が活性化される時、ヒューズが第２端子に所定の第２論理レベルの電圧を印加し、冗長回路は冗長イネーブル信号が活性化される時、活性化される。
【００１３】
本発明の他の特徴によると、半導体メモリ装置は、チップ選択信号が印加される第１ノードと、第２ノードと、第１ノードに接続される入力端子を持つ第１インバータと、第１ノードと第２ノードとの間に接続されるヒューズと、第２ノードと接地電圧との間に接続され、所定の微少電流が流れる電流通路と、第２ノードに接続される入力端子を持つ第２インバータと、欠陥セルを冗長セルに代替するためのリペアアドレスを貯蔵するための回路とロウ／カラムアドレスを各々受け入れるためのアドレス入力端子とを具備し、ロウ／カラムアドレスがリペアアドレスと同一であるか否かの可否を判定する複数の冗長プリデコーディング信号を発生する手段と、チップ選択信号と第２インバータ出力と冗長プリデコーディング信号とを受け入れる複数の入力端子を持ち、入力端子を通じて入力された信号の論理的組合せにより冗長イネーブル信号を発生する手段を含む。
【００１４】
【発明の実施の形態】
次に、図１及び図２を参照して本発明による冗長回路の好ましい実施の形態を詳細に説明する。
【００１５】
チップ選択信号ＣＳが印加される半導体メモリ装置１において、リペアアドレスを貯蔵し、そして、ロウあるいはカラムアドレスがリペアアドレスと一致するか否かを判定する冗長デコーダ回路とその周辺回路とが図１に示されている。前述したように、冗長ロウ／カラムプリデコーダ回路４及び冗長ロウ／カラムデコーダ回路６は各々複数（例えば、ｊ＋１）個の冗長プリデコーダ及び複数（例えば、ｊ＋１）個の冗長デコーダから構成される。
【００１６】
図１は本発明による冗長ロウ／カラムプリデコーダ回路を構成する各プリデコーダの好ましい実施の形態を示す回路図である。各冗長ロウ／カラムプリデコーダは欠陥セルプリデコーダ回路１００と、冗長ドライバ回路２００と、ＮＡＮＤゲート回路３００とを備える。
【００１７】
欠陥セルプリデコーダ回路１００はアドレスバッファ２からのロウ／カラムアドレス信号ＲＡ０〜ＲＡｉが各々印加されるアドレス入力端子（ＩＮ０，ＩＮ１，…，ＩＮｉ）と、ヒューズ（ｆ０，ｆ０’，ｆ１，ｆ１’，…，ｆｉ，ｆｉ’）と、ＣＭＯＳ伝達ゲート（Ｔ０，Ｔ１，…，Ｔｉ）と、２重インバータ（ＤＩ０，ＤＩ１，…，ＤＩｉ）とから構成される。各ヒューズ（ｆ０，ｆ０’，ｆ１，ｆ１’，…，ｆｉ，ｆｉ’）中の隣接した２つの各ヒューズ（ｆ０，ｆ０’）、（ｆ１，ｆ１’）、…、（ｆｉ，ｆｉ’）は対になる。各対のヒューズ（ｆ０，ｆ０’）、（ｆ１，ｆ１’）、…、（ｆｉ，ｆｉ’）の一端はＮＡＮＤゲート３００の対応する入力端子（３０２−ｘ）（ここで、ｘ＝０，１，２，…，ｉ）にそれぞれ接続される。ＣＭＯＳ伝達ゲート（Ｔ０，Ｔ１，…，Ｔｉ）の各々はｐ−ＭＯＳＦＥＴとｎ−ＭＯＳＦＥＴとから構成され、２重インバータ（ＤＩ０，ＤＩ１，…，ＤＩｉ）の各々は２つのｐ−ＭＯＳＦＥＴ Ｍｐ１，Ｍｐ２と２つのｎ−ＭＯＳＦＥＴ Ｍｎ１，Ｍｎ２とから構成される。各２重インバータ（ＤＩ０，ＤＩ１，…，ＤＩｉ）で、ＦＥＴであるＭｐ１，Ｍｐ２，Ｍｎ１及びＭｎ２のソース／ドレインチャンネルは電源電圧ＶDDと接地電圧ＶSSとの間に順に直列接続される。各ヒューズ対（例えば、ｆ０とｆ０’）の、一方のヒューズ（例えば、ｆ０）の他端は、対応するアドレス入力端子ＩＮ０との間でＣＭＯＳ伝達ゲートＴ０を構成するＦＥＴのソース／ドレインチャンネルに接続され、他方のヒューズｆ０’の他端は、出力端子（すなわち、ＦＥＴ（ＭＰ２）のドレインとＦＥＴ（Ｍｎ１）のドレインとの接続点）に各々接続される。
【００１８】
冗長ドライバ回路２００はヒューズ２０６と、ＭＯＳスタック２１２と、２つのインバータ２０４及び２１６と、ｎ−ＭＯＳＦＥＴ２１８とから構成される。ノード２０２にはチップ選択信号ＣＳが印加される。ノード２０２はＮＡＮＤゲート３００の一つの入力端子３０４に接続される。ノード２０８はｎ−ＭＯＳＦＥＴ（Ｑｎ１）のドレイン端子、インバータ２１６の入力端子、各伝達ゲート（Ｔ０，Ｔ１，…，Ｔｉ）のｐ−ＭＯＳＦＥＴのゲート端子及びｎ−ＭＯＳＦＥＴ２１８のドレイン端子に共通に接続される。ヒューズ２０６の一端はノード２０２に接続され、他端はノード２０８に接続される。ＭＯＳスタック２１２は３つのｎ−ＭＯＳＦＥＴＱｎ１，Ｑｎ２及びＱｎ３で構成される。ＦＥＴであるＱｎ１〜Ｑｎ３のドレイン／ソースチャンネルはノード２０８と接地電圧２１０との間に順に直列接続され、それらのゲートは電源電圧２１４に共通に接続される。ＦＥＴであるＱｎ１〜Ｑｎ３は、それらのドレイン／ソースチャンネルにより形成される電流通路の一端と接続されるノード２０８にハイレベル（あるいは、ＶDDレベル）の電圧が印加される時、この電流通路を通じて１μＡ以下の電流が流れる導電性を持つ。インバータ２０４の出力端子は各２重インバータのｐ−ＭＯＳＦＥＴ（Ｍｐ１）のゲートに接続される。インバータ２１６の出力端子はＮＡＮＤゲート３００の一つの入力端子３０６，各伝達ゲート（Ｔ０，Ｔ１，…，Ｔｉ）のｎ−ＭＯＳＦＥＴのゲート端子及び、ｎ−ＭＯＳＦＥＴ２１８のゲートに共通に接続される。ＦＥＴ２１８のソースは接地電圧に接続される。ＮＡＮＤゲート３００の出力（ＲＲＥＰｋ／バー）は冗長デコーダ回路６の対応するデコーダに供給される。
【００１９】
以上のような実施の形態の冗長プリデコーダを備える半導体メモリ装置で、欠陥セルの救済が必要な場合にはヒューズ２０６が電気的にあるいはレーザを使用することにより切断され、欠陥セルの救済が不必要な場合にはヒューズ２０６が切断されない。また、前者の場合において、例えば、主メモリセルアレイのロウカラムアドレス信号“１００…０”に対応する欠陥セルが冗長セルに代替される時、アドレス信号を貯蔵する機能をするヒューズ（ｆ０，ｆ０’，ｆ１，ｆ１’，ｆ２，ｆ２’，…，ｆｉ，ｆｉ’）中（ｆ０’，ｆ１，ｆ２，…，ｆｉ）が切断される。後者の場合にはヒューズ（ｆ０’，ｆ１，ｆ２，…，ｆｉ）は切断されない。メモリチップのスタンバイ状態ではチップ選択信号ＣＳが非活性化され、ロウレベル（論理的“０”）に維持され、チップの活性状態ではチップ選択信号ＣＳが活性化され、ハイレベル（論理的“１”）に維持される。
【００２０】
次に、本実施の形態による半導体メモリ装置の動作について説明する。
まず、本実施の形態によるメモリチップの主セルアレイで、どのような欠陥セルも存在しない場合において、チップのスタンバイ状態の間には、チップ選択信号ＣＳがロウレベルに維持される。従って、ノード２０２上のロウレベルの電圧はヒューズ２０６を通じてノード２０８に印加されると同時にＮＡＮＤゲート３００の一つの入力端子３０４へも印加される。これにより、ノード２０８にはＭＯＳスタック２１２及びｎ−ＭＯＳＦＥＴ２１８を介して接地電圧が印加される。そして、ＮＡＮＤゲート３００はその入力端子３０４に印加されるロウレベルのチップ選択信号ＣＳにより他の入力端子３０２及び３０６の電圧レベルと無関係にハイレベルの冗長イネーブル信号（ＲＲＥＰｋ／バー）を発生する。ハイレベルの冗長イネーブル信号（ＲＲＥＰｋ／バー）により、冗長デコーダ回路６は非活性化される。これにより、どの冗長ワードラインも冗長ビットラインも選択しない。結局、この時には、冗長回路が非活性化される。このように、チップのスタンバイ状態の間は、たとえ冗長ドライバ回路２００のヒューズ２０６が連結されていても、そこにはどのような静的電流も流れない。また、この時、チップ選択信号ＣＳ及びその相補信号ＣＳ／バーにより各２重インバータＤＩ０〜ＤＩｉのｐ−ＭＯＳＦＥＴ（ＭＰ１）及びｎ−ＭＯＳＦＥＴ（Ｍｎ２）が完全にターン・オフされるので、欠陥セルプリデコーダ回路１００からは漏洩電流がまったく流れない。
【００２１】
一方、チップの活性状態では、チップ選択信号ＣＳが活性化され、ハイレベルになる。従って、ノード２０２上にはハイレベルの電圧が印加される。ノード２０２上のハイレベル電圧はヒューズ２０６を通じてノード２０８に印加されると同時にＮＡＮＤゲート３００の一つの入力端子３０４に印加される。この時、ＭＯＳスタック２１２はそれにより形成された電流通路を通じて１μＡ以下の電流が流れる導電性を持っているので、循環的に電流通路のインピーダンスが増加して、ノード２０８はハイレベルに維持される。これで、インバータ２１６はロウレベルの出力を生成する。結局、この時にも、ＮＡＮＤゲート３００はインバータ２１６から自身の入力端子３０６に印加されるロウレベルの信号によりその他の入力端子３０２及び３０４の電圧レベルと無関係にハイレベルの冗長イネーブル信号（ＲＲＥＰｋ／バー）を発生する。従って、この時にも冗長回路は非活性化される。
【００２２】
このように、欠陥セルが存在しないで、ヒューズ２０６が連結されている時、ＭＯＳスタック２１２がチップ選択信号ＣＳの論理状態に従って、可変するインピーダンス（チップ選択信号ＣＳがロウレベルである時、非常に低いインピーダンス、チップ選択信号ＣＳがハイレベルである時には非常に高いインピーダンス）を持つことにより、チップのスタンバイ状態の間にはどのような静的電流も流れず、活性状態の間にも１μＡ以下の静的電流が流れるのみである。従って、従来に比べて、冗長回路の電力消耗が非常に減少する。
【００２３】
次に本実施の形態によるメモリチップの主セルアレイのロウあるいはカラム上に少なくとも一つの欠陥セルが存在する場合について説明する。欠陥セルを冗長セルに代替するため、冗長セルに対応する欠陥セルプリデコーダ１００のヒューズ（ｆ０，ｆ０’，ｆ１，ｆ１’，ｆ２，ｆ２’，…，ｆｉ，ｆｉ’）の半分が選択的に切断される。この時、欠陥セルに対応するロウ／カラムアドレス信号（ＲＡ０，ＲＡ１，…，ＲＡｉ）の各アドレス信号ＲＡｍ（ここで、ｍ＝０，１，２，…，ｉ）の値が‘０’であると、対応するヒューズ対（ｆｍ，ｆｍ’）中のヒューズｆｍが切断され、‘１’であると、ヒューズｆｍ’が切断される。例えば、欠陥セルのロウ／カラムアドレス信号（ＲＡ０，ＲＡ１，…，ＲＡｉ）＝（１，０，０，…，１）である時には、ヒューズ（ｆ０’，ｆ１，ｆ２，…，ｆｉ’）が切断される。これにより、ヒューズ（ｆ０，ｆ０’，ｆ１，ｆ１’，ｆ２，ｆ２’，…，ｆｉ，ｆｉ’）はリペアアドレス“１００…１”を貯蔵する。また、この場合には、冗長ドライバ部２００のヒューズ２０６も切断される。
【００２４】
上記のような場合において、チップのスタンバイ状態の間は、ノード２０８はＭＯＳスタック２１２によりロウレベルに維持されることにより、インバータ２１６はハイレベルの出力を発生し、チップ選択信号ＣＳはロウレベルに維持される。従って、ＮＡＮＤゲート３００はチップ選択信号ＣＳによりそのほかの入力端子３０２及び３０６の電圧レベルと無関係にハイレベルの冗長イネーブル信号（ＲＲＥＰｋ／バー）を発生する。
【００２５】
結局、ハイレベルの冗長イネーブル信号（ＲＲＥＰｋ／バー）により、冗長デコーダは非活性化され、どの冗長ワードラインも冗長ビットラインも選択しない。この時、冗長ドライバ部２００ではどのような静的電流も流れない。又、この時、チップ選択信号ＣＳ及びその相補信号ＣＳ／バーにより各２重インバータＤＩ０〜ＤＩｉのｐ−ＭＯＳＦＥＴ（Ｍｐ１）及びｎ−ＭＯＳＦＥＴ（Ｍｎ２）が完全にターン・オフされるので、欠陥セルプリデコーダ部１００には漏洩電流がまったく流れない。
【００２６】
チップの活性状態の間に、ノード２０８は続いてＭＯＳスタック２１２によりロウレベルに維持されるが、チップ選択信号ＣＳはハイレベルに維持される。従って、ＮＡＮＤゲート３００の出力、すなわち、冗長イネーブル信号（ＲＲＥＰｋ／バー）の電圧レベルは入力端子３０２に印加される冗長プリデコーディング信号（ＲＰＤＥＣｍ）（ここで、ｍ＝０，１，２，…，ｉ）の電圧レベルにより決定される。この時、各電圧ゲート（Ｔ０，Ｔ１，Ｔ２，…，Ｔｉ）はインバータ２１６の入力及び出力に応答して、対応するアドレス入力端子ＩＮｍ上のアドレス信号を対応するヒューズｆｍに伝達する。また、この時、チップ選択信号ＣＳ及びその相補信号ＣＳ／バーにより各２重インバータＤＩ０〜ＤＩｉのｐ−ＭＯＳＦＥＴ（Ｍｐ１）及びｎ−ＭＯＳＦＥＴ（Ｍｎ２）がターン・オンされる。ここで、ヒューズ（ｆ０，ｆ０’，ｆ１，ｆ１’，ｆ２，ｆ２’，…，ｆｉ，ｆｉ’）が“１００…１”のリペアアドレス信号を貯蔵するようにプログラムされていると仮定しよう。この場合には、ヒューズ（ｆ０’，ｆ１，ｆ２，…，ｆｉ’）が切断される。従って、“１００…１”のロウ／カラムアドレス信号（ＲＡ０，ＲＡ１，…，ＲＡｉ）が入力端子（ＩＮ０，ＩＮ１，ＩＮ２，…，ＩＮｉ）に各々印加される時、すなわち、入力されたロウ／カラムアドレス信号とリペアアドレス信号とが同一である時、ＮＡＮＤゲート３００の入力端子（３０２−０）〜（３０２−ｉ）には各々ハイレベルの冗長プリデコーディング信号ＲＰＤＥＣ０〜ＲＰＤＥＣｉが印加される。従って、ＮＡＮＤゲート３００はロウレベルの冗長イネーブル信号ＲＲＥＰｋ／バーを発生する。これにより、冗長回路が活性化され、欠陥セルが冗長セルにより代替される。一方、入力されたロウ／カラムアドレス信号とリペアアドレス信号とが同一ではない時、ＮＡＮＤゲート３００の入力端子（３０２ー０）〜（３０２−ｉ）中の少なくとも一つにロウレベルの冗長プリデコーディング信号が印加される。従って、ＮＡＮＤゲート３００はハイレベルの冗長イネーブル信号（ＲＲＥＰｋ／バー）を発生する。結局、この時には冗長回路が非活性化される。
【００２７】
【発明の効果】
以上のように、本発明によると、チップ上にどのような欠陥セルも存在しない時、即ちチップスタンバイ状態の間にはどのような静的電流も流れず、活性状態の間だけに、１μＡ以下の静的電流が流れる。従って、従来に比べて冗長回路の動作特性関連する電力消耗が非常に減少する。
【図面の簡単な説明】
【図１】回路との概略構成を示すブロック図。
【図２】本発明による半導体メモリ装置の冗長回路の詳細構成を示す回路図。
【符号の説明】
１ 半導体メモリ集積回路装置
２ ロウ／カラムアドレスバッファ
４ 冗長ロウ／カラムプリデコーダ回路
６ 冗長ロウ／カラムデコーダ回路
１００ 欠陥セルプリデコーダ回路
２００ 冗長ドライバ回路
３００ ＮＡＮＤゲート回路
２０２ ノード
２０４ インバータ
２０６ ヒューズ
２０８ ノード
２１０ 接地電圧
２１２ ＭＯＳスタッフ
２１６ インバータ
３０２ 入力端子
ｆ０，ｆ０’，ｆ１，ｆ１’，…，ｆｉ，ｆｉ’ ヒューズ
ＲＡ０，ＲＡ１，…，ＲＡｉ ロウ／カラムアドレス信号
ＭＰ１，ＭＰ２ ｐ−ＭＯＳＦＥＴ
Ｍｎ１，Ｍｎ２ ｐ−ＭＯＳＦＥＴ
ＤＩ０，ＤＩ１，…，ＤＩｉ ヒューズ
【発明の属する技術分野】
本発明はＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）等のような半導体メモリ装置に係り、より具体的には、装置の製造工程中に発生した欠陥メモリセルを救済するための冗長回路を備えた半導体メモリ装置に関する。
【０００２】
【従来の技術】
半導体メモリ装置を製造する時、よりよい収率を得るように考えることは非常に重要である。一般に、半導体メモリ装置に幾つの欠陥メモリセルが発生することがあり、たとえただ一つの欠陥セルだけを持つとしても、そのメモリ装置は製品として出荷することはできない。高集積半導体メモリ装置の製造時に欠陥セルが発生する確率は、相対的に低い集積度を持つ装置を製造する時のそれよりは高い。すなわち、メモリ装置が高集積化されるほど製造工程上により多数の欠陥発生要因が随伴し、装置が屑等により大きな影響を受け、収率が低下してしまう。このように、メモリ装置の高集積化による収率低下を改善するため、種々の試みがなされている。
【０００３】
より高い収率を実現するためには、もちろん、欠陥セルの発生を可能な限り抑制することができるように、製造工程を改善することが一番好ましいが、このような努力には限界がある。従って、収率改善のための種々の他の技術が提案されている。これらの中には、メモリ装置の構造を改良して製造過程で発生した欠陥領域を救済する技術がある。
【０００４】
このような構造改良技術として、よく知られているのが冗長技術である。この技術によると、メモリ装置には、２進データの貯蔵のための主メモリセルアレイと共に、その各ロウ及び各カラム上の欠陥セルを代替するための冗長メモリセルのアレイが用意される。各冗長セルは各冗長ワードライン及び冗長ビットラインに接続される。主メモリセルアレイの検査過程で、数個ないし数千個の欠陥セルが発見されると、これらは冗長メモリセルに代替される。これにより、全体チップは欠陥がない製品として維持される。
【０００５】
一般に、主セルアレイのロウ上に存在する欠陥セルを代替するための冗長セルアレイはロウ冗長アレイと称し、カラム上に存在する欠陥セルを代替するための冗長セルアレイはカラム冗長アレイと称する。欠陥メモリセルを冗長セルに代替するためには、欠陥セルの位置情報、すなわち、リペアアドレスを貯蔵するための回路と、外部から入力されたアドレスがリペアアドレスと一致するか否かを判定する回路が必要である。このような回路と、冗長セルアレイとは一般に冗長回路と呼ばれる。ロウ冗長回路は任意のロウアドレスを解読して、そのアドレスが貯蔵されたリペアロウアドレスと一致する時、欠陥領域を冗長セルアレイの対応するロウアドレス領域に代替する機能を有している。カラム冗長回路も、上述したロウ冗長回路と同じように、カラムアドレスと貯蔵されたリペアカラムアドレスとを比較し、欠陥を持つ主セルアレイのカラムアドレス領域を冗長セルアレイの対応するカラムアドレス領域に各々代替する機能を有している。
【０００６】
図２には、半導体メモリ集積回路装置１内で、リペアアドレスを貯蔵し、ロウあるいはカラムアドレスがリペアアドレスと一致するか否かを判定する冗長デコーダ回路とその周辺回路とが示されている。明示されてはいないが、冗長ロウ／カラムプリデコーダ回路４と冗長ロウ／カラムデコーダ回路６とは各々複数の冗長プリデコーダ及び複数の冗長デコーダとして構成される。
【０００７】
冗長プリデコーダ回路４を構成するプリデコーダはロウ／カラムアドレスバッファ２からロウ／カラムアドレス信号ＲＡ０，ＲＡ１，ＲＡ２，…，ＲＡｉを受け入れ、冗長ロウ／カラムデコーダ回路６内の冗長デコーダを各々活性化させるための冗長イネーブル信号（ＲＲＥＰ０／バー）、（ＲＲＥＰ１／バー）、（ＲＲＥＰ２／バー）、…、（ＲＲＥＰｊ／バー）を各々発生する。冗長デコーダは冗長イネーブル信号（ＲＲＥＰ０／バー）〜（ＲＲＥＰｊ／バー）により活性化される。よく知られているように、ロウ冗長回路では冗長デコーダ回路６が冗長ワードラインを駆動し、カラム冗長回路では冗長デコーダ回路６が冗長ビットライン対を選択するためのカラム選択ラインを駆動する。各冗長プリデコーダは複数のヒューズを備える。一般に、冗長プリデコーダを備える半導体メモリ装置で、欠陥セルの救済が必要な場合にはヒューズが切断され、救済が不必要な場合にはヒューズは切断されない。
【０００８】
【発明が解決しようとする課題】
メモリ装置が高集積化されればされるほど、活性電力消費はもちろん、スタンバイ電力消費の最小化が一層要求される。しかし、従来の冗長回路を備える半導体メモリ装置では、ヒューズが切断されない場合、装置のスタンバイ状態及び活性状態の間、ヒューズを介して、常に一定量の電流、すなわち、所定の静的電流が流れる。従って、従来の半導体メモリ装置では、冗長回路の動作特性に関連する電力消費が発生する。
【０００９】
従って、本発明の目的は冗長回路の動作特性に関して最小の電力消費を持つ半導体メモリ装置を提供することである。
【００１０】
本発明の他の目的は半導体メモリ装置のスタンバイ状態で最小の電力消費を持つ半導体メモリ装置の冗長回路を提供することである。
【００１１】
【課題を解決するための手段】
上述した目的を達成するための本発明の一つの特徴によると、半導体メモリ装置は、チップ選択信号が印加される入力端子を持つ第１インバータと、チップ選択信号が印加される第１端子を持つヒューズと、ヒューズの第２端子と接地電圧との間に接続され、チップ選択信号の論理状態に従って可変するインピーダンスを持つ手段と、ヒューズの第２端子に接続される入力端子を持つ第２インバータと、欠陥セルの救済のためのリペアアドレスを貯蔵する回路とロウあるいはカラムアドレスを受け入れるためのアドレス入力端子とを具備し、ロウあるいはカラムアドレスがリペアアドレスと同一であるか否かの可否を判定する冗長プリデコーディング信号を発生する手段と、チップ選択信号と第２インバータの出力と冗長プリデコーディング信号とを各々受け入れ、入力された信号の論理的組合により冗長イネーブル信号を発生する手段を含む。
【００１２】
この特徴によると、可変インピーダンス手段はチップ選択信号が非活性化される時、ヒューズの第２端子に所定の第１論理レベルの電圧を印加し、チップ選択信号が活性化される時、ヒューズが第２端子に所定の第２論理レベルの電圧を印加し、冗長回路は冗長イネーブル信号が活性化される時、活性化される。
【００１３】
本発明の他の特徴によると、半導体メモリ装置は、チップ選択信号が印加される第１ノードと、第２ノードと、第１ノードに接続される入力端子を持つ第１インバータと、第１ノードと第２ノードとの間に接続されるヒューズと、第２ノードと接地電圧との間に接続され、所定の微少電流が流れる電流通路と、第２ノードに接続される入力端子を持つ第２インバータと、欠陥セルを冗長セルに代替するためのリペアアドレスを貯蔵するための回路とロウ／カラムアドレスを各々受け入れるためのアドレス入力端子とを具備し、ロウ／カラムアドレスがリペアアドレスと同一であるか否かの可否を判定する複数の冗長プリデコーディング信号を発生する手段と、チップ選択信号と第２インバータ出力と冗長プリデコーディング信号とを受け入れる複数の入力端子を持ち、入力端子を通じて入力された信号の論理的組合せにより冗長イネーブル信号を発生する手段を含む。
【００１４】
【発明の実施の形態】
次に、図１及び図２を参照して本発明による冗長回路の好ましい実施の形態を詳細に説明する。
【００１５】
チップ選択信号ＣＳが印加される半導体メモリ装置１において、リペアアドレスを貯蔵し、そして、ロウあるいはカラムアドレスがリペアアドレスと一致するか否かを判定する冗長デコーダ回路とその周辺回路とが図１に示されている。前述したように、冗長ロウ／カラムプリデコーダ回路４及び冗長ロウ／カラムデコーダ回路６は各々複数（例えば、ｊ＋１）個の冗長プリデコーダ及び複数（例えば、ｊ＋１）個の冗長デコーダから構成される。
【００１６】
図１は本発明による冗長ロウ／カラムプリデコーダ回路を構成する各プリデコーダの好ましい実施の形態を示す回路図である。各冗長ロウ／カラムプリデコーダは欠陥セルプリデコーダ回路１００と、冗長ドライバ回路２００と、ＮＡＮＤゲート回路３００とを備える。
【００１７】
欠陥セルプリデコーダ回路１００はアドレスバッファ２からのロウ／カラムアドレス信号ＲＡ０〜ＲＡｉが各々印加されるアドレス入力端子（ＩＮ０，ＩＮ１，…，ＩＮｉ）と、ヒューズ（ｆ０，ｆ０’，ｆ１，ｆ１’，…，ｆｉ，ｆｉ’）と、ＣＭＯＳ伝達ゲート（Ｔ０，Ｔ１，…，Ｔｉ）と、２重インバータ（ＤＩ０，ＤＩ１，…，ＤＩｉ）とから構成される。各ヒューズ（ｆ０，ｆ０’，ｆ１，ｆ１’，…，ｆｉ，ｆｉ’）中の隣接した２つの各ヒューズ（ｆ０，ｆ０’）、（ｆ１，ｆ１’）、…、（ｆｉ，ｆｉ’）は対になる。各対のヒューズ（ｆ０，ｆ０’）、（ｆ１，ｆ１’）、…、（ｆｉ，ｆｉ’）の一端はＮＡＮＤゲート３００の対応する入力端子（３０２−ｘ）（ここで、ｘ＝０，１，２，…，ｉ）にそれぞれ接続される。ＣＭＯＳ伝達ゲート（Ｔ０，Ｔ１，…，Ｔｉ）の各々はｐ−ＭＯＳＦＥＴとｎ−ＭＯＳＦＥＴとから構成され、２重インバータ（ＤＩ０，ＤＩ１，…，ＤＩｉ）の各々は２つのｐ−ＭＯＳＦＥＴ Ｍｐ１，Ｍｐ２と２つのｎ−ＭＯＳＦＥＴ Ｍｎ１，Ｍｎ２とから構成される。各２重インバータ（ＤＩ０，ＤＩ１，…，ＤＩｉ）で、ＦＥＴであるＭｐ１，Ｍｐ２，Ｍｎ１及びＭｎ２のソース／ドレインチャンネルは電源電圧ＶDDと接地電圧ＶSSとの間に順に直列接続される。各ヒューズ対（例えば、ｆ０とｆ０’）の、一方のヒューズ（例えば、ｆ０）の他端は、対応するアドレス入力端子ＩＮ０との間でＣＭＯＳ伝達ゲートＴ０を構成するＦＥＴのソース／ドレインチャンネルに接続され、他方のヒューズｆ０’の他端は、出力端子（すなわち、ＦＥＴ（ＭＰ２）のドレインとＦＥＴ（Ｍｎ１）のドレインとの接続点）に各々接続される。
【００１８】
冗長ドライバ回路２００はヒューズ２０６と、ＭＯＳスタック２１２と、２つのインバータ２０４及び２１６と、ｎ−ＭＯＳＦＥＴ２１８とから構成される。ノード２０２にはチップ選択信号ＣＳが印加される。ノード２０２はＮＡＮＤゲート３００の一つの入力端子３０４に接続される。ノード２０８はｎ−ＭＯＳＦＥＴ（Ｑｎ１）のドレイン端子、インバータ２１６の入力端子、各伝達ゲート（Ｔ０，Ｔ１，…，Ｔｉ）のｐ−ＭＯＳＦＥＴのゲート端子及びｎ−ＭＯＳＦＥＴ２１８のドレイン端子に共通に接続される。ヒューズ２０６の一端はノード２０２に接続され、他端はノード２０８に接続される。ＭＯＳスタック２１２は３つのｎ−ＭＯＳＦＥＴＱｎ１，Ｑｎ２及びＱｎ３で構成される。ＦＥＴであるＱｎ１〜Ｑｎ３のドレイン／ソースチャンネルはノード２０８と接地電圧２１０との間に順に直列接続され、それらのゲートは電源電圧２１４に共通に接続される。ＦＥＴであるＱｎ１〜Ｑｎ３は、それらのドレイン／ソースチャンネルにより形成される電流通路の一端と接続されるノード２０８にハイレベル（あるいは、ＶDDレベル）の電圧が印加される時、この電流通路を通じて１μＡ以下の電流が流れる導電性を持つ。インバータ２０４の出力端子は各２重インバータのｐ−ＭＯＳＦＥＴ（Ｍｐ１）のゲートに接続される。インバータ２１６の出力端子はＮＡＮＤゲート３００の一つの入力端子３０６，各伝達ゲート（Ｔ０，Ｔ１，…，Ｔｉ）のｎ−ＭＯＳＦＥＴのゲート端子及び、ｎ−ＭＯＳＦＥＴ２１８のゲートに共通に接続される。ＦＥＴ２１８のソースは接地電圧に接続される。ＮＡＮＤゲート３００の出力（ＲＲＥＰｋ／バー）は冗長デコーダ回路６の対応するデコーダに供給される。
【００１９】
以上のような実施の形態の冗長プリデコーダを備える半導体メモリ装置で、欠陥セルの救済が必要な場合にはヒューズ２０６が電気的にあるいはレーザを使用することにより切断され、欠陥セルの救済が不必要な場合にはヒューズ２０６が切断されない。また、前者の場合において、例えば、主メモリセルアレイのロウカラムアドレス信号“１００…０”に対応する欠陥セルが冗長セルに代替される時、アドレス信号を貯蔵する機能をするヒューズ（ｆ０，ｆ０’，ｆ１，ｆ１’，ｆ２，ｆ２’，…，ｆｉ，ｆｉ’）中（ｆ０’，ｆ１，ｆ２，…，ｆｉ）が切断される。後者の場合にはヒューズ（ｆ０’，ｆ１，ｆ２，…，ｆｉ）は切断されない。メモリチップのスタンバイ状態ではチップ選択信号ＣＳが非活性化され、ロウレベル（論理的“０”）に維持され、チップの活性状態ではチップ選択信号ＣＳが活性化され、ハイレベル（論理的“１”）に維持される。
【００２０】
次に、本実施の形態による半導体メモリ装置の動作について説明する。
まず、本実施の形態によるメモリチップの主セルアレイで、どのような欠陥セルも存在しない場合において、チップのスタンバイ状態の間には、チップ選択信号ＣＳがロウレベルに維持される。従って、ノード２０２上のロウレベルの電圧はヒューズ２０６を通じてノード２０８に印加されると同時にＮＡＮＤゲート３００の一つの入力端子３０４へも印加される。これにより、ノード２０８にはＭＯＳスタック２１２及びｎ−ＭＯＳＦＥＴ２１８を介して接地電圧が印加される。そして、ＮＡＮＤゲート３００はその入力端子３０４に印加されるロウレベルのチップ選択信号ＣＳにより他の入力端子３０２及び３０６の電圧レベルと無関係にハイレベルの冗長イネーブル信号（ＲＲＥＰｋ／バー）を発生する。ハイレベルの冗長イネーブル信号（ＲＲＥＰｋ／バー）により、冗長デコーダ回路６は非活性化される。これにより、どの冗長ワードラインも冗長ビットラインも選択しない。結局、この時には、冗長回路が非活性化される。このように、チップのスタンバイ状態の間は、たとえ冗長ドライバ回路２００のヒューズ２０６が連結されていても、そこにはどのような静的電流も流れない。また、この時、チップ選択信号ＣＳ及びその相補信号ＣＳ／バーにより各２重インバータＤＩ０〜ＤＩｉのｐ−ＭＯＳＦＥＴ（ＭＰ１）及びｎ−ＭＯＳＦＥＴ（Ｍｎ２）が完全にターン・オフされるので、欠陥セルプリデコーダ回路１００からは漏洩電流がまったく流れない。
【００２１】
一方、チップの活性状態では、チップ選択信号ＣＳが活性化され、ハイレベルになる。従って、ノード２０２上にはハイレベルの電圧が印加される。ノード２０２上のハイレベル電圧はヒューズ２０６を通じてノード２０８に印加されると同時にＮＡＮＤゲート３００の一つの入力端子３０４に印加される。この時、ＭＯＳスタック２１２はそれにより形成された電流通路を通じて１μＡ以下の電流が流れる導電性を持っているので、循環的に電流通路のインピーダンスが増加して、ノード２０８はハイレベルに維持される。これで、インバータ２１６はロウレベルの出力を生成する。結局、この時にも、ＮＡＮＤゲート３００はインバータ２１６から自身の入力端子３０６に印加されるロウレベルの信号によりその他の入力端子３０２及び３０４の電圧レベルと無関係にハイレベルの冗長イネーブル信号（ＲＲＥＰｋ／バー）を発生する。従って、この時にも冗長回路は非活性化される。
【００２２】
このように、欠陥セルが存在しないで、ヒューズ２０６が連結されている時、ＭＯＳスタック２１２がチップ選択信号ＣＳの論理状態に従って、可変するインピーダンス（チップ選択信号ＣＳがロウレベルである時、非常に低いインピーダンス、チップ選択信号ＣＳがハイレベルである時には非常に高いインピーダンス）を持つことにより、チップのスタンバイ状態の間にはどのような静的電流も流れず、活性状態の間にも１μＡ以下の静的電流が流れるのみである。従って、従来に比べて、冗長回路の電力消耗が非常に減少する。
【００２３】
次に本実施の形態によるメモリチップの主セルアレイのロウあるいはカラム上に少なくとも一つの欠陥セルが存在する場合について説明する。欠陥セルを冗長セルに代替するため、冗長セルに対応する欠陥セルプリデコーダ１００のヒューズ（ｆ０，ｆ０’，ｆ１，ｆ１’，ｆ２，ｆ２’，…，ｆｉ，ｆｉ’）の半分が選択的に切断される。この時、欠陥セルに対応するロウ／カラムアドレス信号（ＲＡ０，ＲＡ１，…，ＲＡｉ）の各アドレス信号ＲＡｍ（ここで、ｍ＝０，１，２，…，ｉ）の値が‘０’であると、対応するヒューズ対（ｆｍ，ｆｍ’）中のヒューズｆｍが切断され、‘１’であると、ヒューズｆｍ’が切断される。例えば、欠陥セルのロウ／カラムアドレス信号（ＲＡ０，ＲＡ１，…，ＲＡｉ）＝（１，０，０，…，１）である時には、ヒューズ（ｆ０’，ｆ１，ｆ２，…，ｆｉ’）が切断される。これにより、ヒューズ（ｆ０，ｆ０’，ｆ１，ｆ１’，ｆ２，ｆ２’，…，ｆｉ，ｆｉ’）はリペアアドレス“１００…１”を貯蔵する。また、この場合には、冗長ドライバ部２００のヒューズ２０６も切断される。
【００２４】
上記のような場合において、チップのスタンバイ状態の間は、ノード２０８はＭＯＳスタック２１２によりロウレベルに維持されることにより、インバータ２１６はハイレベルの出力を発生し、チップ選択信号ＣＳはロウレベルに維持される。従って、ＮＡＮＤゲート３００はチップ選択信号ＣＳによりそのほかの入力端子３０２及び３０６の電圧レベルと無関係にハイレベルの冗長イネーブル信号（ＲＲＥＰｋ／バー）を発生する。
【００２５】
結局、ハイレベルの冗長イネーブル信号（ＲＲＥＰｋ／バー）により、冗長デコーダは非活性化され、どの冗長ワードラインも冗長ビットラインも選択しない。この時、冗長ドライバ部２００ではどのような静的電流も流れない。又、この時、チップ選択信号ＣＳ及びその相補信号ＣＳ／バーにより各２重インバータＤＩ０〜ＤＩｉのｐ−ＭＯＳＦＥＴ（Ｍｐ１）及びｎ−ＭＯＳＦＥＴ（Ｍｎ２）が完全にターン・オフされるので、欠陥セルプリデコーダ部１００には漏洩電流がまったく流れない。
【００２６】
チップの活性状態の間に、ノード２０８は続いてＭＯＳスタック２１２によりロウレベルに維持されるが、チップ選択信号ＣＳはハイレベルに維持される。従って、ＮＡＮＤゲート３００の出力、すなわち、冗長イネーブル信号（ＲＲＥＰｋ／バー）の電圧レベルは入力端子３０２に印加される冗長プリデコーディング信号（ＲＰＤＥＣｍ）（ここで、ｍ＝０，１，２，…，ｉ）の電圧レベルにより決定される。この時、各電圧ゲート（Ｔ０，Ｔ１，Ｔ２，…，Ｔｉ）はインバータ２１６の入力及び出力に応答して、対応するアドレス入力端子ＩＮｍ上のアドレス信号を対応するヒューズｆｍに伝達する。また、この時、チップ選択信号ＣＳ及びその相補信号ＣＳ／バーにより各２重インバータＤＩ０〜ＤＩｉのｐ−ＭＯＳＦＥＴ（Ｍｐ１）及びｎ−ＭＯＳＦＥＴ（Ｍｎ２）がターン・オンされる。ここで、ヒューズ（ｆ０，ｆ０’，ｆ１，ｆ１’，ｆ２，ｆ２’，…，ｆｉ，ｆｉ’）が“１００…１”のリペアアドレス信号を貯蔵するようにプログラムされていると仮定しよう。この場合には、ヒューズ（ｆ０’，ｆ１，ｆ２，…，ｆｉ’）が切断される。従って、“１００…１”のロウ／カラムアドレス信号（ＲＡ０，ＲＡ１，…，ＲＡｉ）が入力端子（ＩＮ０，ＩＮ１，ＩＮ２，…，ＩＮｉ）に各々印加される時、すなわち、入力されたロウ／カラムアドレス信号とリペアアドレス信号とが同一である時、ＮＡＮＤゲート３００の入力端子（３０２−０）〜（３０２−ｉ）には各々ハイレベルの冗長プリデコーディング信号ＲＰＤＥＣ０〜ＲＰＤＥＣｉが印加される。従って、ＮＡＮＤゲート３００はロウレベルの冗長イネーブル信号ＲＲＥＰｋ／バーを発生する。これにより、冗長回路が活性化され、欠陥セルが冗長セルにより代替される。一方、入力されたロウ／カラムアドレス信号とリペアアドレス信号とが同一ではない時、ＮＡＮＤゲート３００の入力端子（３０２ー０）〜（３０２−ｉ）中の少なくとも一つにロウレベルの冗長プリデコーディング信号が印加される。従って、ＮＡＮＤゲート３００はハイレベルの冗長イネーブル信号（ＲＲＥＰｋ／バー）を発生する。結局、この時には冗長回路が非活性化される。
【００２７】
【発明の効果】
以上のように、本発明によると、チップ上にどのような欠陥セルも存在しない時、即ちチップスタンバイ状態の間にはどのような静的電流も流れず、活性状態の間だけに、１μＡ以下の静的電流が流れる。従って、従来に比べて冗長回路の動作特性関連する電力消耗が非常に減少する。
【図面の簡単な説明】
【図１】回路との概略構成を示すブロック図。
【図２】本発明による半導体メモリ装置の冗長回路の詳細構成を示す回路図。
【符号の説明】
１ 半導体メモリ集積回路装置
２ ロウ／カラムアドレスバッファ
４ 冗長ロウ／カラムプリデコーダ回路
６ 冗長ロウ／カラムデコーダ回路
１００ 欠陥セルプリデコーダ回路
２００ 冗長ドライバ回路
３００ ＮＡＮＤゲート回路
２０２ ノード
２０４ インバータ
２０６ ヒューズ
２０８ ノード
２１０ 接地電圧
２１２ ＭＯＳスタッフ
２１６ インバータ
３０２ 入力端子
ｆ０，ｆ０’，ｆ１，ｆ１’，…，ｆｉ，ｆｉ’ ヒューズ
ＲＡ０，ＲＡ１，…，ＲＡｉ ロウ／カラムアドレス信号
ＭＰ１，ＭＰ２ ｐ−ＭＯＳＦＥＴ
Ｍｎ１，Ｍｎ２ ｐ−ＭＯＳＦＥＴ
ＤＩ０，ＤＩ１，…，ＤＩｉ ヒューズ
Claims (7)
- 欠陥セルを救済するための冗長回路を備えた半導体メモリ
装置において、
チップ選択信号が印加される第１ノードと、
第２ノードと、
前記第１ノードに接続される入力端子を持つ第１インバータと、
前記第１ノードと前記第２ノードとの間に接続されるヒューズと、
前記第２ノードと接地電圧との間に接続され、所定の微少電流が流れる電流通路と、
前記第２ノードに接続される入力端子を持つ第２インバータと、
前記欠陥セルを冗長セルに代替するためのリペアアドレスを貯蔵するための回路とロウ／カラムアドレスを各々受け入れるためのアドレス入力端子とを具備し、前記ロウ／カラムアドレスが前記リペアアドレスと同一であるか否かの可否を判定する複数の冗長プリデコーディング信号を発生する手段と、
前記チップ選択信号と前記第２インバータの出力と前記冗長プリデコーディング信号とを各々受け入れる複数の入力端子を持ち、この入力端子を通じて入力された信号の論理的組合せにより冗長イネーブル信号を発生する論理手段とを含み、
前記冗長回路が前記冗長イネーブル信号が活性化される時に活性化されることを特徴とする半導体メモリ装置。 - 前記電流通路は前記第２ノードと前記接地電圧との間に直列に接続される複数のＭＯＳＦＥＴにより形成されることを特徴とする請求項１に記載の半導体メモリ装置。
- 前記電流通路を通じて流れる前記所定の微少電流は１μＡより小さいことを特徴とする請求項１に記載の半導体メモリ装置。
- 前記冗長プリデコーディング信号を発生する手段は、
複数のヒューズ対と、前記各ヒューズ対を構成する２つのヒューズの一端は前記論理手段の対応する入力端子に共通に接続され、各々が各ヒューズ対中の一つのヒューズの他端とアドレス入力端子中の対応する一つとの間に接続される複数の伝達ゲートを有し、前記各伝達ゲートは前記第２インバータの入力及び出力中の少なくとも一つに応答して対応するアドレス入力端子上のロウ／アドレスを対応するヒューズに伝達し、各々が各ヒューズ対中の他の一つのヒューズの他端と前記アドレス入力端子中の対応する一つとの間に接続され、チップ選択信号及びその相補信号により制御される複数の２重インバータを含むことを特徴とする請求項１に記載の半導体メモリ装置。 - 前記２重インバータの各々は、電源電圧と対応するヒューズとの間に直列に接続される電流通路と前記チップ選択信号及びその相補信号中のある一つと対応するアドレス入力端子とに各々接続されるゲートとを持つ２つの第１チャンネル型のＭＯＳＦＥＴと、対応するヒューズと接地電圧との間に直列に接続される電流通路とチップ選択信号及びその相補的な信号中の他の一つと前記対応するアドレス入力端子とに各々接続されるゲートとを持つ２つの第２チャンネル型のＭＯＳＦＥＴとを含むことを特徴とする請求項４に記載の半導体メモリ装置。
- 欠陥セルを救済するための冗長回路を備える半導体メモリ装置において、
チップ選択信号が印加される入力端子を持つ第１インバータと、
前記チップ選択信号が印加される第１端子を持つヒューズと、
前記ヒューズの第２端子と接地電圧との間に接続され、前記チップ選択信号の論理状態に従って可変するインピーダンスを持ち、前記チップ選択信号が非活性化される時、前記ヒューズの第２端子に所定の第１論理レベルの電圧を印加し、前記チップ選択信号が活性化される時、前記ヒューズの第２端子に所定の第２論理レベルの電圧を印加する可変インピーダンス手段と、
前記ヒューズの前記第２端子に接続される入力端子を持つ第２インバータと、
前記欠陥セルの救済のためのリペアアドレスを貯蔵する回路とロウあるいはカラムアドレスを受け入れるためのアドレス入力端子とを具備し、前記ロウあるいはカラムアドレスが前記リペアアドレスと同一であるか否かの可否を判定する冗長プリデコーディング信号を発生する手段と、
前記チップ選択信号と前記第２インバータの出力と前記冗長プリデコーディング信号とを各々受け入れ、入力された信号の論理的組合により冗長イネーブル信号を発生する論理手段とを含み、
前記冗長回路が前記冗長イネーブル信号が活性化される時に活性化されることを特徴とする半導体メモリ装置。 - 前記可変インピーダンス手段は、前記第２インバータの前記入力端子と前記接地電圧との間に直列に接続される複数のＭＯＳＦＥＴを含むことを特徴とする請求項６に記載の半導体メモリ装置。
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