JPS63220500A - 半導体記憶装置の冗長回路 - Google Patents
半導体記憶装置の冗長回路Info
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- JPS63220500A JPS63220500A JP62053613A JP5361387A JPS63220500A JP S63220500 A JPS63220500 A JP S63220500A JP 62053613 A JP62053613 A JP 62053613A JP 5361387 A JP5361387 A JP 5361387A JP S63220500 A JPS63220500 A JP S63220500A
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- semiconductor memory
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 230000002950 deficient Effects 0.000 claims abstract description 20
- 238000010586 diagram Methods 0.000 description 11
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は、半導体記憶装置の冗長回路に関するもので
ある。
ある。
（従来の技術〕
第７図は、例えばＩＥＩ！Ｈの５Ｃ−１８、ＰＰ、４４
１−４４６に“＾Ｌｏｗ Ｐｏｗｅｒ Ｓｕｂ １００
ｎｓ ２５６Ｋ Ｂｉｔ ＤｙｎａｓｉｃＲＡＭ”とし
てＳ、Ｆｕｊｉｉ等により示されている冗長回路の構成
を示す図である。
１−４４６に“＾Ｌｏｗ Ｐｏｗｅｒ Ｓｕｂ １００
ｎｓ ２５６Ｋ Ｂｉｔ ＤｙｎａｓｉｃＲＡＭ”とし
てＳ、Ｆｕｊｉｉ等により示されている冗長回路の構成
を示す図である。
図において、１はＮＯＲ回路で構成された通常のデコー
ダ回路で、Ａｎ人カアドレスがＡ。
ダ回路で、Ａｎ人カアドレスがＡ。
〜Ａｎまであった場合、Ａ、またはＡ１．Ａ２またはＡ
２−−−−ＡｎまたはＡｎが入力されることを示してい
る。２はワードドライバ回路、３は置換アドレスをプロ
グラムできるスペアデコーダ回路、４はレーザービーム
等で溶断できるリンク素子、５はスペアワードドライバ
回路、ＮＥＣ信号はスペアデコーダ回路３を選択するア
ドレス信号が入力された時に高レベルとなって通常デコ
ーダを非選択状態にするＮｏｒｍａｌ ｌ！１ａｓｅｎ
Ｌ Ｄｉｓａｂｌｅ信号である。 ・ 第８図は第７図に示した冗長回路を使用した半導体記憶
装置の構成を示したものである。
２−−−−ＡｎまたはＡｎが入力されることを示してい
る。２はワードドライバ回路、３は置換アドレスをプロ
グラムできるスペアデコーダ回路、４はレーザービーム
等で溶断できるリンク素子、５はスペアワードドライバ
回路、ＮＥＣ信号はスペアデコーダ回路３を選択するア
ドレス信号が入力された時に高レベルとなって通常デコ
ーダを非選択状態にするＮｏｒｍａｌ ｌ！１ａｓｅｎ
Ｌ Ｄｉｓａｂｌｅ信号である。 ・ 第８図は第７図に示した冗長回路を使用した半導体記憶
装置の構成を示したものである。
１−１〜１−２ｎはｎ個の行アドレスが入力され、２″
本のワード線６から一本を選択する行デコーダ、７−１
〜７−２”はｎ個の列アドレスが入力され、２０本のビ
ット線８から１本を選択する列デコーダ、９はワード線
６とビット線８の交差点に配置されるメモリセル、１０
はスペアワード線、１１は冗長メモリセルある。
本のワード線６から一本を選択する行デコーダ、７−１
〜７−２”はｎ個の列アドレスが入力され、２０本のビ
ット線８から１本を選択する列デコーダ、９はワード線
６とビット線８の交差点に配置されるメモリセル、１０
はスペアワード線、１１は冗長メモリセルある。
次に、第９図の波形図をもとに動作について説明する。
不良ビットを含まない正常アドレスが選択された場合、
ＮＯＲ回路で構成されたデコーダ回路１の出力は、選択
されたデコーダを除いて低レベルとなる。スペアデコー
ダ回路３は正常アドレスでは選択されないので、低レベ
ルとなり、φ。が高レベルとなっても、ＮＥＣ信号は低
レベルを保ち、選択されていた正常デコーダ出力は高レ
ベルを保つ。従って、ワード線駆動信号φ、が高レベル
となると、選択された正常ワード線ＷＬが高レベルとな
り、スペアワード線ＳＷＬは低レベルを保つ。
ＮＯＲ回路で構成されたデコーダ回路１の出力は、選択
されたデコーダを除いて低レベルとなる。スペアデコー
ダ回路３は正常アドレスでは選択されないので、低レベ
ルとなり、φ。が高レベルとなっても、ＮＥＣ信号は低
レベルを保ち、選択されていた正常デコーダ出力は高レ
ベルを保つ。従って、ワード線駆動信号φ、が高レベル
となると、選択された正常ワード線ＷＬが高レベルとな
り、スペアワード線ＳＷＬは低レベルを保つ。
一方、不良ビットを含む不良アドレスが選択された場合
、あらかじめこのアドレスで選択状態となるようにプロ
グラムされていたスペアデコーダ回路３は高レベルを保
つ。モしてφ。が高レベルとなったとき、Ｎ Ｅ ｏ
信号が高レベルとなり、選択されるはずであった不良デ
コーダの出力を低レベルにする。つづいて、φ、が高レ
ベルとなると、不良ワード線ＷＬは低レベルを保ち、そ
のかわりにスペアワード線ＳＷＬが高レベルになり不良
ワード線とスペアワード線の置換が完了する。
、あらかじめこのアドレスで選択状態となるようにプロ
グラムされていたスペアデコーダ回路３は高レベルを保
つ。モしてφ。が高レベルとなったとき、Ｎ Ｅ ｏ
信号が高レベルとなり、選択されるはずであった不良デ
コーダの出力を低レベルにする。つづいて、φ、が高レ
ベルとなると、不良ワード線ＷＬは低レベルを保ち、そ
のかわりにスペアワード線ＳＷＬが高レベルになり不良
ワード線とスペアワード線の置換が完了する。
（発明が解決しようとする問題点）
従来の冗長回路は、以上のように構成されているので、
これを半導体記憶装置に使用した場合、スペアデコーダ
回路のレイアウトが困難で、特に、置換される通常のデ
コーダの組に対してスペアデコーダ回路を多数配置する
と、半導体記憶装置の寸法がむやみに大きくなるものに
なるという問題点があった。
これを半導体記憶装置に使用した場合、スペアデコーダ
回路のレイアウトが困難で、特に、置換される通常のデ
コーダの組に対してスペアデコーダ回路を多数配置する
と、半導体記憶装置の寸法がむやみに大きくなるものに
なるという問題点があった。
この発明は、上記のように問題点を解消するためになさ
れたもので、不良デコーダと置換するスペアデコーダ回
路をコンパクトなものにすることにより、置換される通
常のデコーダの組に対してスペアデコーダ回路を多数配
置しても半導体記憶装置の寸法をむやみに大きなものと
しない同装置の冗長回路を得るとを目的とする。
れたもので、不良デコーダと置換するスペアデコーダ回
路をコンパクトなものにすることにより、置換される通
常のデコーダの組に対してスペアデコーダ回路を多数配
置しても半導体記憶装置の寸法をむやみに大きなものと
しない同装置の冗長回路を得るとを目的とする。
この発明に係る半導体記憶装置の冗長回路は、不良ビッ
トを含む通常デコーダを非選択状態にする手段を有し、
この不良デコーダが選択されたことを検出するデコーダ
状態判定論理回路を設けて、この信号によりスペアデコ
ーダ回路を選択状態にできるようにしたものである。
トを含む通常デコーダを非選択状態にする手段を有し、
この不良デコーダが選択されたことを検出するデコーダ
状態判定論理回路を設けて、この信号によりスペアデコ
ーダ回路を選択状態にできるようにしたものである。
（作用）
この発明にあけるスペアデコーダ回路は、不良デコーダ
が選択されたことを、デコーダ毎に設けたデコーダ状態
判定論理回路の出力により検出し、活性化される。
が選択されたことを、デコーダ毎に設けたデコーダ状態
判定論理回路の出力により検出し、活性化される。
（実施例）
以下、この発明の一実施例を図に基づいて説明する。第
１図において、１２−１〜１２−２’はｎ個の相補アド
レス信号（Ａ ＩまたはＡ、〜Ａ。
１図において、１２−１〜１２−２’はｎ個の相補アド
レス信号（Ａ ＩまたはＡ、〜Ａ。
またはＡ、）が入力されるＮＡＮＤ回路、１３−１〜１
３−２’はＮＡＮＤ回路の出力を受けるインバータ回路
、１４−１〜１４−２′′はワード線信号ＷＬ１〜ＷＬ
２’を発生するワードドライバ回路、１５−１〜１５−
２”はレーザービームで溶断てきるポリシリコン等で形
成されたリンク素子、１６−１〜１８−２’は、ＮＡＮ
Ｄ回路の出力端子Ｎと、この端子Ｎとの間にリンク素子
１５をはさんだインバータ！３の出力端子Ｍとを２つの
入力とし、出力は信号５ＥＥ（Ｓｐａｒｅ Ｅｌｅｍｅ
ｎｔ［！ｎａｂ Ｉｅ）として共通接続されるデコーダ
状態判定論理回路であり、これらによって通常のデコー
ダ回路が構成されている。
３−２’はＮＡＮＤ回路の出力を受けるインバータ回路
、１４−１〜１４−２′′はワード線信号ＷＬ１〜ＷＬ
２’を発生するワードドライバ回路、１５−１〜１５−
２”はレーザービームで溶断てきるポリシリコン等で形
成されたリンク素子、１６−１〜１８−２’は、ＮＡＮ
Ｄ回路の出力端子Ｎと、この端子Ｎとの間にリンク素子
１５をはさんだインバータ！３の出力端子Ｍとを２つの
入力とし、出力は信号５ＥＥ（Ｓｐａｒｅ Ｅｌｅｍｅ
ｎｔ［！ｎａｂ Ｉｅ）として共通接続されるデコーダ
状態判定論理回路であり、これらによって通常のデコー
ダ回路が構成されている。
第２図は第１図に示したデコーダ回路のＣＭＯ３回路に
より具体的構成例を示したものであり、第３図はスペア
デコーダ回路の一例である。
より具体的構成例を示したものであり、第３図はスペア
デコーダ回路の一例である。
次に、第４図、第５図に示す波形図をもとに実施例の動
作を説明する。
作を説明する。
まず、プリチャージ（スタンドバイ）の期間に７１、、
アドレス信号Ａ、、、Ａ、すべてが低レベル（Ｖｓｓレ
ベル）となり、端子Ｎ、Ｌを高レベル（ｖｃｃレベル）
に、Ｍを低レベルにリセットする。不良ビットを含まな
い正常デコーダが選択された時、選択デコーダのアドレ
ス入力の組合せがすべて高レベルとなり、Ｎ点は低レベ
ルに放電される。この時、正常デコーダのリンク素子１
５儲溶断されていないので、Ｌ点も低レベルとなり。
アドレス信号Ａ、、、Ａ、すべてが低レベル（Ｖｓｓレ
ベル）となり、端子Ｎ、Ｌを高レベル（ｖｃｃレベル）
に、Ｍを低レベルにリセットする。不良ビットを含まな
い正常デコーダが選択された時、選択デコーダのアドレ
ス入力の組合せがすべて高レベルとなり、Ｎ点は低レベ
ルに放電される。この時、正常デコーダのリンク素子１
５儲溶断されていないので、Ｌ点も低レベルとなり。
Ｍ点を高レベルに充電する。非選択デコーダにおいては
、アドレス入力のうち少なくとも一つが低レベルである
ため、Ｎ点は高レベルを保ち、リンク素子１５の溶断の
存無にかかわらず、Ｌ点は高レベル、Ｍ点は低レベルを
保つ。従って、φ。が高レベルになってもＳＥＥは低レ
ベルを保ち、ワード線駆動信号φつが高レベルなると、
選択された通常デコーダにつながる通常ワード線ＷＬが
高レベルとなり、スペアワード線ＳＷＬは低レベルを保
つ。
、アドレス入力のうち少なくとも一つが低レベルである
ため、Ｎ点は高レベルを保ち、リンク素子１５の溶断の
存無にかかわらず、Ｌ点は高レベル、Ｍ点は低レベルを
保つ。従って、φ。が高レベルになってもＳＥＥは低レ
ベルを保ち、ワード線駆動信号φつが高レベルなると、
選択された通常デコーダにつながる通常ワード線ＷＬが
高レベルとなり、スペアワード線ＳＷＬは低レベルを保
つ。
一方、不良ビットを含む不良デコーダが選択された時、
選択されるべき通常デコーダのリンク素子１５を溶断し
ておくと、Ｎ点は低レベルとなるが、Ｌ点は高レベルを
保ち、従って、Ｍ点は低レベルを保つ、この時、（Ｎ、
Ｍ）が（低、低）レベルという条件が成立し、デコーダ
状態判疋論理回路１６が導通し、φ。が高レベルとなる
と、スペアデコーダ回路を活性化するＳＥＥが高レベル
に遷移し、φ８が高レベルになると選択された不良デコ
ーダにつながるワード線ＷＬは低レベル（非選択状態）
を保ち、スペアデコーダ回路が活性化され不良ワード線
に代わってスペアワード線ＳＷＬが高レベルとなり置換
が完了する。
選択されるべき通常デコーダのリンク素子１５を溶断し
ておくと、Ｎ点は低レベルとなるが、Ｌ点は高レベルを
保ち、従って、Ｍ点は低レベルを保つ、この時、（Ｎ、
Ｍ）が（低、低）レベルという条件が成立し、デコーダ
状態判疋論理回路１６が導通し、φ。が高レベルとなる
と、スペアデコーダ回路を活性化するＳＥＥが高レベル
に遷移し、φ８が高レベルになると選択された不良デコ
ーダにつながるワード線ＷＬは低レベル（非選択状態）
を保ち、スペアデコーダ回路が活性化され不良ワード線
に代わってスペアワード線ＳＷＬが高レベルとなり置換
が完了する。
第６図は実施例の冗長回路を使用した半導体記憶装置を
示したものである。図中、１７は第２図に示したデコー
ダ回路（１２，１３，１４及び１５で構成される）、１
８は第３図に示したスペアデコーダ回路である。
示したものである。図中、１７は第２図に示したデコー
ダ回路（１２，１３，１４及び１５で構成される）、１
８は第３図に示したスペアデコーダ回路である。
なお、上記実施例ではＮ点１Ｍ点をゲート入力する２つ
の直列接続されたＰチャネルＭＯＳトランジスタでデコ
ーダ状態判定論理回路１６を構成したが、Ｎ点をゲート
入力とするＰチャネルトランジスタとＬ点をゲート入力
とするＮチャネルトランジスタの直列接続で同論理回路
を構成してもよい。
の直列接続されたＰチャネルＭＯＳトランジスタでデコ
ーダ状態判定論理回路１６を構成したが、Ｎ点をゲート
入力とするＰチャネルトランジスタとＬ点をゲート入力
とするＮチャネルトランジスタの直列接続で同論理回路
を構成してもよい。
以上のように、この発明によれば、デコーダ状態判定論
理回路を通常のデコーダ毎に設け、入力されたアドレス
が不良デコーダを選択したかどうかが容易に検知できる
上に、その判定結果を入力するスペアデコーダ回路を採
用したので、置換される通常のデコーダの組に対してス
ペアデコーダ回路を多数コンパクトに配置でき、多数の
冗長回路を有していても寸法の小さい半導体記憶装置が
得られるという効果がある。
理回路を通常のデコーダ毎に設け、入力されたアドレス
が不良デコーダを選択したかどうかが容易に検知できる
上に、その判定結果を入力するスペアデコーダ回路を採
用したので、置換される通常のデコーダの組に対してス
ペアデコーダ回路を多数コンパクトに配置でき、多数の
冗長回路を有していても寸法の小さい半導体記憶装置が
得られるという効果がある。
第１図はこの発明の一実施例によるデコーダ状態判定論
理回路を有するデコーダ回路を示す図、第２図は第１図
に示したデコーダ回路の具体的構成例を示す図、第３図
はこの発明の実施例によるスペアデコーダ回路を示す図
、第４．５図は実施例のデコーダ回路を使用した冗長回
路の動作を説明するための波形図、第６図は実施例の冗
長回路を採用した半導体記憶装置の構成図、第７図は従
来の冗長回路を示す図、第８図は従来の冗長回路を採用
した半導体記憶装置の構成図、第９図は従来の冗長回路
の動作を説明するための波形図である。 図中、１２はＮＡＮＤ回路、１３はインバータ回路、１
４はワードドライバ回路、１５はリンク素子、１６はデ
コーダ状態判定論理回路である。
理回路を有するデコーダ回路を示す図、第２図は第１図
に示したデコーダ回路の具体的構成例を示す図、第３図
はこの発明の実施例によるスペアデコーダ回路を示す図
、第４．５図は実施例のデコーダ回路を使用した冗長回
路の動作を説明するための波形図、第６図は実施例の冗
長回路を採用した半導体記憶装置の構成図、第７図は従
来の冗長回路を示す図、第８図は従来の冗長回路を採用
した半導体記憶装置の構成図、第９図は従来の冗長回路
の動作を説明するための波形図である。 図中、１２はＮＡＮＤ回路、１３はインバータ回路、１
４はワードドライバ回路、１５はリンク素子、１６はデ
コーダ状態判定論理回路である。
Claims (3)
- （１）レーザービーム等で溶断できるリンク素子の前後
の端子を２つの入力とするデコーダ状態判定論理回路を
有するデコーダ回路と、不良デコーダが選択された時に
高レベルとなるデコーダ毎に設けたデコーダ状態判定論
理回路の出力信号により活性化されるスペアデコーダ回
路とを有していることを特徴とする半導体記憶装置の冗
長回路。 - （２）一方の入力信号がアドレス入力を有するＮＡＮＤ
回路の出力であり、他方の入力信号がＮＡＮＤ回路の出
力に直列に接続されたリンク素子の一端を入力に持つイ
ンバータ回路の出力であり、それぞれが直列接続された
２つのＰチャネルＭＯＳトランジスタのゲートに接続さ
れ、出力が複数のデコーダ回路で共通接続されたデコー
ダ状態判定論理回路を有していることを特徴とする特許
請求の範囲第１項に記載の半導体記憶装置の冗長回路。 - （３）一方の入力信号がアドレス入力を有するＮＡＮＤ
回路の出力であり、他方の入力信号がＮＡＮＤ回路の出
力に直列に接続されたリンク素子の一端であり、それぞ
れが直列接続されたＰチャネルＭＯＳトランジスタとＮ
チャネルＭＯＳトランジスタのゲートに入力され、出力
が複数のデコーダ回路で共通接続されたデコーダ状態判
定論理回路を有していることを特徴とする特許請求の範
囲第１項に記載の半導体記憶装置の冗長回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62053613A JPS63220500A (ja) | 1987-03-09 | 1987-03-09 | 半導体記憶装置の冗長回路 |
| US07/163,015 US4839864A (en) | 1987-03-09 | 1988-03-02 | Semiconductor memory device comprising programmable redundancy circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62053613A JPS63220500A (ja) | 1987-03-09 | 1987-03-09 | 半導体記憶装置の冗長回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63220500A true JPS63220500A (ja) | 1988-09-13 |
Family
ID=12947752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62053613A Pending JPS63220500A (ja) | 1987-03-09 | 1987-03-09 | 半導体記憶装置の冗長回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4839864A (ja) |
| JP (1) | JPS63220500A (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03225868A (ja) * | 1990-01-30 | 1991-10-04 | Hitachi Ltd | 固体撮像素子とそれを用いた撮像装置 |
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| US5166556A (en) * | 1991-01-22 | 1992-11-24 | Myson Technology, Inc. | Programmable antifuse structure, process, logic cell and architecture for programmable integrated circuits |
| US5327381A (en) * | 1992-06-03 | 1994-07-05 | Mips Computer Systems, Inc. | Redundancy selection apparatus and method for an array |
| JPH0831573B2 (ja) * | 1992-10-01 | 1996-03-27 | 日本電気株式会社 | ダイナミックｒａｍ |
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| US5808351A (en) * | 1994-02-08 | 1998-09-15 | Prolinx Labs Corporation | Programmable/reprogramable structure using fuses and antifuses |
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| US5726482A (en) * | 1994-02-08 | 1998-03-10 | Prolinx Labs Corporation | Device-under-test card for a burn-in board |
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|---|---|---|---|---|
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| US4556975A (en) * | 1983-02-07 | 1985-12-03 | Westinghouse Electric Corp. | Programmable redundancy circuit |
| JPS6093700A (ja) * | 1983-10-26 | 1985-05-25 | Hitachi Ltd | ライン切換回路およびそれを用いた半導体記憶装置 |
| JPH0666120B2 (ja) * | 1983-11-09 | 1994-08-24 | 株式会社東芝 | 半導体記憶装置の冗長部 |
| JPS60130000A (ja) * | 1983-12-15 | 1985-07-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1987
- 1987-03-09 JP JP62053613A patent/JPS63220500A/ja active Pending
-
1988
- 1988-03-02 US US07/163,015 patent/US4839864A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4839864A (en) | 1989-06-13 |
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