JP3108488B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3108488B2 JP3108488B2 JP03336440A JP33644091A JP3108488B2 JP 3108488 B2 JP3108488 B2 JP 3108488B2 JP 03336440 A JP03336440 A JP 03336440A JP 33644091 A JP33644091 A JP 33644091A JP 3108488 B2 JP3108488 B2 JP 3108488B2
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E50/00—Technologies for the production of fuel of non-fossil origin
- Y02E50/10—Biofuels, e.g. bio-diesel
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置等とい
った半導体集積回路、特に大容量半導体記憶装置におけ
る不良メモリセルを冗長メモリセルに置換えるための回
路に関するものである。
った半導体集積回路、特に大容量半導体記憶装置におけ
る不良メモリセルを冗長メモリセルに置換えるための回
路に関するものである。
【０００２】
【従来の技術】従来、半導体集積回路の１つである大容
量の半導体記憶装置においては、歩留りを上げる目的
で、不良メモリセルを救済するための冗長メモリセルを
用意し、もし通常のメモリセルに不良が生じた場合、該
不良メモリセルを使用せずに冗長メモリセルを使用して
不良品を救済する方式が用いられている。不良メモリセ
ルを冗長メモリセルに置き換える方式は、例えばレーザ
ヒューズを使い、不良メモリセルのアドレスをプログラ
ムし、その不良アドレスに一致したときには冗長メモリ
セルをアクセスする方式がとられている。この構成例を
図２及び図３に示す。
量の半導体記憶装置においては、歩留りを上げる目的
で、不良メモリセルを救済するための冗長メモリセルを
用意し、もし通常のメモリセルに不良が生じた場合、該
不良メモリセルを使用せずに冗長メモリセルを使用して
不良品を救済する方式が用いられている。不良メモリセ
ルを冗長メモリセルに置き換える方式は、例えばレーザ
ヒューズを使い、不良メモリセルのアドレスをプログラ
ムし、その不良アドレスに一致したときには冗長メモリ
セルをアクセスする方式がとられている。この構成例を
図２及び図３に示す。
【０００３】図２は、半導体集積回路の一つである従来
の半導体記憶装置の一構成例を示すブロック図である。
の半導体記憶装置の一構成例を示すブロック図である。
【０００４】この半導体記憶装置は、装置全体を制御す
るコントロール回路１を有し、その出力側に入／出力回
路（以下、Ｉ／Ｏ回路という）２、列アドレスバッファ
・プリデコーダ１１、行アドレスバッファ・プリデコー
ダ１２、列デコーダ２１、及び行デコーダ２２が接続さ
れている。
るコントロール回路１を有し、その出力側に入／出力回
路（以下、Ｉ／Ｏ回路という）２、列アドレスバッファ
・プリデコーダ１１、行アドレスバッファ・プリデコー
ダ１２、列デコーダ２１、及び行デコーダ２２が接続さ
れている。
【０００５】コントロール回路１は、逆相のチップセレ
クト信号ＣＳ、逆相のライトイネーブル信号ＷＥ、及び
逆相のアウトプットイネーブル信号ＯＥ等を入力し、逆
相のプリチャージ信号ＸＤＰ等といった種々の制御信号
を出力し、読出し（リード）または書込み（ライト）の
制御、データ出力の可否、及び各ブロックの動作タイミ
ング（例えば、外部アドレスＡ０〜Ａｍ，Ａｍ＋１〜Ａ
ｎの取り込み、プリデコーダ出力、デコーダ出力、リセ
ット等）の制御を行う回路である。Ｉ／Ｏ回路２は、コ
ントロール回路１から出力される制御信号に基づき、デ
ータの入力または出力を行う回路である。
クト信号ＣＳ、逆相のライトイネーブル信号ＷＥ、及び
逆相のアウトプットイネーブル信号ＯＥ等を入力し、逆
相のプリチャージ信号ＸＤＰ等といった種々の制御信号
を出力し、読出し（リード）または書込み（ライト）の
制御、データ出力の可否、及び各ブロックの動作タイミ
ング（例えば、外部アドレスＡ０〜Ａｍ，Ａｍ＋１〜Ａ
ｎの取り込み、プリデコーダ出力、デコーダ出力、リセ
ット等）の制御を行う回路である。Ｉ／Ｏ回路２は、コ
ントロール回路１から出力される制御信号に基づき、デ
ータの入力または出力を行う回路である。
【０００６】列アドレスバッファ・プリデコーダ１１
は、外部アドレスＡ０〜Ａｍをプリデコードして列アド
レスＡＣを出力する回路であり、複数の２入力ＮＡＮＤ
ゲート及びインバータ等で構成されている。行アドレス
バッファ・プリデコーダ１２は、外部アドレスＡｍ＋１
〜Ａｎをプリデコードして行アドレスＡＲを出力する回
路であり、複数の２入力ＮＡＮＤゲート及びインバータ
等で構成されている。
は、外部アドレスＡ０〜Ａｍをプリデコードして列アド
レスＡＣを出力する回路であり、複数の２入力ＮＡＮＤ
ゲート及びインバータ等で構成されている。行アドレス
バッファ・プリデコーダ１２は、外部アドレスＡｍ＋１
〜Ａｎをプリデコードして行アドレスＡＲを出力する回
路であり、複数の２入力ＮＡＮＤゲート及びインバータ
等で構成されている。
【０００７】列デコーダ２１は列アドレスＡＣをデコー
ドして列方向のメモリセルを選択する回路であり、さら
に行デコーダ２２は行アドレスＡＲをデコードして行方
向のメモリセルを選択する回路である。列デコーダ２１
は、Ｉ／Ｏスイッチ２３を介してメモリセルマトリクス
３０のビット線に接続され、該メモリセルマトリクス３
０のワード線が行デコーダ２２により選択されるように
なっている。メモリセルマトリクス３０は、複数のビッ
ト線及びワード線を有し、それらの各交差箇所にメモリ
セルがそれぞれ接続されてマトリクス状に配列されてい
る。
ドして列方向のメモリセルを選択する回路であり、さら
に行デコーダ２２は行アドレスＡＲをデコードして行方
向のメモリセルを選択する回路である。列デコーダ２１
は、Ｉ／Ｏスイッチ２３を介してメモリセルマトリクス
３０のビット線に接続され、該メモリセルマトリクス３
０のワード線が行デコーダ２２により選択されるように
なっている。メモリセルマトリクス３０は、複数のビッ
ト線及びワード線を有し、それらの各交差箇所にメモリ
セルがそれぞれ接続されてマトリクス状に配列されてい
る。
【０００８】列アドレスバッファ・プリデコーダ１１及
び行アドレスバッファ・プリデコーダ１２の出力側に
は、不良アドレスプログラム回路４１，４２がそれぞれ
接続されている。一方の不良アドレスプログラム回路４
１の出力側は、列冗長デコーダ５１を介して、複数の冗
長メモリセルからなる列冗長メモリセルアレイ６１に接
続されている。他方の不良アドレスプログラム回路４２
の出力側は、行冗長デコーダ５２を介して、複数の冗長
メモリセルからなる行冗長メモリセルアレイ６２に接続
されている。
び行アドレスバッファ・プリデコーダ１２の出力側に
は、不良アドレスプログラム回路４１，４２がそれぞれ
接続されている。一方の不良アドレスプログラム回路４
１の出力側は、列冗長デコーダ５１を介して、複数の冗
長メモリセルからなる列冗長メモリセルアレイ６１に接
続されている。他方の不良アドレスプログラム回路４２
の出力側は、行冗長デコーダ５２を介して、複数の冗長
メモリセルからなる行冗長メモリセルアレイ６２に接続
されている。
【０００９】列側の不良アドレスプログラム回路４１
は、プログラムヒューズ（例えば、レーザヒューズ）を
用いてメモリセルマトリクス３０内の不良メモリセルの
不良アドレスを予めプログラムしておき、該不良アドレ
スに対する列アドレスＡＣの一致／不一致を検出して一
致のときには活性化状態、不一致のときには非活性化状
態の逆相の冗長イネーブル信号ＲＤＥｃを列冗長デコー
ダ５１へ出力する回路である。列冗長デコーダ５１は、
冗長イネーブル信号ＲＤＥｃが活性化状態のとき、前記
不良アドレスをデコードして列冗長メモリセルアレイ６
１内の冗長メモリセルを選択する回路である。
は、プログラムヒューズ（例えば、レーザヒューズ）を
用いてメモリセルマトリクス３０内の不良メモリセルの
不良アドレスを予めプログラムしておき、該不良アドレ
スに対する列アドレスＡＣの一致／不一致を検出して一
致のときには活性化状態、不一致のときには非活性化状
態の逆相の冗長イネーブル信号ＲＤＥｃを列冗長デコー
ダ５１へ出力する回路である。列冗長デコーダ５１は、
冗長イネーブル信号ＲＤＥｃが活性化状態のとき、前記
不良アドレスをデコードして列冗長メモリセルアレイ６
１内の冗長メモリセルを選択する回路である。
【００１０】同様に、行側の不良アドレスプログラム回
路４２は、プログラムヒューズ（例えば、レーザヒュー
ズ）を用いてメモリセルマトリクス３０内の不良メモリ
セルの不良アドレスを予めプログラムしておき、コント
ロール回路１から供給される逆相のプリチャージ信号Ｘ
ＤＰによりプリチャージされ行アドレスバッファ・プリ
デコーダ１２から行アドレスＡＲが供給されると、該不
良アドレスに対する行アドレスＡＲの一致／不一致を検
出して一致のときには活性化状態、不一致のときには非
活性化状態の逆相の冗長イネーブル信号ＲＤＥｒを行冗
長デコーダ５２へ出力する回路である。行冗長デコーダ
５２は、冗長イネーブル信号ＲＤＥｒが活性化状態のと
き、前記不良アドレスをデコードして行冗長メモリセル
アレイ６２内の冗長メモリセルを選択する回路である。
路４２は、プログラムヒューズ（例えば、レーザヒュー
ズ）を用いてメモリセルマトリクス３０内の不良メモリ
セルの不良アドレスを予めプログラムしておき、コント
ロール回路１から供給される逆相のプリチャージ信号Ｘ
ＤＰによりプリチャージされ行アドレスバッファ・プリ
デコーダ１２から行アドレスＡＲが供給されると、該不
良アドレスに対する行アドレスＡＲの一致／不一致を検
出して一致のときには活性化状態、不一致のときには非
活性化状態の逆相の冗長イネーブル信号ＲＤＥｒを行冗
長デコーダ５２へ出力する回路である。行冗長デコーダ
５２は、冗長イネーブル信号ＲＤＥｒが活性化状態のと
き、前記不良アドレスをデコードして行冗長メモリセル
アレイ６２内の冗長メモリセルを選択する回路である。
【００１１】この種の半導体記憶装置では、例えばメモ
リセルマトリクス３０内の不良メモリセルに対するアク
セス（書込みまたは読出し）を行う場合、その不良メモ
リセルに対する不良アドレスを不良アドレスプログラム
回路４１，４２で予めプログラムしておく。そして、コ
ントロール回路１の制御信号によって装置全体の動作を
開始すると、列アドレスバッファ・プリデコーダ１１、
及び行アドレスバッファ・プリデコーダ１２がそれぞれ
外部アドレスＡ０〜Ａｍ，Ａｍ＋１〜Ａｎを取り込んで
プリデコードする。
リセルマトリクス３０内の不良メモリセルに対するアク
セス（書込みまたは読出し）を行う場合、その不良メモ
リセルに対する不良アドレスを不良アドレスプログラム
回路４１，４２で予めプログラムしておく。そして、コ
ントロール回路１の制御信号によって装置全体の動作を
開始すると、列アドレスバッファ・プリデコーダ１１、
及び行アドレスバッファ・プリデコーダ１２がそれぞれ
外部アドレスＡ０〜Ａｍ，Ａｍ＋１〜Ａｎを取り込んで
プリデコードする。
【００１２】列アドレスバッファ・プリデコーダ１１
は、外部アドレスＡ０〜Ａｍをプリデコードして列アド
レスＡＣを生成し、その列アドレスＡＣを列デコードダ
２１及び不良アドレスプログラム回路４１へ供給する。
同様に、行アドレスバッファ・プリデコーダ１２は、外
部アドレスＡｍ＋１〜Ａｎをプリデコードして行アドレ
スＡＲを生成し、その行アドレスＡＲを行デコーダ２２
及び不良アドレスプログラム回路４２へ供給する。
は、外部アドレスＡ０〜Ａｍをプリデコードして列アド
レスＡＣを生成し、その列アドレスＡＣを列デコードダ
２１及び不良アドレスプログラム回路４１へ供給する。
同様に、行アドレスバッファ・プリデコーダ１２は、外
部アドレスＡｍ＋１〜Ａｎをプリデコードして行アドレ
スＡＲを生成し、その行アドレスＡＲを行デコーダ２２
及び不良アドレスプログラム回路４２へ供給する。
【００１３】列側の不良アドレスプログラム回路４１
は、予めプログラムされた不良アドレスと列アドレスバ
ッファ・プリデコーダ１１からの列アドレスＡＣとの一
致／不一致の検出を行う。ここでは、不良メモリセルが
アクセスの対象となっているので、不良アドレスプログ
ラム回路４１は、一致と検出し、冗長イネーブル信号Ｒ
ＤＥｃを活性化させる。すると、列冗長デコーダ５１が
動作し、不良アドレスをデコードして不良メモリセルに
対応する冗長メモリセルアレイ６１内の列方向を選択す
る。
は、予めプログラムされた不良アドレスと列アドレスバ
ッファ・プリデコーダ１１からの列アドレスＡＣとの一
致／不一致の検出を行う。ここでは、不良メモリセルが
アクセスの対象となっているので、不良アドレスプログ
ラム回路４１は、一致と検出し、冗長イネーブル信号Ｒ
ＤＥｃを活性化させる。すると、列冗長デコーダ５１が
動作し、不良アドレスをデコードして不良メモリセルに
対応する冗長メモリセルアレイ６１内の列方向を選択す
る。
【００１４】同様に、行側の不良アドレスプログラム回
路４２は、行アドレスバッファ・プリデコーダ１２から
の行アドレスＡＲと、予めプログラムされた不良アドレ
スとの一致／不一致を検出する。ここでは、不良メモリ
セルがアクセスされているので、一致の検出を行うた
め、該不良アドレスプログラム回路４２が冗長イネーブ
ル信号ＲＤＥｒを活性化し、行冗長デコーダ５２が動作
する。行冗長デコーダ５２では、不良アドレスをデコー
ドし、不良メモリセルに対応する冗長メモリセルアレイ
６２内の行方向を選択する。
路４２は、行アドレスバッファ・プリデコーダ１２から
の行アドレスＡＲと、予めプログラムされた不良アドレ
スとの一致／不一致を検出する。ここでは、不良メモリ
セルがアクセスされているので、一致の検出を行うた
め、該不良アドレスプログラム回路４２が冗長イネーブ
ル信号ＲＤＥｒを活性化し、行冗長デコーダ５２が動作
する。行冗長デコーダ５２では、不良アドレスをデコー
ドし、不良メモリセルに対応する冗長メモリセルアレイ
６２内の行方向を選択する。
【００１５】これにより、メモリセルマトリクス３０内
の不良メモリセルに対応する冗長メモリセルが選択され
る。その後、選択された冗長メモリセルに対し、Ｉ／Ｏ
スイッチ２３及びＩ／Ｏ回路２を介してデータの読出し
または書込みが行われる。図３は、図２の半導体記憶装
置における各不良アドレスプログラム回路４１，４２の
一構成例を示す回路図である。
の不良メモリセルに対応する冗長メモリセルが選択され
る。その後、選択された冗長メモリセルに対し、Ｉ／Ｏ
スイッチ２３及びＩ／Ｏ回路２を介してデータの読出し
または書込みが行われる。図３は、図２の半導体記憶装
置における各不良アドレスプログラム回路４１，４２の
一構成例を示す回路図である。
【００１６】この不良アドレスプログラム回路は、複数
のレーザヒューズ１０１〜１１２，…からなるプログラ
ムヒューズ回路１００を有し、そのレーザヒューズ１０
１〜１１２，…の一方がノード１００Ｎに共通接続され
ている。ノード１００Ｎは、並列接続されたＰチャネル
型ＭＯＳトランジスタ（以下、ＰＭＯＳという）１２
１，１２２を介して電源電位ＶＣＣに接続されると共
に、信号反転用のインバータ１２３を介して該ＰＭＯＳ
１２２のゲートに接続されている。このインバータ１２
３から、逆相の冗長イネーブル信号ＲＤＥ（ＲＤＥｃ，
ＲＤＥｒ）が出力される。ＰＭＯＳ１２１のゲートは、
逆相のプリチャージ信号ＸＤＰに接続されている。
のレーザヒューズ１０１〜１１２，…からなるプログラ
ムヒューズ回路１００を有し、そのレーザヒューズ１０
１〜１１２，…の一方がノード１００Ｎに共通接続され
ている。ノード１００Ｎは、並列接続されたＰチャネル
型ＭＯＳトランジスタ（以下、ＰＭＯＳという）１２
１，１２２を介して電源電位ＶＣＣに接続されると共
に、信号反転用のインバータ１２３を介して該ＰＭＯＳ
１２２のゲートに接続されている。このインバータ１２
３から、逆相の冗長イネーブル信号ＲＤＥ（ＲＤＥｃ，
ＲＤＥｒ）が出力される。ＰＭＯＳ１２１のゲートは、
逆相のプリチャージ信号ＸＤＰに接続されている。
【００１７】各レーザヒューズ１０１〜１１２，…の他
端は、各ＮＭＯＳ１３１〜１４２，…を介してノード１
４０Ｎに共通接続され、そのノード１４０Ｎが、逆相の
プリチャージ信号ＸＤＰでゲート制御されるＮＭＯＳ１
５１を介して、グランドに接続されている。各ＮＭＯＳ
１３１〜１４２，…は、図２の列アドレスバッファ・プ
リデコーダ１１から出力される列アドレスＡＣ、あるい
は行アドレスバッファ・プリデコーダ１２から出力され
る行アドレスＡＲのアドレスＡ２３，Ａ２３，Ａ２３，
Ａ２３〜Ａ６７，Ａ６７，Ａ６７，Ａ６７，…（但し、
“３”等は逆相を意味する）により、それぞれオン，オ
フ制御されるようになっている。
端は、各ＮＭＯＳ１３１〜１４２，…を介してノード１
４０Ｎに共通接続され、そのノード１４０Ｎが、逆相の
プリチャージ信号ＸＤＰでゲート制御されるＮＭＯＳ１
５１を介して、グランドに接続されている。各ＮＭＯＳ
１３１〜１４２，…は、図２の列アドレスバッファ・プ
リデコーダ１１から出力される列アドレスＡＣ、あるい
は行アドレスバッファ・プリデコーダ１２から出力され
る行アドレスＡＲのアドレスＡ２３，Ａ２３，Ａ２３，
Ａ２３〜Ａ６７，Ａ６７，Ａ６７，Ａ６７，…（但し、
“３”等は逆相を意味する）により、それぞれオン，オ
フ制御されるようになっている。
【００１８】図４は、図３の動作波形図である。図２の
メモリセルマトリクス３０内に不良メモリセルがあり、
その不良メモリセルのアドレスを図３の不良アドレスプ
ログラム回路で予めプログラムする。例えば、列アドレ
スＡＣあるいは行アドレスＡＲにおいて、不良アドレス
をＡ２３，Ａ４５，Ａ６７とすると、そのアドレスに対
応した図３中の×印で示すレーザヒューズ１０１，１０
５，１０９を予め切断しておく。
メモリセルマトリクス３０内に不良メモリセルがあり、
その不良メモリセルのアドレスを図３の不良アドレスプ
ログラム回路で予めプログラムする。例えば、列アドレ
スＡＣあるいは行アドレスＡＲにおいて、不良アドレス
をＡ２３，Ａ４５，Ａ６７とすると、そのアドレスに対
応した図３中の×印で示すレーザヒューズ１０１，１０
５，１０９を予め切断しておく。
【００１９】まず、リセット状態では図２のコントロー
ル回路１から出力されるプリチャージ信号ＸＤＰが
“Ｌ”レベル、及び列アドレスバッファ・プリデコーダ
１１あるいは行アドレスバッファ・プリデコーダ１２か
ら出力されるアドレスＡ２３，Ａ２３，Ａ２３，Ａ２３
〜Ａ６７，Ａ６７，Ａ６７，Ａ６７，…が“Ｌ”レベル
なので、図３のＰＭＯＳ１２１がオンし、電源電位ＶＣ
Ｃがノード１００Ｎに供給される。ノード１００Ｎの
“Ｈ”レベルは、インバータ１２３で反転され、長イネ
ーブル信号ＲＤＥが“Ｌ”レベルである。
ル回路１から出力されるプリチャージ信号ＸＤＰが
“Ｌ”レベル、及び列アドレスバッファ・プリデコーダ
１１あるいは行アドレスバッファ・プリデコーダ１２か
ら出力されるアドレスＡ２３，Ａ２３，Ａ２３，Ａ２３
〜Ａ６７，Ａ６７，Ａ６７，Ａ６７，…が“Ｌ”レベル
なので、図３のＰＭＯＳ１２１がオンし、電源電位ＶＣ
Ｃがノード１００Ｎに供給される。ノード１００Ｎの
“Ｈ”レベルは、インバータ１２３で反転され、長イネ
ーブル信号ＲＤＥが“Ｌ”レベルである。
【００２０】次に、読出しまたは書込みのアクティブサ
イクルに入ると、外部アドレスＡ０〜Ａｍ，Ａｍ＋１〜
Ａｎが列アドレスバッファ・プリデコーダ１１及び行ア
ドレスバッファ・プリデコーダ１２に取り込まれ、該列
アドレスバッファ・プリデコーダ１１から列アドレスＡ
Ｃが出力されると共に、該行アドレスバッファ・プリデ
コーダ１２から行アドレスＡＲが出力されるので、図３
のアドレスＡ２３，Ａ２３，Ａ２３，Ａ２３〜Ａ６７，
Ａ６７，Ａ６７，Ａ６７，…が、ＮＭＯＳ１３１〜１４
２，…のゲートにそれぞれ印加される。
イクルに入ると、外部アドレスＡ０〜Ａｍ，Ａｍ＋１〜
Ａｎが列アドレスバッファ・プリデコーダ１１及び行ア
ドレスバッファ・プリデコーダ１２に取り込まれ、該列
アドレスバッファ・プリデコーダ１１から列アドレスＡ
Ｃが出力されると共に、該行アドレスバッファ・プリデ
コーダ１２から行アドレスＡＲが出力されるので、図３
のアドレスＡ２３，Ａ２３，Ａ２３，Ａ２３〜Ａ６７，
Ａ６７，Ａ６７，Ａ６７，…が、ＮＭＯＳ１３１〜１４
２，…のゲートにそれぞれ印加される。
【００２１】ここで、アドレスＡ２３，Ａ２３，Ａ２
３，Ａ２３〜Ａ６７，Ａ６７，Ａ６７，Ａ６７，…の
内、Ａ２３，Ａ４５，Ａ６７が“Ｈ”レベル、他が
“Ｌ”レベルの場合、このアドレスＡ２３，Ａ４５，Ａ
６７と、プログラムヒューズ回路１００でプログラムさ
れたアドレスとが一致するので、図２のコントロール回
路１から出力されるプリチャージ信号ＸＤＰが“Ｈ”レ
ベルに遷移しても、ノード１００Ｎが“Ｈ”レベルを保
持するので、それがインバータ１２３で反転されて冗長
イネーブル信号ＲＤＥが“Ｌ”レベルとなる。すると、
図２の列デコーダ２１及び行デコーダ２２がディスエー
ブル（禁止状態）、列冗長デコーダ５１及び行冗長デコ
ーダ５２がイネーブル（動作可能状態）となり、列冗長
メモリセルアレイ６１及び行冗長メモリセルアレイ６２
内の冗長メモリセルが選択され、それに対するアクセス
が行われる。
３，Ａ２３〜Ａ６７，Ａ６７，Ａ６７，Ａ６７，…の
内、Ａ２３，Ａ４５，Ａ６７が“Ｈ”レベル、他が
“Ｌ”レベルの場合、このアドレスＡ２３，Ａ４５，Ａ
６７と、プログラムヒューズ回路１００でプログラムさ
れたアドレスとが一致するので、図２のコントロール回
路１から出力されるプリチャージ信号ＸＤＰが“Ｈ”レ
ベルに遷移しても、ノード１００Ｎが“Ｈ”レベルを保
持するので、それがインバータ１２３で反転されて冗長
イネーブル信号ＲＤＥが“Ｌ”レベルとなる。すると、
図２の列デコーダ２１及び行デコーダ２２がディスエー
ブル（禁止状態）、列冗長デコーダ５１及び行冗長デコ
ーダ５２がイネーブル（動作可能状態）となり、列冗長
メモリセルアレイ６１及び行冗長メモリセルアレイ６２
内の冗長メモリセルが選択され、それに対するアクセス
が行われる。
【００２２】また、アクティブサイクルにおいて、アド
レスＡ２３，Ａ４５，Ａ６７以外のアドレスが“Ｈ”レ
ベルになると、該アドレスＡ２３，Ａ２３，Ａ２３，Ａ
２３〜Ａ６７，Ａ６７，Ａ６７，Ａ６７，…と、プログ
ラムヒューズ回路１００によりプログラムされたアドレ
スとが不一致となるので、ノード１００ＮがＮＭＯＳ１
５１を介して“Ｌ”レベルとなり、それがインバータ１
２３で反転されて冗長イネーブル信号ＲＤＥが“Ｈ”レ
ベルとなる。すると、図２の列冗長デコーダ５１及び行
冗長デコーダ５２がディスエーブル、列デコーダ２１及
び行デコーダ２２がイネーブルとなり、メモリセルマト
リクス３０内のメモリセルに対するアクセスが行われ
る。
レスＡ２３，Ａ４５，Ａ６７以外のアドレスが“Ｈ”レ
ベルになると、該アドレスＡ２３，Ａ２３，Ａ２３，Ａ
２３〜Ａ６７，Ａ６７，Ａ６７，Ａ６７，…と、プログ
ラムヒューズ回路１００によりプログラムされたアドレ
スとが不一致となるので、ノード１００ＮがＮＭＯＳ１
５１を介して“Ｌ”レベルとなり、それがインバータ１
２３で反転されて冗長イネーブル信号ＲＤＥが“Ｈ”レ
ベルとなる。すると、図２の列冗長デコーダ５１及び行
冗長デコーダ５２がディスエーブル、列デコーダ２１及
び行デコーダ２２がイネーブルとなり、メモリセルマト
リクス３０内のメモリセルに対するアクセスが行われ
る。
【００２３】
【発明が解決しようとする課題】しかしながら、上記構
成の装置では、次のような課題があった。半導体記憶装
置の大容量化と共に不良アドレスプログラム回路４１，
４２の回路規模も増大しつつある。この不良アドレスプ
ログラム回路４１，４２内に、もし回路ミスやパターン
ミス等が発生し、通常動作を妨げる原因になっていたな
らば、第１回目の試作ウエハが製作でき、それを評価す
る際、何も確認できないことがある。仮に、１つの不良
アドレスプログラム回路４１，４２をレーザあるいはＦ
ＩＢ（Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａａｍ、集束イオ
ンビーム）等の装置でリペア（チップ上で配線の切断、
接続、変更等の加工や修理）が可能だとしても、近年の
大容量半導体記憶装置には不良アドレスプログラム回路
４１，４２が多数搭載されており（例えば、１６Ｍクラ
スで３２行、３２列）、全てをリペアするのは大変な作
業である。
成の装置では、次のような課題があった。半導体記憶装
置の大容量化と共に不良アドレスプログラム回路４１，
４２の回路規模も増大しつつある。この不良アドレスプ
ログラム回路４１，４２内に、もし回路ミスやパターン
ミス等が発生し、通常動作を妨げる原因になっていたな
らば、第１回目の試作ウエハが製作でき、それを評価す
る際、何も確認できないことがある。仮に、１つの不良
アドレスプログラム回路４１，４２をレーザあるいはＦ
ＩＢ（Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａａｍ、集束イオ
ンビーム）等の装置でリペア（チップ上で配線の切断、
接続、変更等の加工や修理）が可能だとしても、近年の
大容量半導体記憶装置には不良アドレスプログラム回路
４１，４２が多数搭載されており（例えば、１６Ｍクラ
スで３２行、３２列）、全てをリペアするのは大変な作
業である。
【００２４】さらに、不良アドレスプログラム回路４
１，４２、列冗長デコーダ５１、行冗長デコーダ５２、
列冗長メモリセルアレイ６１、及び行冗長メモリセルア
レイ６２からなる冗長回路の使用時の特性と、非使用時
の特性とを比較する際にも、一旦、冗長メモリセルに置
き換えたアドレスを容易に元に戻せた方が作業性が良い
が、従来の装置では一旦、レーザヒューズ１０１〜１１
２，…をレーザによって切断し、プログラムしてしまう
と、元には戻せない。
１，４２、列冗長デコーダ５１、行冗長デコーダ５２、
列冗長メモリセルアレイ６１、及び行冗長メモリセルア
レイ６２からなる冗長回路の使用時の特性と、非使用時
の特性とを比較する際にも、一旦、冗長メモリセルに置
き換えたアドレスを容易に元に戻せた方が作業性が良い
が、従来の装置では一旦、レーザヒューズ１０１〜１１
２，…をレーザによって切断し、プログラムしてしまう
と、元には戻せない。
【００２５】本発明は、前記従来技術が持っていた課題
として、大容量半導体記憶装置の不良アドレスプログラ
ム回路に回路またはパターンに不具合が生じて通常動作
を妨げ、初期評価時における通常動作の確認がしにくい
という点、及び冗長メモリセル使用時と非使用時の特性
比較をする場合に一旦冗長メモリセルと置き換えたアド
レスを元に戻せないために作業性が低いという点につい
て解決した、導体記憶装置等といった半導体集積回路を
提供するものである。
として、大容量半導体記憶装置の不良アドレスプログラ
ム回路に回路またはパターンに不具合が生じて通常動作
を妨げ、初期評価時における通常動作の確認がしにくい
という点、及び冗長メモリセル使用時と非使用時の特性
比較をする場合に一旦冗長メモリセルと置き換えたアド
レスを元に戻せないために作業性が低いという点につい
て解決した、導体記憶装置等といった半導体集積回路を
提供するものである。
【００２６】
【課題を解決するための手段】本発明は、前記課題を解
決するために、マトリクス状に配置された複数のメモリ
セル及びこの不良メモリセル救済用の複数の冗長メモリ
セルと、プログラムヒューズを用いて前記不良メモリセ
ルの不良アドレスをあらかじめプログラムしておき、該
不良アドレスに対する入力アドレスの一致／不一致を検
出して一致のときには活性化状態、不一致のときには非
活性化状態の冗長イネーブル信号を出力する複数の不良
アドレスプログラム回路と、前記冗長イネーブル信号が
非活性化状態のときに前記入力アドレスをデコードして
前記メモリセルを選択するデコーダと、前記冗長イネー
ブル信号が活性化状態のとき前記不良アドレスをデコー
ドして前記冗長メモリセルを選択する冗長デコーダと
を、備えた半導体集積回路において、前記複数の不良ア
ドレスプログラム回路のすべてに接続され、マスターヒ
ューズを有し、このマスターヒューズが切断された場
合、前記複数の不良アドレスプログラム回路のすべてか
ら出力される冗長イネーブル信号を強制的に非活性化状
態にするマスターヒューズ回路を有している。
決するために、マトリクス状に配置された複数のメモリ
セル及びこの不良メモリセル救済用の複数の冗長メモリ
セルと、プログラムヒューズを用いて前記不良メモリセ
ルの不良アドレスをあらかじめプログラムしておき、該
不良アドレスに対する入力アドレスの一致／不一致を検
出して一致のときには活性化状態、不一致のときには非
活性化状態の冗長イネーブル信号を出力する複数の不良
アドレスプログラム回路と、前記冗長イネーブル信号が
非活性化状態のときに前記入力アドレスをデコードして
前記メモリセルを選択するデコーダと、前記冗長イネー
ブル信号が活性化状態のとき前記不良アドレスをデコー
ドして前記冗長メモリセルを選択する冗長デコーダと
を、備えた半導体集積回路において、前記複数の不良ア
ドレスプログラム回路のすべてに接続され、マスターヒ
ューズを有し、このマスターヒューズが切断された場
合、前記複数の不良アドレスプログラム回路のすべてか
ら出力される冗長イネーブル信号を強制的に非活性化状
態にするマスターヒューズ回路を有している。
【００２７】
【作用】本発明によれば、以上のように半導体記憶装置
等といった半導体集積回路を構成したので、マスタヒュ
ーズ回路は、マスターヒューズが切断された場合、複数
の不良アドレスプログラム回路によってプログラムした
アドレスとアクセスしたアドレスとの一致／不一致に関
わらず、該複数の不良アドレスプログラム回路から出力
される全ての冗長イネーブル信号を強制的に非活性化状
態にする。これにより、冗長メモリセルのアクセスが禁
止されてノーマルアドレスのアクセスが行える。従っ
て、前記課題を解決できるのである。
等といった半導体集積回路を構成したので、マスタヒュ
ーズ回路は、マスターヒューズが切断された場合、複数
の不良アドレスプログラム回路によってプログラムした
アドレスとアクセスしたアドレスとの一致／不一致に関
わらず、該複数の不良アドレスプログラム回路から出力
される全ての冗長イネーブル信号を強制的に非活性化状
態にする。これにより、冗長メモリセルのアクセスが禁
止されてノーマルアドレスのアクセスが行える。従っ
て、前記課題を解決できるのである。
【００２８】
【実施例】図１は、本発明の実施例を示すもので、半導
体記憶装置内の不良アドレスプログラム回路の回路図で
あり、従来の図２及び図３中の要素と共通の要素には共
通の符号が付されている。この不良アドレスプログラム
回路は、例えば図２の半導体記憶装置内に設けられる回
路であり、従来の図３と同様に、レーザヒューズ１０１
〜１１２，…からなるプログラムヒューズ１００を備
え、その各ヒューズ１０１〜１１２，…の一端がノード
１００Ｎに共通接続され、他端がＮＭＯＳ１３１〜１４
２，…を介してノード１４０Ｎに共通接続されている。
ノード１００Ｎは、並列接続されたＰＭＯＳ１２１，１
２２を介して電源電位ＶＣＣに接続されると共に、逆相
の冗長イネーブル信号ＲＤＥを出力するインバータ１２
３を介して該ＰＭＯＳ１２２のゲートに接続されてい
る。ＰＭＯＳ１２１のゲートは、図２のコントロール回
路１から出力される逆相のプリチャージ信号ＸＤＰに接
続されている。
体記憶装置内の不良アドレスプログラム回路の回路図で
あり、従来の図２及び図３中の要素と共通の要素には共
通の符号が付されている。この不良アドレスプログラム
回路は、例えば図２の半導体記憶装置内に設けられる回
路であり、従来の図３と同様に、レーザヒューズ１０１
〜１１２，…からなるプログラムヒューズ１００を備
え、その各ヒューズ１０１〜１１２，…の一端がノード
１００Ｎに共通接続され、他端がＮＭＯＳ１３１〜１４
２，…を介してノード１４０Ｎに共通接続されている。
ノード１００Ｎは、並列接続されたＰＭＯＳ１２１，１
２２を介して電源電位ＶＣＣに接続されると共に、逆相
の冗長イネーブル信号ＲＤＥを出力するインバータ１２
３を介して該ＰＭＯＳ１２２のゲートに接続されてい
る。ＰＭＯＳ１２１のゲートは、図２のコントロール回
路１から出力される逆相のプリチャージ信号ＸＤＰに接
続されている。
【００２９】各ＮＭＯＳ１３１〜１４２，…のゲートに
は、図２の列アドレスバッファ・プリデコーダ１１から
出力される列アドレスＡＣ、あるいは行アドレスバッフ
ァ・プリデコーダ１２から出力される行アドレスＡＲの
アドレスＡ２３，Ａ２３，Ａ２３，Ａ２３〜Ａ６７，Ａ
６７，Ａ６７，Ａ６７，…が、それぞれ供給される。こ
のＮＭＯＳ１３１〜１４２，…に共通接続されたノード
１４０Ｎは、逆相のプリチャージ信号ＸＤＰによりゲー
ト制御されるＮＭＯＳ１５１を介して、グランドに接続
されている。
は、図２の列アドレスバッファ・プリデコーダ１１から
出力される列アドレスＡＣ、あるいは行アドレスバッフ
ァ・プリデコーダ１２から出力される行アドレスＡＲの
アドレスＡ２３，Ａ２３，Ａ２３，Ａ２３〜Ａ６７，Ａ
６７，Ａ６７，Ａ６７，…が、それぞれ供給される。こ
のＮＭＯＳ１３１〜１４２，…に共通接続されたノード
１４０Ｎは、逆相のプリチャージ信号ＸＤＰによりゲー
ト制御されるＮＭＯＳ１５１を介して、グランドに接続
されている。
【００３０】本実施例の不良アドレスプログラム回路が
従来の図３の回路と異なる点は、該不良アドレスプログ
ラム回路に強制的にリセットをかけるリセット機能を付
加したことである。
従来の図３の回路と異なる点は、該不良アドレスプログ
ラム回路に強制的にリセットをかけるリセット機能を付
加したことである。
【００３１】即ち、電源電位ＶＣＣが印加されるマスタ
ヒューズ２００を設け、該マスタヒューズ２００に、３
段縦続接続されたインバータ２０１，２０２，２０３が
接続されている。また、マスタヒューズ２００は、ＮＭ
ＯＳ２０４を介してグランドに接続されている。このＮ
ＭＯＳ２０４は、インバータ２０１の出力によってゲー
ト制御される。インバータ２０３は、リセット信号ＩＮ
Ｈを出力する機能を有している。
ヒューズ２００を設け、該マスタヒューズ２００に、３
段縦続接続されたインバータ２０１，２０２，２０３が
接続されている。また、マスタヒューズ２００は、ＮＭ
ＯＳ２０４を介してグランドに接続されている。このＮ
ＭＯＳ２０４は、インバータ２０１の出力によってゲー
ト制御される。インバータ２０３は、リセット信号ＩＮ
Ｈを出力する機能を有している。
【００３２】さらに、リセット信号ＩＮＨに基づき、イ
ンバータ１２３から出力される逆相の冗長イネーブル信
号ＲＤＥを強制的に非活性状態（例えば、“Ｈ”レベ
ル）にするためのリセット回路２１０が設けられてい
る。リセット回路２１０は、プリチャージ信号ＸＤＰに
よりゲート制御されるＮＭＯＳ２１１と、リセット信号
ＩＮＨによりゲート制御されるＮＭＯＳ２１２とを有
し、それらがノード１００Ｎとグランドとの間に直列接
続されている。
ンバータ１２３から出力される逆相の冗長イネーブル信
号ＲＤＥを強制的に非活性状態（例えば、“Ｈ”レベ
ル）にするためのリセット回路２１０が設けられてい
る。リセット回路２１０は、プリチャージ信号ＸＤＰに
よりゲート制御されるＮＭＯＳ２１１と、リセット信号
ＩＮＨによりゲート制御されるＮＭＯＳ２１２とを有
し、それらがノード１００Ｎとグランドとの間に直列接
続されている。
【００３３】図５（ａ），（ｂ）は図１の動作波形図あ
り、同図（ａ）はマスタヒューズ２００を切断する前の
リセット信号ＩＮＨ＝“Ｌ”のときの波形図、及び同図
（ｂ）はリセット信号ＩＮＨ＝“Ｈ”のときの波形図で
あり、これらの図を参照しつつ図１の動作を説明する。
り、同図（ａ）はマスタヒューズ２００を切断する前の
リセット信号ＩＮＨ＝“Ｌ”のときの波形図、及び同図
（ｂ）はリセット信号ＩＮＨ＝“Ｈ”のときの波形図で
あり、これらの図を参照しつつ図１の動作を説明する。
【００３４】図２のメモリセルマトリクス３０内に不良
メモリセルがあり、その不良メモリセルのアドレスに対
応して、例えばプログラムヒューズ回路１００内の×印
で示すレーザヒューズ１０１，１０５，１０９を切断し
ておく。
メモリセルがあり、その不良メモリセルのアドレスに対
応して、例えばプログラムヒューズ回路１００内の×印
で示すレーザヒューズ１０１，１０５，１０９を切断し
ておく。
【００３５】図５（ａ）に示すマスタヒューズ２００切
断前の場合、該マスタヒューズ２００に印加される電源
電位ＶＣＣにより、インバータ２０１，２０２，２０３
を介してリセット信号ＩＮＨが“Ｌ”レベルとなる。リ
セット信号ＩＮＨが“Ｌ”レベルのとき、リセット回路
２１０内のＮＭＯＳ２１２がオフ状態となってノード１
００Ｎがグランドから切り離されるため、従来の図３の
不良アドレスプログラム回路と同一の回路動作となる。
断前の場合、該マスタヒューズ２００に印加される電源
電位ＶＣＣにより、インバータ２０１，２０２，２０３
を介してリセット信号ＩＮＨが“Ｌ”レベルとなる。リ
セット信号ＩＮＨが“Ｌ”レベルのとき、リセット回路
２１０内のＮＭＯＳ２１２がオフ状態となってノード１
００Ｎがグランドから切り離されるため、従来の図３の
不良アドレスプログラム回路と同一の回路動作となる。
【００３６】即ち、図２の半導体記憶装置がアクティブ
サイクルに入ると、コントロール回路１から出力される
プリチャージ信号ＸＤＰが“Ｈ”レベルになると共に、
列アドレスバッファ・プリデコーダ１１から列アドレス
ＡＣが列デコーダ２１及び不良アドレスプログラム回路
４１へ供給されると共に、行アドレスバッファ・プリデ
コーダ１２から行アドレスＡＲが行デコーダ２２及び不
良アドレスプログラム回路４２へ供給される。図１に示
す不良アドレスプログラム回路では、列アドレスＡＣあ
るいは行アドレスＡＲのアドレスＡ２３，Ａ２３，Ａ２
３，Ａ２３〜Ａ６７，Ａ６７，Ａ６７，Ａ６７，…が各
ＮＭＯＳ１３１〜１４２，…のゲートに供給される。
サイクルに入ると、コントロール回路１から出力される
プリチャージ信号ＸＤＰが“Ｈ”レベルになると共に、
列アドレスバッファ・プリデコーダ１１から列アドレス
ＡＣが列デコーダ２１及び不良アドレスプログラム回路
４１へ供給されると共に、行アドレスバッファ・プリデ
コーダ１２から行アドレスＡＲが行デコーダ２２及び不
良アドレスプログラム回路４２へ供給される。図１に示
す不良アドレスプログラム回路では、列アドレスＡＣあ
るいは行アドレスＡＲのアドレスＡ２３，Ａ２３，Ａ２
３，Ａ２３〜Ａ６７，Ａ６７，Ａ６７，Ａ６７，…が各
ＮＭＯＳ１３１〜１４２，…のゲートに供給される。
【００３７】ここで、アドレスＡ２３，Ａ２３，Ａ２
３，Ａ２３〜Ａ６７，Ａ６７，Ａ６７，Ａ６７，…の
内、Ａ２３，Ａ４５，Ａ６７のみが“Ｈ”レベル、他は
“Ｌ”レベルの場合、そのアドレスＡ２３，Ａ２３，Ａ
２３，Ａ２３〜Ａ６７，Ａ６７，Ａ６７，Ａ６７，…
と、プログラムヒューズ回路１００でプログラムされた
アドレスとが一致するので、ノード１００Ｎが“Ｈ”レ
ベルを保持し、それがインバータ１２３で反転されて冗
長イネーブル信号ＲＤＥが“Ｌ”レベルとなる。冗長イ
ネーブル信号ＲＤＥが“Ｌ”レベルになると、図２の列
デコーダ２１及び行デコーダ２２がディスエーブル、列
冗長デコーダ５１及び行冗長デコーダ５２がイネーブル
となる。列冗長デコーダ５１及び行冗長デコーダ５２が
イネーブルになると、そのデコーダ５１，５２により、
不良アドレスがデコードされて列冗長メモリセルアレイ
６１及び行冗長メモリセルアレイ６２内の冗長メモリが
選択され、該選択された冗長メモリセルに対するデータ
の読出しあるいは書き込みが行われる。
３，Ａ２３〜Ａ６７，Ａ６７，Ａ６７，Ａ６７，…の
内、Ａ２３，Ａ４５，Ａ６７のみが“Ｈ”レベル、他は
“Ｌ”レベルの場合、そのアドレスＡ２３，Ａ２３，Ａ
２３，Ａ２３〜Ａ６７，Ａ６７，Ａ６７，Ａ６７，…
と、プログラムヒューズ回路１００でプログラムされた
アドレスとが一致するので、ノード１００Ｎが“Ｈ”レ
ベルを保持し、それがインバータ１２３で反転されて冗
長イネーブル信号ＲＤＥが“Ｌ”レベルとなる。冗長イ
ネーブル信号ＲＤＥが“Ｌ”レベルになると、図２の列
デコーダ２１及び行デコーダ２２がディスエーブル、列
冗長デコーダ５１及び行冗長デコーダ５２がイネーブル
となる。列冗長デコーダ５１及び行冗長デコーダ５２が
イネーブルになると、そのデコーダ５１，５２により、
不良アドレスがデコードされて列冗長メモリセルアレイ
６１及び行冗長メモリセルアレイ６２内の冗長メモリが
選択され、該選択された冗長メモリセルに対するデータ
の読出しあるいは書き込みが行われる。
【００３８】また、アドレスＡ２３，Ａ２３，Ａ２３，
Ａ２３〜Ａ６７，Ａ６７，Ａ６７，Ａ６７，…の内、Ａ
２３，Ａ４５，Ａ６７以外のアドレスが“Ｈ”レベルに
なると、そのアドレスＡ２３，Ａ２３，Ａ２３，Ａ２３
〜Ａ６７，Ａ６７，Ａ６７，Ａ６７，…と、プログラム
ヒューズ回路１００でプログラムされたアドレスとが不
一致となるので、ＮＭＯＳ１５１を介してノード１００
Ｎが“Ｌ”レベルになり、それがインバータ１２３で反
転されて冗長イネーブル信号ＲＤＥが“Ｈ”レベルとな
る。冗長イネーブル信号ＲＤＥが“Ｈ”レベルになる
と、図２の列冗長デコーダ５１及び行冗長デコーダ５２
がディスエーブル、列デコーダ２１及び行デコーダ２２
がイネーブルとなる。
Ａ２３〜Ａ６７，Ａ６７，Ａ６７，Ａ６７，…の内、Ａ
２３，Ａ４５，Ａ６７以外のアドレスが“Ｈ”レベルに
なると、そのアドレスＡ２３，Ａ２３，Ａ２３，Ａ２３
〜Ａ６７，Ａ６７，Ａ６７，Ａ６７，…と、プログラム
ヒューズ回路１００でプログラムされたアドレスとが不
一致となるので、ＮＭＯＳ１５１を介してノード１００
Ｎが“Ｌ”レベルになり、それがインバータ１２３で反
転されて冗長イネーブル信号ＲＤＥが“Ｈ”レベルとな
る。冗長イネーブル信号ＲＤＥが“Ｈ”レベルになる
と、図２の列冗長デコーダ５１及び行冗長デコーダ５２
がディスエーブル、列デコーダ２１及び行デコーダ２２
がイネーブルとなる。
【００３９】すると、行デコーダ２２は行アドレスバッ
ファ・プリデコーダ１２から供給される行アドレスＡＲ
をデコードし、メモリセルマトリクス３０のワード線を
選択する。さらに、列デコーダ２１は、列アドレスバッ
ファ・プリデコーダ１１から供給される列アドレスＡＣ
をデコードし、Ｉ／Ｏスイッチ２３を介してメモリセル
マトリクス３０のビット線を選択する。これにより、メ
モリセルマトリクス３０内のメモリセルが選択され、そ
の選択されたメモリセルに対し、Ｉ／Ｏスイッチ２３及
びＩ／Ｏ回路２を介してデータの読み出しあるいは書き
込みが行われる。
ファ・プリデコーダ１２から供給される行アドレスＡＲ
をデコードし、メモリセルマトリクス３０のワード線を
選択する。さらに、列デコーダ２１は、列アドレスバッ
ファ・プリデコーダ１１から供給される列アドレスＡＣ
をデコードし、Ｉ／Ｏスイッチ２３を介してメモリセル
マトリクス３０のビット線を選択する。これにより、メ
モリセルマトリクス３０内のメモリセルが選択され、そ
の選択されたメモリセルに対し、Ｉ／Ｏスイッチ２３及
びＩ／Ｏ回路２を介してデータの読み出しあるいは書き
込みが行われる。
【００４０】次に、図５（ｂ）に示すように、マスタヒ
ューズ２００を切断すると、インバータ２０１の出力が
“Ｈ”レベルになり、ＮＭＯＳ２０４がオン状態になる
と共に、インバータ２０２，２０３を介してリセット信
号ＩＮＨが“Ｈ”レベルになる。このリセット信号ＩＮ
Ｈは、ＮＭＯＳ２０４がオン状態を保持するため、
“Ｈ”レベル固定となる。リセット信号ＩＮＨが“Ｈ”
レベルになると、リセット回路２１０内のＮＭＯＳ２１
２がオン状態となる。
ューズ２００を切断すると、インバータ２０１の出力が
“Ｈ”レベルになり、ＮＭＯＳ２０４がオン状態になる
と共に、インバータ２０２，２０３を介してリセット信
号ＩＮＨが“Ｈ”レベルになる。このリセット信号ＩＮ
Ｈは、ＮＭＯＳ２０４がオン状態を保持するため、
“Ｈ”レベル固定となる。リセット信号ＩＮＨが“Ｈ”
レベルになると、リセット回路２１０内のＮＭＯＳ２１
２がオン状態となる。
【００４１】そして、アクティブサイクルになり、図２
のコントロール回路１から出力されるプリチャージ信号
ＸＤＰが“Ｌ”レベルから“Ｈ”レベルに立上がると、
リセット回路２１０内のＮＭＯＳ２１１がオンし、その
ＮＭＯＳ２１１，２１２を介してノード１００Ｎが
“Ｌ”レベルにリセットされ、それがインバータ１２３
で反転されて冗長イネーブル信号ＲＤＥが“Ｈ”レベル
となる。即ち、マスタヒューズ２００を切断すると、冗
長イネーブル信号ＲＤＥはプログラムヒューズ回路１０
０でプログラムしたアドレスの一致／不一致に関わらず
強制的に“Ｈ”レベルになる。そのため、図２の列冗長
デコーダ５１及び行冗長デコーダ５２がディスエーブル
となり、冗長回路が働かないので、冗長メモリセルには
置き換わらない。
のコントロール回路１から出力されるプリチャージ信号
ＸＤＰが“Ｌ”レベルから“Ｈ”レベルに立上がると、
リセット回路２１０内のＮＭＯＳ２１１がオンし、その
ＮＭＯＳ２１１，２１２を介してノード１００Ｎが
“Ｌ”レベルにリセットされ、それがインバータ１２３
で反転されて冗長イネーブル信号ＲＤＥが“Ｈ”レベル
となる。即ち、マスタヒューズ２００を切断すると、冗
長イネーブル信号ＲＤＥはプログラムヒューズ回路１０
０でプログラムしたアドレスの一致／不一致に関わらず
強制的に“Ｈ”レベルになる。そのため、図２の列冗長
デコーダ５１及び行冗長デコーダ５２がディスエーブル
となり、冗長回路が働かないので、冗長メモリセルには
置き換わらない。
【００４２】以上のように、本実施例では次のような利
点を有している。 （ｉ） 不良アドレスプログラム回路に回路ミスやパタ
ーンミス（例えば、入力信号ミス、内部ノードのショー
トやオープン等）等の不具合が生じて冗長イネーブル信
号ＲＤＥが“Ｌ”レベル固定になったとすると、通常動
作が妨げられて図２の列デコーダ２１及び行デコーダ２
２がノーマルアドレスを全くアクセスできず、基本動作
の確認ができなくなる。このような場合には、マスタヒ
ューズ２００を切断することにより、列デコーダ２１及
び行デコーダ２２によって基本動作をさせることが可能
となり、それによって初期評価時における通常動作の確
認がしやすくなる。
点を有している。 （ｉ） 不良アドレスプログラム回路に回路ミスやパタ
ーンミス（例えば、入力信号ミス、内部ノードのショー
トやオープン等）等の不具合が生じて冗長イネーブル信
号ＲＤＥが“Ｌ”レベル固定になったとすると、通常動
作が妨げられて図２の列デコーダ２１及び行デコーダ２
２がノーマルアドレスを全くアクセスできず、基本動作
の確認ができなくなる。このような場合には、マスタヒ
ューズ２００を切断することにより、列デコーダ２１及
び行デコーダ２２によって基本動作をさせることが可能
となり、それによって初期評価時における通常動作の確
認がしやすくなる。
【００４３】（ii） 通常のメモリセルをアクセスした
ときの特性と、冗長メモリセルをアクセスしたときの特
性とを比較するような場合、従来回路では一旦、プログ
ラムヒューズ回路１００内のレーザヒューズ１０１〜１
１２，…を切断し、冗長メモリセルに置き換えると、元
に戻すことができなかった。これに対し、本実施例では
マスタヒューズ２００を切断してリセット信号ＩＮＨを
“Ｈ”レベルにすれば、リセット回路２１０によって冗
長イネーブル信号ＲＤＥが強制的に“Ｈ”レベルになる
ため、列デコーダ２１及び行デコーダ２２がイネーブル
となって通常のメモリセルをアクセスすることが可能と
なり、それによって作業性が向上する。なお、本発明は
上記実施例に限定されず、種々の変形が可能である。そ
の変形例としては、例えば次のようなものがある。
ときの特性と、冗長メモリセルをアクセスしたときの特
性とを比較するような場合、従来回路では一旦、プログ
ラムヒューズ回路１００内のレーザヒューズ１０１〜１
１２，…を切断し、冗長メモリセルに置き換えると、元
に戻すことができなかった。これに対し、本実施例では
マスタヒューズ２００を切断してリセット信号ＩＮＨを
“Ｈ”レベルにすれば、リセット回路２１０によって冗
長イネーブル信号ＲＤＥが強制的に“Ｈ”レベルになる
ため、列デコーダ２１及び行デコーダ２２がイネーブル
となって通常のメモリセルをアクセスすることが可能と
なり、それによって作業性が向上する。なお、本発明は
上記実施例に限定されず、種々の変形が可能である。そ
の変形例としては、例えば次のようなものがある。
【００４４】（ａ） 上記実施例では、不良アドレスプ
ログラム回路のリセット機能として、マスタヒューズ２
００を設け、それを切断することによって冗長イネーブ
ル信号ＲＤＥを強制的に“Ｈ”レベルにしているが、こ
れに限定されない。例えば、マスタヒューズ２００に代
えて外部端子を設け、この外部端子に電圧を印加するこ
とにより、リセット信号ＩＮＨをリセット回路２１０に
印加するような構成にしても良い。また、リセット回路
２１０を図示以外の他の回路構成に変形する等、種々の
回路構成でリセット機能を実現することが可能である。
ログラム回路のリセット機能として、マスタヒューズ２
００を設け、それを切断することによって冗長イネーブ
ル信号ＲＤＥを強制的に“Ｈ”レベルにしているが、こ
れに限定されない。例えば、マスタヒューズ２００に代
えて外部端子を設け、この外部端子に電圧を印加するこ
とにより、リセット信号ＩＮＨをリセット回路２１０に
印加するような構成にしても良い。また、リセット回路
２１０を図示以外の他の回路構成に変形する等、種々の
回路構成でリセット機能を実現することが可能である。
【００４５】（ｂ） 図１の不良アドレスプログラム回
路におけるプログラムヒューズ回路１００を他のヒュー
ズを用いて構成したり、それらに接続されるＮＭＯＳ１
３１〜１４２，…を他のトランジスタで構成しても良
い。
路におけるプログラムヒューズ回路１００を他のヒュー
ズを用いて構成したり、それらに接続されるＮＭＯＳ１
３１〜１４２，…を他のトランジスタで構成しても良
い。
【００４６】（ｃ） 図１の不良アドレスプログラム回
路が設けられる図２の半導体記憶装置は、図示以外の回
路構成に変更しても良い。
路が設けられる図２の半導体記憶装置は、図示以外の回
路構成に変更しても良い。
【００４７】
【発明の効果】以上詳細に説明したように、本発明によ
れば、マスターヒューズ回路を設けたので、不良アドレ
スプログラム回路でプログラムしたアドレスとアクセス
したアドレスの一致／不一致に関わらず、該不良アドレ
スプログラム回路を強制的にリセットして冗長イネーブ
ル信号を非活性化できる。そのため、冗長メモリセルの
アクセスを禁止してノーマルアドレスのアクセスが行え
るので、初期評価時における通常動作の確認がしやすく
なる。さらに、冗長メモリセル使用時と非使用時の特性
比較を行う場合、不良アドレスプログラム回路によって
一旦、冗長メモリセルを置き換えたアドレスを容易に元
に戻すことができ、それによって作業性が向上する。
れば、マスターヒューズ回路を設けたので、不良アドレ
スプログラム回路でプログラムしたアドレスとアクセス
したアドレスの一致／不一致に関わらず、該不良アドレ
スプログラム回路を強制的にリセットして冗長イネーブ
ル信号を非活性化できる。そのため、冗長メモリセルの
アクセスを禁止してノーマルアドレスのアクセスが行え
るので、初期評価時における通常動作の確認がしやすく
なる。さらに、冗長メモリセル使用時と非使用時の特性
比較を行う場合、不良アドレスプログラム回路によって
一旦、冗長メモリセルを置き換えたアドレスを容易に元
に戻すことができ、それによって作業性が向上する。
【図１】本発明の実施例を示す半導体集積回路の一つで
ある半導体記憶装置における不良アドレスプログラム回
路の回路図である。
ある半導体記憶装置における不良アドレスプログラム回
路の回路図である。
【図２】半導体集積回路の一つである従来の半導体記憶
装置の構成ブロック図である。
装置の構成ブロック図である。
【図３】図２中の不良アドレスプログラム回路の回路図
である。
である。
【図４】図３の動作波形図である。
【図５】図１の動作波形図である。
１ コントロール回路 １１ 列アドレスバッファ・プリデ
コーダ １２ 行アドレスバッファ・プリデ
コーダ ２１ 列デコーダ ２２ 行デコーダ ３０ メモリセルマトリクス ４１，４２ 不良アドレスプログラム回路 ５１ 列冗長デコーダ ５２ 行冗長デコーダ ６１ 列冗長メモリセルアレイ ６２ 行冗長メモリセルアレイ １００ プログラムヒューズ回路 １２１，１２２ ＰＭＯＳ １３１〜１４２，１５１ ＮＭＯＳ ２００ マスタヒューズ ２１０ リセット回路
コーダ １２ 行アドレスバッファ・プリデ
コーダ ２１ 列デコーダ ２２ 行デコーダ ３０ メモリセルマトリクス ４１，４２ 不良アドレスプログラム回路 ５１ 列冗長デコーダ ５２ 行冗長デコーダ ６１ 列冗長メモリセルアレイ ６２ 行冗長メモリセルアレイ １００ プログラムヒューズ回路 １２１，１２２ ＰＭＯＳ １３１〜１４２，１５１ ＮＭＯＳ ２００ マスタヒューズ ２１０ リセット回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−217497（ＪＰ，Ａ) 特開 平２−116098（ＪＰ，Ａ) 特開 平３−104097（ＪＰ，Ａ) 特開 平４−123399（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00
Claims (1)
- 【請求項１】 マトリクス状に配置された複数のメモリ
セル及びこの不良メモリセル救済用の複数の冗長メモリ
セルと、プログラムヒューズを用いて前記不良メモリセ
ルの不良アドレスをあらかじめプログラムしておき、該
不良アドレスに対する入力アドレスの一致／不一致を検
出して一致のときには活性化状態、不一致のときには非
活性化状態の冗長イネーブル信号を出力する複数の不良
アドレスプログラム回路と、前記冗長イネーブル信号が
非活性化状態のときに前記入力アドレスをデコードして
前記メモリセルを選択するデコーダと、前記冗長イネー
ブル信号が活性化状態のとき前記不良アドレスをデコー
ドして前記冗長メモリセルを選択する冗長デコーダと
を、備えた半導体集積回路において、前記複数の不良アドレスプログラム回路のすべてに接続
され、マスターヒューズを有し、このマスターヒューズ
が切断された場合、前記複数の不良アドレスプログラム
回路のすべてから出力される冗長イネーブル信号を強制
的に非活性化状態にするマスターヒューズ回路を有する
こと を特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03336440A JP3108488B2 (ja) | 1991-12-19 | 1991-12-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03336440A JP3108488B2 (ja) | 1991-12-19 | 1991-12-19 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05166394A JPH05166394A (ja) | 1993-07-02 |
| JP3108488B2 true JP3108488B2 (ja) | 2000-11-13 |
Family
ID=18299162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03336440A Expired - Fee Related JP3108488B2 (ja) | 1991-12-19 | 1991-12-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3108488B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5574689A (en) | 1995-07-11 | 1996-11-12 | Micron Technology, Inc. | Address comparing for non-precharged redundancy address matching |
| JP2002208294A (ja) * | 2001-01-12 | 2002-07-26 | Toshiba Corp | リダンダンシーシステムを有する半導体記憶装置 |
| JP2002216493A (ja) * | 2001-01-23 | 2002-08-02 | Mitsubishi Electric Corp | 救済修正回路および半導体記憶装置 |
-
1991
- 1991-12-19 JP JP03336440A patent/JP3108488B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH05166394A (ja) | 1993-07-02 |
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