JP2002216493A - 救済修正回路および半導体記憶装置 - Google Patents

救済修正回路および半導体記憶装置

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JP2002216493A JP2001015000A JP2001015000A JP2002216493A JP 2002216493 A JP2002216493 A JP 2002216493A JP 2001015000 A JP2001015000 A JP 2001015000A JP 2001015000 A JP2001015000 A JP 2001015000A JP 2002216493 A JP2002216493 A JP 2002216493A
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 切替実施後後のテストにて、ごく一部の救済
修正で救済可能な不良が見つかった場合でも、これを不
良品とすることなく、救済内容を修正し、より適切な救
済を実施することができる救済修正回路を得る。 【解決手段】 冗長セルを本番セルと置き換える救済修
正回路において、冗長セルの使用・不使用を切り換え、
選択するヒューズ３と、このヒューズ３の切換・選択の
内容を修正するＬＴ修正回路１０とを備え、ＬＴ修正回
路１０はヒューズ３に並列に接続されたスイッチング素
子１１と、このスイッチング素子１１の動作を制御する
スイッチング素子１２，１３等を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、例えば集積回路
内に設けられた救済回路の使用時における切換・選択内
容の修正を可能とする救済修正回路およびこの救済修正
回路を用いた半導体記憶装置に関するものである。
【０００２】
【従来の技術】近年のＩＣは、高集積化・多機能化が更
に進んできている。製造プロセスも微細かつ精密になっ
てきており、全く欠陥の無い製品を作るのは事実上困難
となっている。このため、救済回路として予め予備回路
を作り込み、欠陥部分を欠陥の無い予備回路で置換する
方法を実施している。予備回路への置換は、ヒューズ等
の切換回路を使用して実施している。また、回路内部の
電位を回路動作に最適な電位に設定するためのチューニ
ングも、ヒューズ等の切換回路を使用している。
【０００３】図５は、従来の救済回路としての冗長回路
の一例を示す構成図である。図において、１はそのゲー
ト端子にアドレス選択信号が供給されるスイッチング素
子、２はそのゲート端子にプリチャージ信号が供給され
るスイッチング素子であって、スイッチング素子１のソ
ース端子は接地され、そのドレイン端子はヒューズ３を
介してスイッチング素子２のソース端子に接続されると
共に、スイッチング素子４のゲート端子に接続される。
スイッチング素子２のドレイン端子は電源Ｖｃｃに接続
され、スイッチング素子４のドレイン端子にはワードラ
イン（以下、ＷＬという）選択信号が供給され、そのソ
ース端子は冗長ＷＬ（スペアＷＬ）に接続されている。
【０００４】また、５はそのゲート端子にアドレス選択
信号が供給されるスイッチング素子、６はそのゲート端
子にプリチャージ信号が供給されるスイッチング素子で
あって、スイッチング素子５のソース端子は接地され、
そのドレイン端子はスイッチング素子６のソース端子に
接続されると共に、さらにインバータ７を介して、スイ
ッチング素子８のゲート端子に接続される。
【０００５】スイッチング素子６のドレイン端子は電源
Ｖｃｃに接続され、スイッチング素子８のドレイン端子
にはワードライン（以下、ＷＬという）選択信号が供給
され、そのソース端子はメインＷＬに接続されている。
また、９はスイッチング素子であって、そのゲート端子
はスイッチング素子４のゲート端子に接続され、そのド
レイン端子はスイッチング素子８のゲート端子に接続さ
れ、そのソース端子は接地されている。
【０００６】次に、動作について説明する。アドレス選
択信号がスイッチング素子１と５に入力されると、メイ
ンセルのＲｅａｄ／Ｗｒｉｔｅを実施するメインＷＬま
たはスペアセルのＲｅａｄ／Ｗｒｉｔｅを実施するスペ
アＷＬのどちらかが選択されるようになっている。初期
状態で、回路はスイッチング素子２および６に入ったプ
リチャージ信号により、スイッチング素子２および６が
ＯＮしてノードＮ１とＮ２がハイレベル”Ｈ”の状態に
なっている。
【０００７】冗長回路を使用しない場合は、ヒューズ３
をブローせず、そのままにする。ここで、アドレス選択
信号が入力されると、スイッチング素子１と５がＯＮ
し、ＧＮＤに電流が引き抜かれ、ノードＮ１とＮ２はロ
ーレベル”Ｌ”となる。この状態では、スイッチング素
子４はＯＦＦとなり、ＷＬ選択信号はスペアＷＬに入ら
ない。一方、この状態ではスイッチング素子９もＯＦＦ
なので、ノードＮ３はハイレベル”Ｈ”となり、スイッ
チング素子８がＯＮするため、ＷＬ選択信号はメインＷ
Ｌに入り、対応するメインセルが選択される。
【０００８】また、冗長回路を使用する場合は、ヒュー
ズ３をブローする。ここで、アドレス選択信号を入力
し、スイッチング素子１と５がＯＮすると、ノードＮ２
はローレベル”Ｌ”となるが、ヒューズ３のブローによ
りノードＮ１はハイレベル”Ｈ”のままとなる。ノード
Ｎ１がハイレベル”Ｈ”なので、スイッチング素子４が
ＯＮし、ＷＬ選択信号はスペアＷＬに入り、対応するス
ペアセルが選択される。一方、ノードＮ１のハイレベル
“Ｈ”によりスイッチング素子９がＯＮし、ノードＮ３
はローレベル”Ｌ”となる。よって、スイッチング素子
８はＯＦＦとなり、ＷＬ選択信号はメインＷＬに入ら
ず、対応するメインセルは選択されない。
【０００９】
【発明が解決しようとする課題】ところで、上述の従来
の救済回路では、ヒューズのブロー等により実施した回
路切換は、切換実施後に元の状態に戻すことは困難であ
り、このため、切替実施後のテストにて、ごく一部の救
済修正で救済可能な不良が見つかった場合でも、不良品
とせざるを得ないという問題点があった。
【００１０】この発明は、上記の問題点を解決するため
になされたものであり、切替実施後のテストにて、ごく
一部の救済修正で救済可能な不良が見つかった場合で
も、これを不良品とすることなく、救済内容を修正し、
より適切な救済を実施し、また、複数救済を一括して修
正することができる救済修正回路およびこの救済修正回
路を用いた半導体記憶装置を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】請求項１の発明に係る救
済修正回路は、冗長セルを本番セルと置き換える救済修
正回路において、上記冗長セルの使用・不使用を切り換
え、選択する切換手段と、該切換手段の切換・選択の内
容を修正する修正手段とを備えたものである。
【００１２】請求項２の発明に係る救済修正回路は、請
求項１の発明において、上記切換手段は上記本番セルに
欠陥があるとき、該本番セルを上記冗長セルに切り換え
て使用するものである。
【００１３】請求項３の発明に係る救済修正回路は、請
求項１または２の発明において、上記修正手段は上記切
換手段に並列に接続されたスイッチング素子と、該スイ
ッチング素子の動作を制御する制御手段とを有するもの
である。
【００１４】請求項４の発明に係る救済修正回路は、請
求項３の発明において、上記制御手段はテストモード時
には上記スイッチング素子をＯＮとし、テストモード時
でないときに上記スイッチング素子をＯＦＦとするもの
である。
【００１５】請求項５の発明に係る救済修正回路は、請
求項３または４の発明において、上記制御手段は上記冗
長セルの使用時上記スイッチング素子をＯＮさせるヒュ
ーズを有するものである。
【００１６】請求項６の発明に係る救済修正回路は、請
求項１〜５のいずれかの発明において、上記切換手段を
上記冗長セルに対して複数個設け、該切換手段の切換・
選択の内容を上記修正手段で一括して修正するものであ
る。
【００１７】請求項７の発明に係る救済修正回路は、請
求項６の発明において、上記複数個の切換手段に対して
それぞれ上記修正手段を設けたものである。
【００１８】請求項８の発明に係る救済修正回路は、請
求項１〜７のいずれかの発明において、上記切換手段は
ヒューズからなるものである。
【００１９】請求項９の発明に係る半導体記憶装置、上
記請求項１〜８のいずれかに記載の救済修正回路を用い
たものである。
【００２０】
【発明の実施の形態】以下、この発明の一実施の形態
を、半導体記憶装置に適用した場合を例にとり、図に基
づいて説明する。 実施の形態１．図１は、この発明の実施の形態１による
救済修正回路を示す回路構成図である。なお、図１にお
いて、図５と対応する部分には同一符号を付し、その詳
細説明は省略する。図において、１０は修正手段として
のレーザトリミング（ＬＴと略称する）修正回路であっ
て、スイッチング素子１１〜１３と、インバータ１４
と、ヒューズ１５とを有する。スイッチング素子１１の
ドレイン端子とソース端子はヒューズ３の両端に接続さ
れ、そのゲート端子はノードＮ５およびスイッチング素
子１３を介して電源ＶccとＧＲＤ間に接続されたヒュー
ズ１５の電源側に接続される。
【００２１】スイッチング素子１２のドレイン端子とゲ
ート端子は共通接続されてテストモード信号が供給され
るノードＮ４に接続され、そのソース端子はノードＮ５
に接続される。また、ノード４はインバータ１４を介し
てスイッチング素子１３のゲート端子に接続される。な
お、ＬＴ修正回路１０において、スイッチング素子１１
以外のその他の構成要素は、スイッチング素子１１の動
作を制御する制御手段を構成する。
【００２２】次に、動作について説明する。なお、ＬＴ
修正回路１０以外の動作は図５の場合と同様であるの
で、その説明を省略する。スイッチング素子１１をＯＮ
することによりヒューズ３のブローを無効化し、ＬＴ実
施前と同じ状態にすることが可能である。スイッチング
素子１１のＯＮ／ＯＦＦはノードＮ５の信号レベル”
Ｈ”、”Ｌ”で制御する。このノードＮ５の信号レベル
を制御するため、実質的にヒューズ１５とノードＮ４を
配置している。ノードＮ４はテストモードで制御し、Ｌ
Ｔ修正回路１０を使用しない場合は、ノードＮ４はロー
レベル”Ｌ”に設定される。
【００２３】まず、ヒューズ３のブロー後、このヒュー
ズ３のブローを無効としたい場合、テストモードをセッ
トしてノードＮ４をハイレベル”Ｈ”とする。すると、
スイッチング素子１２がＯＮ、スイッチング素子１３が
ＯＦＦしてノードＮ５がハイレベル”Ｈ”となり、スイ
ッチング素子１１がＯＮするので、ヒューズ３のブロー
を無効化する。また、ヒューズ１５を含む回路は、ノー
ドＮ４のハイレベル”Ｈ”をインバータ１４で反転して
ローレベル”Ｌ”の信号をそのゲート端子に印加してス
イッチング素子１３をＯＦＦすることで、実質的に切り
離される。この状態でテストを実施し、ヒューズ３のブ
ローを無効とするか否かを判断する。
【００２４】最終的に、ヒューズ３のブローを無効とし
たい場合、ＬＴ修正回路１０のヒューズ１５をブローす
る。このとき、ノードＮ４はローレベル”Ｌ”にセット
されているため、ノードＮ５はハイレベル”Ｈ”とな
り、スイッチング素子１１がＯＮする。よって、ヒュー
ズ１５のブローによりヒューズ３のブローを無効化でき
る。このＬＴ修正回路１０の使用により、メモリセルの
Ｘ方向の救済をＹ方向に変更したい場合など、より適切
な救済の実施が可能となる。
【００２５】このように、本実施の形態では、冗長回路
の使用時にブローされるヒューズを、そのブローを無効
としたい場合に用いられるＬＴ修正回路を設けたので、
切替実施後のテストにて、ごく一部の救済修正で救済可
能な不良が見つかった場合でも、これを不良品とするこ
となく、救済内容を修正し、より適切な救済を実施する
ことができ、よって、製品の歩留向上に寄与することが
できる。
【００２６】実施の形態２．図２は、この発明の実施の
形態２による救済修正回路を示す回路構成図である。な
お、図１において、図２と対応する部分には同一符号を
付し、その詳細説明を省略する。図において、３Ａは並
列関係に設けられた複数のヒューズ３０〜３３を有する
ヒューズボックスであって、これらのヒューズ３０〜３
３の一端はノードＮ１に共通接続され、その他端はそれ
ぞれスイッチング素子１００〜１０３のドレイン端子お
よびソース端子を介して接地される。
【００２７】スイッチング素子１００〜１０３の各ゲー
ト端子には図３に示すようなアドレス選択信号ｘ０〜ｘ
３が入力される。なお、本実施の形態では、スイッチン
グ素子４のゲート端子に接続されるノードＮ１側のライ
ンは複数のアドレス選択信号ｘ０〜ｘ３に対して１本と
され、スイッチング素子４の出力側は冗長セルに接続さ
れている。
【００２８】また、ヒューズ３０〜３３の両端にＬＴ修
正回路１０Ａのスイッチング素子１１のドレイン端子と
ソース端子が並列接続され、スイッチング素子１１のゲ
ート端子はノードＮ５、スイッチング素子１３および抵
抗１６を介して電源Ｖccに接続される。なお、ＬＴ修正
回路１０Ａの回路構成は、抵抗１６が追加されている以
外は図１のＬＴ修正回路１０の回路構成と同様である。
【００２９】また、ノードＮ２とグランド間には図１の
スイッチング素子５に対応するスイッチング素子５０が
設けられ、このスイッチング素子５０のゲート端子には
アドレス選択信号ｘ０が入力される。同様にして、アド
レス選択信号ｘ１〜ｘ３がそれぞれそのゲート端子に入
力されるスイッチング素子５１〜５３が設けられるが、
そのドレイン端子側のノードＮ２に相当するライン等は
省略されている。また、ノードＮ３にそのゲート端子が
接続されたスイッチング素子８の出力側は本番セル（メ
インセル）に接続される。その他の構成は、図１の場合
と同様である。
【００３０】次に、動作について説明する。スイッチン
グ素子１００〜１０３とスイッチング素子５０〜５３に
はそれぞれアドレス選択信号ｘ０〜ｘ３が入力される
が、このアドレス選択信号ｘ０〜ｘ３は、図３に示すよ
うに、２ビットのアドレス信号ａ０，ａ１で構成されて
おり、例えばアドレス信号ａ０，ａ１が“００”のとき
はスイッチング素子１００とスイッチング素子５０が選
択され、“１０”のときはスイッチング素子１０１とス
イッチング素子５１が選択され、“０１”のときはスイ
ッチング素子１０２とスイッチング素子５２が選択さ
れ、“１１”のときはスイッチング素子１０３とスイッ
チング素子５３が選択される。
【００３１】このようなアドレス選択信号ｘ０〜ｘ３を
用いてスイッチング素子１００とスイッチング素子５０
〜５３に入力し、メインセルのＲｅａｄ／Ｗｒｉｔｅを
実施するメインＷＬまたはスペアセルのＲｅａｄ／Ｗｒ
ｉｔｅを実施するスペアＷＬのどちらかを選択するかの
動作は上述と同様である。
【００３２】また、ＬＴ修正回路１０Ａの動作も実質的
に同じであるが、本実施の形態ではスイッチング素子１
１がヒューズボックス３Ａのヒューズ３０〜３３に並列
に接続されているので、上述のヒューズの無効化に関す
る動作は、ヒューズ３０〜３３に対してスイッチング素
子１１のＯＮ／ＯＦＦで一括して実施される。
【００３３】このように、本実施の形態では、冗長セル
側の複数のヒューズを一括してＯＮ／ＯＦＦし、実質的
に複数救済を一括して修正するので、製品の歩留向上に
寄与できると共に、生産性の向上に寄与できる。
【００３４】実施の形態３．図４は、この発明の実施の
形態３による救済修正回路を示す回路構成図である。な
お、図４において、図１および図３と対応する部分には
同一符号を付し、その詳細説明を省略する。本実施の形
態は、複数のヒューズを一括でＬＴ修正する場合に、ヒ
ューズボックスを複数配置し、初めに救済で使用したヒ
ューズボックス全体を無効化し、次のヒューズボックス
に所望のＬＴを実施するようにするものである。
【００３５】図において、３Ａ1〜３Ａｎは図２のヒュ
ーズボックス３Ａと同様の構成をなすヒューズボックス
であって、これらのヒューズボックス３Ａ1〜３Ａｎに
対してそれぞれ図２のＬＴ修正回路１０Ａ同様のＬＴ修
正回路１０Ａ1〜１０Ａｎが設けられる。そして、ヒュ
ーズボックス３Ａ1〜３Ａｎの一端はスイッチング素子
４のゲート端子に接続され、これらのヒューズボックス
３Ａ1〜３Ａｎに対して図２のスイッチング素子９同様
のスイッチング素子９1〜９ｎが複数個設けられる。ス
イッチング素子９1〜９ｎのソース端子は接地され、そ
のドレイン端子はノードＮ３に接続される。
【００３６】また、ノードＮ２とヒューズボックス３Ａ
1〜３Ａｎの間に、実質的に図３のスイッチング素子１
００〜１０３および５０〜５１の部分を含むアドレスデ
コーダ１１が設けられる。
【００３７】次に、動作について説明する。それぞれ冗
長セルのスペアＷＬ、本番セルのメインＷＬを選択する
ノードＮ１、Ｎ２はハイレベル”Ｈ”の初期状態となっ
ている。ここで、アドレスデコーダ１１からアドレス選
択信号が入ると、ＬＴ修正回路を使用しないヒューズボ
ックスの救済情報が反映され、ノードＮ１がハイレベ
ル”Ｈ”、ノードＮ２はローレベル”Ｌ”となる。ノー
ドＮ１がハイレベル”Ｈ”なので、スイッチング素子４
がＯＮしてスペアＷＬがＯＮする。
【００３８】一方、ノードＮ１がハイレベル”Ｈ”でス
イッチング素子９がＯＮし、スイッチング素子８はＯＦ
Ｆするため、メインＷＬはＯＦＦとなる。このように、
本実施の形態では、ＬＴ修正回路を並列に配置すること
で、ＬＴを実施し、かつ、ＬＴ修正回路を使用していな
いヒューズボックスのＬＴ情報が反映され、さらに、製
品の歩留向上に寄与できると共に、生産性の向上に寄与
できる。
【００３９】なお、上述した各実施の形態では、この発
明を半導体記憶装置に適用した場合について説明した
が、これに限定されることなく、その他の半導体装置に
も同様に適用でき、同様の効果を奏する。
【００４０】
【発明の効果】以上のように、請求項１の発明によれ
ば、冗長セルを本番セルと置き換える救済修正回路にお
いて、上記冗長セルの使用・不使用を切り換え、選択す
る切換手段と、該切換手段の切換・選択の内容を修正す
る修正手段とを備えたので、適切な救済の実施が可能
で、製品の歩留を向上できるという効果がある。
【００４１】また、請求項２の発明によれば、上記切換
手段は上記本番セルに欠陥があるとき、該本番セルを上
記冗長セルに切り換えて使用するので、製品の歩留向上
に寄与できるという効果がある。
【００４２】また、請求項３の発明によれば、上記修正
手段は上記切換手段に並列に接続されたスイッチング素
子と、該スイッチング素子の動作を制御する制御手段と
を有するので、救済内容を修正し、より適切な救済を実
施することができ、以て、製品の歩留向上に寄与できる
という効果がある。
【００４３】また、請求項４の発明によれば、上記制御
手段はテストモード時には上記スイッチング素子をＯＮ
とし、テストモード時でないときに上記スイッチング素
子をＯＦＦとするので、テストを実施して切換手段をブ
ローとするか否かを容易に判断することができるという
効果がある。
【００４４】また、請求項５の発明によれば、上記制御
手段は上記冗長セルの使用時上記スイッチング素子をＯ
Ｎさせるヒューズを有するので、切換手段のブローを確
実に無効化できるという効果がある。
【００４５】また、請求項６の発明によれば、上記切換
手段を上記冗長セルに対して複数個設け、該切換手段の
切換・選択の内容を上記修正手段で一括して修正するの
で、製品の歩留向上に寄与できると共に、生産性の向上
に寄与できるという効果がある。
【００４６】また、請求項７の発明によれば、上記複数
個の切換手段に対してそれぞれ上記修正手段を設けたの
で、さらに、製品の歩留向上に寄与できると共に、生産
性の向上に寄与できるという効果がある。
【００４７】また、請求項８の発明によれば、上記切換
手段はヒューズからなるので、冗長セルの使用・不使用
を確実に切り換えることができるという効果がある。
【００４８】さらに、請求項９の発明によれば、上記請
求項１〜８のいずれかに記載の救済修正回路を用いたの
で、品質がよく信頼性の高い半導体記憶装置が得られる
という効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１を示す回路構成図で
ある。
【図２】 この発明の実施の形態２を示す回路構成図で
ある。
【図３】 この発明の実施の形態２の動作説明に供する
ための図である。
【図４】 この発明の実施の形態３を示す回路構成図で
ある。
【図５】 従来の冗長回路を示す回路構成図である。
【符号の説明】
１，２，４，５，６，８，９，９1〜９ｎ，１１，１
２，１３，５０〜５３，１００〜１０３ スイッチング
素子、 ３，１５，３０〜３３ ヒューズ、３Ａ，３
Ａ1〜３Ａｎ ヒューズボックス、 １０，１０Ａ，
１０Ａ1〜１０Ａｎ ＬＴ修正回路、 １１ アドレ
スデコーダ。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 冗長セルを本番セルと置き換える救済修
    正回路において、 上記冗長セルの使用・不使用を切り換え、選択する切換
    手段と、 該切換手段の切換・選択の内容を修正する修正手段とを
    備えたことを特徴とする救済修正回路。
  2. 【請求項２】 上記切換手段は上記本番セルに欠陥があ
    るとき、該本番セルを上記冗長セルに切り換えて使用す
    ることを特徴とする請求項１記載の救済修正回路。
  3. 【請求項３】 上記修正手段は上記切換手段に並列に接
    続されたスイッチング素子と、該スイッチング素子の動
    作を制御する制御手段とを有することを特徴とする請求
    項１または２記載の救済修正回路。
  4. 【請求項４】 上記制御手段はテストモード時には上記
    スイッチング素子をＯＮとし、テストモード時でないと
    きに上記スイッチング素子をＯＦＦとすることを特徴と
    する請求項３記載の救済修正回路。
  5. 【請求項５】 上記制御手段は上記冗長セルの使用時上
    記スイッチング素子をＯＮさせるヒューズを有すること
    を特徴とする請求項３または４記載の救済修正回路。
  6. 【請求項６】 上記切換手段を上記冗長セルに対して複
    数個設け、該切換手段の切換・選択の内容を上記修正手
    段で一括して修正するようにしたことを特徴とする請求
    項１〜５のいずれかに記載の救済修正回路。
  7. 【請求項７】 上記複数個の切換手段に対してそれぞれ
    上記修正手段を設けたことを特徴とする請求項６記載の
    救済修正回路。
  8. 【請求項８】 上記切換手段はヒューズからなることを
    特徴とする請求項１〜７のいずれかに記載の救済修正回
    路。
  9. 【請求項９】 上記請求項１〜８のいずれかに記載の救
    済修正回路を用いたことを特徴とする半導体記憶装置。
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