JPH02198100A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH02198100A JPH02198100A JP1017137A JP1713789A JPH02198100A JP H02198100 A JPH02198100 A JP H02198100A JP 1017137 A JP1017137 A JP 1017137A JP 1713789 A JP1713789 A JP 1713789A JP H02198100 A JPH02198100 A JP H02198100A
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- Japan
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- redundant
- decoder
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- circuit
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 230000002950 deficient Effects 0.000 claims description 13
- 230000003213 activating effect Effects 0.000 claims description 2
- 230000004044 response Effects 0.000 claims description 2
- 230000007547 defect Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 7
- 238000004458 analytical method Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000005520 cutting process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000010187 selection method Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野コ
本発明は半導体メモリ装置に関腰特に冗長部を有する半
導体記憶装置の読み出し部に関する。
導体記憶装置の読み出し部に関する。
［従来の技術］
半導体メモリ装置の１チップ当りの記憶容量の増大によ
り、１ウェハー当りの収量が低下するのを防止すべ〈従
来より冗長技術が導入されてきた。
り、１ウェハー当りの収量が低下するのを防止すべ〈従
来より冗長技術が導入されてきた。
この技術は欠陥のあるビットを正しい動作をする冗長ビ
ットへ置換することにより製品に現れた比較的に軽い欠
陥を救済でき、収量を上げることができた。
ットへ置換することにより製品に現れた比較的に軽い欠
陥を救済でき、収量を上げることができた。
［発明が解決しようとする問題点コ
上述した冗長技術は不良ビットを救済はするが、その不
良状態がどうであったかを解析することは冗長ビットに
置換した後には調査できない。ロールコール回路等を備
えると、置換したビットがどの番地であったかを知るこ
とは可能ではあるが、その不良モードまでも決定できる
ものではない。
良状態がどうであったかを解析することは冗長ビットに
置換した後には調査できない。ロールコール回路等を備
えると、置換したビットがどの番地であったかを知るこ
とは可能ではあるが、その不良モードまでも決定できる
ものではない。
その結果、製品の不良解析に大きな障害をもたらしてい
る。例えば製品が不良となったとき、その不良ビットが
置き換えを冗長ビットに隣接していると、不良の原因が
置き換えられたビットと同一の不良モードか不明のまま
で推定するしかない。
る。例えば製品が不良となったとき、その不良ビットが
置き換えを冗長ビットに隣接していると、不良の原因が
置き換えられたビットと同一の不良モードか不明のまま
で推定するしかない。
更に、製品の歩留りが変化するときは最初に冗長技術に
基づき置換したものに表れやすく、この不良解析を製品
レベルで実施できない。特に、最も多いビット性の不良
は一本のワード線がビット線で置換されているためにど
のビットが不良かを知ることができない。生産時にどの
ように欠陥を救っているかはテスターから取り出すこと
はできても、多くの情報を取り出すことはできず、製品
側々のデータを得ることが不可能であるという問題点が
ある。
基づき置換したものに表れやすく、この不良解析を製品
レベルで実施できない。特に、最も多いビット性の不良
は一本のワード線がビット線で置換されているためにど
のビットが不良かを知ることができない。生産時にどの
ように欠陥を救っているかはテスターから取り出すこと
はできても、多くの情報を取り出すことはできず、製品
側々のデータを得ることが不可能であるという問題点が
ある。
［発明の従来技術に対する相違点］
上述した従来のロールコールに対して本発明は置換前の
状態のチップの不良状態をチエツクできるという相違点
を有する。
状態のチップの不良状態をチエツクできるという相違点
を有する。
［問題点を解決するための手段］
本発明の要旨は通常メモリセルと、冗長メモリセルとを
有し、不良通常メモリセルを冗長メモリセルに置換可能
な半導体メモリ装置において、外部入力信号に応答して
、通常モードと冗長読み出しモードとのいずれかを指定
するモード設定信号を発生させるモード設定回路と、モ
ード設定信号が冗長読み出しモードを示しているとき冗
長アドレス判定回路はアドレス信号が不良通常メモリセ
ルへのアクセスを要求していても冗長デコーダを活性化
させることなく不良通常ビットへのアクセスを許容する
ことである。
有し、不良通常メモリセルを冗長メモリセルに置換可能
な半導体メモリ装置において、外部入力信号に応答して
、通常モードと冗長読み出しモードとのいずれかを指定
するモード設定信号を発生させるモード設定回路と、モ
ード設定信号が冗長読み出しモードを示しているとき冗
長アドレス判定回路はアドレス信号が不良通常メモリセ
ルへのアクセスを要求していても冗長デコーダを活性化
させることなく不良通常ビットへのアクセスを許容する
ことである。
［実施例コ
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の第１実施例を示す回路図である。冗長
アドレス判定回路１０１．通常のデコーダ１０２と冗長
用のデコーダ１０３とからなる。
アドレス判定回路１０１．通常のデコーダ１０２と冗長
用のデコーダ１０３とからなる。
冗長性のプログラムは冗長検出回路を構成するりツクＬ
ｌ〜Ｌ６の一部を選択的に切ることによって実行される
。通常の動作モードではモード設定信号φｔｅｓｔは常
にφレベルでありプリチャージ信号φｐで冗長判定回路
１０１とデコーダ１０２のノア接点Ｎｌ、Ｎ２がプリチ
ャージされており、プリチャージ信号φｐが非活性にな
った後アドレスＡ Ｉ Ａ Ｉ −Ａ３ｎが人力される
にしたがってデコーダ１０２の選択が決定される。選択
されればノア接点Ｎ２は高レベル、非選択ならば低レベ
ルとなる。一方、冗長アドレス判定回路１゜ｌは冗長ア
ドレスか一致すればノア接点Ｎ１は高レベルに、一致し
ていなければ低レベルになる。
ｌ〜Ｌ６の一部を選択的に切ることによって実行される
。通常の動作モードではモード設定信号φｔｅｓｔは常
にφレベルでありプリチャージ信号φｐで冗長判定回路
１０１とデコーダ１０２のノア接点Ｎｌ、Ｎ２がプリチ
ャージされており、プリチャージ信号φｐが非活性にな
った後アドレスＡ Ｉ Ａ Ｉ −Ａ３ｎが人力される
にしたがってデコーダ１０２の選択が決定される。選択
されればノア接点Ｎ２は高レベル、非選択ならば低レベ
ルとなる。一方、冗長アドレス判定回路１゜ｌは冗長ア
ドレスか一致すればノア接点Ｎ１は高レベルに、一致し
ていなければ低レベルになる。
しかる後冗長アドレス判定信号φｒｄｊを活性化する。
冗長アドレスが一致または不一致にしたがって冗長選択
信号φｒｄｓが高レベルまたはルベルとなる。もし冗長
アドレスが一致していれば冗長選択信号φｒｄｓで冗長
デコーダ１０３をプリチャージし、一方デコーダリセッ
ト信号φｒｄＳを発生させて、全ての通常デコーダを非
選択状態にする。ここでデコーダリセット信号φｒｄｒ
は冗長選択信号φｒｄｓて代用することも可能である。
信号φｒｄｓが高レベルまたはルベルとなる。もし冗長
アドレスが一致していれば冗長選択信号φｒｄｓで冗長
デコーダ１０３をプリチャージし、一方デコーダリセッ
ト信号φｒｄＳを発生させて、全ての通常デコーダを非
選択状態にする。ここでデコーダリセット信号φｒｄｒ
は冗長選択信号φｒｄｓて代用することも可能である。
すなわち冗長アドレスが一致していれば、全ての通常デ
コーダ１０２をリセットし、冗長デコーダ１０３をプリ
チャージする。一方、不一致ならば冗長デコーダ１０３
は非選択状態となり、通常デコーダ１０２のうちの一個
が選択状態となる。しかる後ワードドライブ信号φｓｅ
ｌが１となることにより、冗長アドレスをも含むため選
択されたデコーダの出力のみがルベルとなる。
コーダ１０２をリセットし、冗長デコーダ１０３をプリ
チャージする。一方、不一致ならば冗長デコーダ１０３
は非選択状態となり、通常デコーダ１０２のうちの一個
が選択状態となる。しかる後ワードドライブ信号φｓｅ
ｌが１となることにより、冗長アドレスをも含むため選
択されたデコーダの出力のみがルベルとなる。
一方、冗長読み出しモードではモード設定信号φｔｅｓ
ｔをルベルとすることにより、冗長アドレス判定回路１
０１は常に非選択状態となるため、冗長デコーダは置き
換えられたデコーダも選択されることになり、その番地
のデータが読み出し・書き込み可能となり不良原因を知
ることが出る。ここでモード設定信号φｔｅｓｔの発生
法については説明を省略するが、従来の並列テストモー
ドの信号の発生回路と同等な回路で作ることが可能であ
る。
ｔをルベルとすることにより、冗長アドレス判定回路１
０１は常に非選択状態となるため、冗長デコーダは置き
換えられたデコーダも選択されることになり、その番地
のデータが読み出し・書き込み可能となり不良原因を知
ることが出る。ここでモード設定信号φｔｅｓｔの発生
法については説明を省略するが、従来の並列テストモー
ドの信号の発生回路と同等な回路で作ることが可能であ
る。
第２図は本発明の第２実施例を示す回路図である。メモ
リが大容量化されるにしたがってメモリセル自体が小さ
くなり１ワードや１ビツト線当りに１このデコーダでは
なく２本あるいは４本のワード線やビット線に１個のデ
コーダを配置し、その選択信号をデコードしてデコーダ
に入れるか、あるいはビット線からの出力を複数組にす
るのが現状多く採用されている。かかる実施例に対応し
た一組の冗長のリンクで複数個のワード線やビット線を
置き換えかつ複数組の冗長のリンクがある例である。２
組の冗長判定回路２０１は第１実施例と同様にリンクを
切ることでプログラムされる。
リが大容量化されるにしたがってメモリセル自体が小さ
くなり１ワードや１ビツト線当りに１このデコーダでは
なく２本あるいは４本のワード線やビット線に１個のデ
コーダを配置し、その選択信号をデコードしてデコーダ
に入れるか、あるいはビット線からの出力を複数組にす
るのが現状多く採用されている。かかる実施例に対応し
た一組の冗長のリンクで複数個のワード線やビット線を
置き換えかつ複数組の冗長のリンクがある例である。２
組の冗長判定回路２０１は第１実施例と同様にリンクを
切ることでプログラムされる。
通常動作ではモード設定信号φｔｅｓｔは０レベルてあ
りアドレス入力にしたがって通常デコーダ２０２のうち
１個が選択され、もし冗長置き換えアドレスが入力され
れば冗長判定回路２０１の出力信号φｒｄｌ、 φｒ
ｄ２のうちの１つが０レベルとなる。ゲー）Ｇ２０１．
Ｇ２０２から構成されるアンド回路より冗長選択信号φ
ｒｐ！、ｔＯレベルとなる。一方冗長が選択されなけれ
ば冗長判定回路２０１の出力信号φｒｄｌ、 φｒｄ
２はともにルベルとなり冗長選択信号φｒｄはルベルと
なる。冗長が選択されていないならばデコーダ選択信号
φＳと冗長選択信号φｒｄとのアンドをゲー）Ｇ２０３
で取ることにより信号φｓｅｔが出る。これによりアド
レスＡＯ，ＡＩにより２−４デコーダ２０４と信号φｓ
ｅｔにより部分選択信号φＳＯ〜φＳ３のうちの一本が
ルベルとなり選択された通常デコーダ２０２の出力Ｄｅ
Ｏ〜Ｄｅ３のうちの１本がルベルとなる。冗長が選択さ
れたならば冗長選択信号φｒｄは０レベルとなりデコー
ダ選択信号φＳが入っても信号φｓｅｌは０レベルとな
り部分選択信号φｓＯ〜φｓ３はすべてＯレベルとなり
通常デコーダ２０２の出力は常に０となっている。一方
冗長デコーダ２０３は冗長判定回路２０１の出力信号φ
ｒｄｌ、 φｒｄ２によって選択され、その出力はア
ドレスＡＯによって２本のうち１本がルベルとなり冗長
の選択が完了する。冗長読み出しモードではφｔｅｓｔ
が常に１になることは第１実施例と同様であり、この時
冗長判定回路２０１の出力φｒｄｌ。
りアドレス入力にしたがって通常デコーダ２０２のうち
１個が選択され、もし冗長置き換えアドレスが入力され
れば冗長判定回路２０１の出力信号φｒｄｌ、 φｒ
ｄ２のうちの１つが０レベルとなる。ゲー）Ｇ２０１．
Ｇ２０２から構成されるアンド回路より冗長選択信号φ
ｒｐ！、ｔＯレベルとなる。一方冗長が選択されなけれ
ば冗長判定回路２０１の出力信号φｒｄｌ、 φｒｄ
２はともにルベルとなり冗長選択信号φｒｄはルベルと
なる。冗長が選択されていないならばデコーダ選択信号
φＳと冗長選択信号φｒｄとのアンドをゲー）Ｇ２０３
で取ることにより信号φｓｅｔが出る。これによりアド
レスＡＯ，ＡＩにより２−４デコーダ２０４と信号φｓ
ｅｔにより部分選択信号φＳＯ〜φＳ３のうちの一本が
ルベルとなり選択された通常デコーダ２０２の出力Ｄｅ
Ｏ〜Ｄｅ３のうちの１本がルベルとなる。冗長が選択さ
れたならば冗長選択信号φｒｄは０レベルとなりデコー
ダ選択信号φＳが入っても信号φｓｅｌは０レベルとな
り部分選択信号φｓＯ〜φｓ３はすべてＯレベルとなり
通常デコーダ２０２の出力は常に０となっている。一方
冗長デコーダ２０３は冗長判定回路２０１の出力信号φ
ｒｄｌ、 φｒｄ２によって選択され、その出力はア
ドレスＡＯによって２本のうち１本がルベルとなり冗長
の選択が完了する。冗長読み出しモードではφｔｅｓｔ
が常に１になることは第１実施例と同様であり、この時
冗長判定回路２０１の出力φｒｄｌ。
φｒｄ２は常にルベルとなり１．常に冗長は選択されて
ないと判定されるため、冗長で置換される前のデコーダ
が選択されることになり、不良モードの読み出しが可能
となる。
ないと判定されるため、冗長で置換される前のデコーダ
が選択されることになり、不良モードの読み出しが可能
となる。
第３図は本発明の第３実施例の一部を示す論理回路図で
ある。本実施例では第１．第２の実施例のようにモード
選択信号φｔｅｓ ｔを各冗長アドレス判定回路１０１
，２０１に入力せず冗長選択信号φｒｄをモード設定信
号φｔｅｓｔにより常に冗長選択がなされてないように
することにより、置換前のデコーダも選択されるように
して不良原因を調査可能としている。特に第３実施例で
は冗長アドレス判定回路にモード設定信号φｔｅｓｔと
論理を取る必要がないため冗長判定回路の自由度が大き
く広がる特長を持つ。
ある。本実施例では第１．第２の実施例のようにモード
選択信号φｔｅｓ ｔを各冗長アドレス判定回路１０１
，２０１に入力せず冗長選択信号φｒｄをモード設定信
号φｔｅｓｔにより常に冗長選択がなされてないように
することにより、置換前のデコーダも選択されるように
して不良原因を調査可能としている。特に第３実施例で
は冗長アドレス判定回路にモード設定信号φｔｅｓｔと
論理を取る必要がないため冗長判定回路の自由度が大き
く広がる特長を持つ。
［発明の効果コ
以上説明したように本発明はモード設定信号を導入する
ことにより、冗長で置き換えられたビットを置換前のビ
ットを選択できるようにして不良原因を製品となってか
らも調査できるようになり、不良解析歩留り向上に大き
く寄与できる効果かある。
ことにより、冗長で置き換えられたビットを置換前のビ
ットを選択できるようにして不良原因を製品となってか
らも調査できるようになり、不良解析歩留り向上に大き
く寄与できる効果かある。
第１図は本発明の第１実施例を示す回路図、第２図は本
発明の第２実施例を示す回路図、第３図は本発明の第３
実施例の一部を示す論理回路図である。 １０１．２０１・・・・・冗長アドレス判定回路、１０
２．２０２・・・・・通常デコーダ、１０３．２０３・
・・・・冗長デコーダ、２０４・・・・・・・・・２−
４デコーダ、Ｇ２０１． Ｇ２０２． Ｇ２０３゜
Ｇ３０１． Ｇ３０２゜ Ｇ３０３．Ｇ３０４・・・・・・ゲート回路。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第３図
発明の第２実施例を示す回路図、第３図は本発明の第３
実施例の一部を示す論理回路図である。 １０１．２０１・・・・・冗長アドレス判定回路、１０
２．２０２・・・・・通常デコーダ、１０３．２０３・
・・・・冗長デコーダ、２０４・・・・・・・・・２−
４デコーダ、Ｇ２０１． Ｇ２０２． Ｇ２０３゜
Ｇ３０１． Ｇ３０２゜ Ｇ３０３．Ｇ３０４・・・・・・ゲート回路。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第３図
Claims (1)
- 【特許請求の範囲】 通常メモリセルと、冗長メモリセルとを有し、不良通常
メモリセルを冗長メモリセルに置換可能な半導体メモリ
装置において、 外部入力信号に応答して、通常モードと冗長読み出しモ
ードとのいずれかを指定するモード設定信号を発生させ
るモード設定回路と、 モード設定信号が冗長読み出しモードを示しているとき
冗長アドレス判定回路はアドレス信号が不良通常メモリ
セルへのアクセスを要求していても冗長デコーダを活性
化させることなく不良通常ビットへのアクセスを許容す
ることを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1017137A JPH02198100A (ja) | 1989-01-26 | 1989-01-26 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1017137A JPH02198100A (ja) | 1989-01-26 | 1989-01-26 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02198100A true JPH02198100A (ja) | 1990-08-06 |
Family
ID=11935633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1017137A Pending JPH02198100A (ja) | 1989-01-26 | 1989-01-26 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02198100A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0684394A (ja) * | 1992-09-04 | 1994-03-25 | Nec Corp | 半導体メモリ回路 |
| US5875194A (en) * | 1992-05-28 | 1999-02-23 | Texas Instruments Incorporated | Repairing efficiency by gray code |
| JP2002216493A (ja) * | 2001-01-23 | 2002-08-02 | Mitsubishi Electric Corp | 救済修正回路および半導体記憶装置 |
| JP2009087513A (ja) * | 2007-10-03 | 2009-04-23 | Nec Electronics Corp | 半導体記憶装置、及びメモリセルテスト方法 |
-
1989
- 1989-01-26 JP JP1017137A patent/JPH02198100A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5875194A (en) * | 1992-05-28 | 1999-02-23 | Texas Instruments Incorporated | Repairing efficiency by gray code |
| JPH0684394A (ja) * | 1992-09-04 | 1994-03-25 | Nec Corp | 半導体メモリ回路 |
| JP2002216493A (ja) * | 2001-01-23 | 2002-08-02 | Mitsubishi Electric Corp | 救済修正回路および半導体記憶装置 |
| JP2009087513A (ja) * | 2007-10-03 | 2009-04-23 | Nec Electronics Corp | 半導体記憶装置、及びメモリセルテスト方法 |
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