JP3293935B2 - 並列ビットテストモード内蔵半導体メモリ - Google Patents

並列ビットテストモード内蔵半導体メモリ

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体メモリに係り、
特に並列ビットテストモードを内蔵した半導体メモリに
関する。
【０００２】
【従来の技術】最近のダイナミック型半導体メモリ（Ｄ
ＲＡＭ）は、試験時間を短縮する目的で複数ビットの並
列テストを行うための並列ビットテストモードを有す
る。
【０００３】この並列ビットテストモードは、×１ビッ
ト構成のＤＲＡＭであっても、１ビットずつ書込み／読
み出しを行ってメモリーの機能を１ビットずつ試験する
代わりに、同時に複数ビットにアクセスし、多ビット構
成のＤＲＡＭでは、Ｉ／Ｏ（入／出力）の数以上のビッ
トにアクセスすることにより、同時に多くのビットの機
能をテストするものである。即ち、同時にｎビットのメ
モリセルに同一データを書込み、読み出し時には上記ｎ
ビットのデータを同時に読み出して各データが一致して
いるか不一致かを判別し、一致／不一致に応じて例えば
‘１’／‘０’を出力するものである。このような並列
ビットテストモードにより、全ビットにアクセスするサ
イクル数を１／ｎに低減できるので、テスト時間を大幅
に短縮できる。
【０００４】並列ビットテストモードが初めて導入され
た４Ｍワード×１ビット構成の４ＭＤＲＡＭでは、ＪＥ
ＤＥＣ（Joint Electron Device Engineering Council
）で標準化された８ビット並列テストモードが搭載さ
れていた。
【０００５】また、ＤＲＡＭの集積度が上がると、並列
ビットテストモードで同時にテストするビット数を増や
すことによってテスト時間の増加を最小限に抑えてき
た。これまでのメーカー各社の傾向は、１６Ｍ×１ビッ
ト構成の１６ＭＤＲＡＭでは１６ビット並列モードが搭
載され、６４ＭＤＲＡＭでは３２ビット並列モードが搭
載されるのが各社の流れである。
【０００６】例えば６４Ｍワード×１ビット構成のＤＲ
ＡＭのテスト結果を判別する場合には、３２ビットのデ
ータを同時に読み出して判別結果を出力パッドに出力す
るものとし、３２ビットが全て‘０’か‘１’に揃って
いれば、‘１’を出力し、‘０’と‘１’が混在してい
れば‘０’を出力するようにしている。
【０００７】このような判別方法により、セルの書込み
／読み出しが正しくできるか否かのテストを３２ビット
並列で行うことができて、大幅にテスト時間を短縮でき
る。一方、多ビット構成の製品には、出力パッドがビッ
ト幅分あるが、各入／出力（Ｉ／Ｏ）端子にそれぞれセ
ルアレーの部分集合のセルの良否判別結果を出力するの
ではなく、前記したようにある特定のＩ／Ｏ端子に全体
の被試験ビットのテスト結果をまとめて出力する方法を
採用するのが一般的である。
【０００８】例えば１６Ｍワード×４ビット構成のＤＲ
ＡＭのテストについては、まだ統一された方法がない
が、４個の１６Ｍセルアレーのそれぞれでの８ビットの
縮約結果を４個のＩ／Ｏ端子に別々に出力するのではな
く、４個のＩ／Ｏ端子の中の特定端子（例えばＩ／Ｏ
０）から３２ビットに同一データを書込み、判別結果を
上記特定端子に出力する方法が一般的である。
【０００９】このような多ビット構成のＤＲＡＭにおけ
るテスト結果出力方式は、×４ビット構成品のみに限ら
ず、×８、×１６などのより広いビット構成の製品にお
いても踏襲される傾向にある。
【００１０】上記したように各Ｉ／Ｏ端子にそれぞれセ
ルアレーの部分集合のセルの良否判別結果を出力しない
理由は、例えば４Ｍワード×１６ビット構成のＤＲＡＭ
で３２ビットを縮約して各Ｉ／Ｏ端子にそれぞれ出力す
る場合を想定すると、各Ｉ／Ｏ端子にはたった２ビット
の縮約となり、前記したような誤判断の確率が高くなる
からのである。但し、１６Ｍ×４ビット構成のＤＲＡＭ
では、各Ｉ／Ｏ端子にそれぞれセルアレーの部分集合の
セルの良否判別結果を出力する方法を採用しても、上記
したような問題は殆んどない。
【００１１】上記したように、並列ビットテストモード
は、テスト時間を大幅に短縮できるが、従来の並列ビッ
トテストモードは、多ビット構成のＤＲＡＭに適用する
場合に次に述べる問題があった。図１５は、ＤＲＡＭの
出荷前のテスト工程の一例を示す。
【００１２】一般に、ＤＲＡＭには予備のローあるいは
カラムが備え付けられており、不良のローあるいはカラ
ムがあった場合にそれらが救済可能であれば、通常のロ
ーやカラムの代わりに予備のローやカラムに置き換える
ことにより、不良品にならないようにする方法がとられ
ている。
【００１３】この場合、ウエハプロセス終了後にウエハ
状態でテストを行い、メモリセルの良否を判断し（この
ためのテストをプレダイソート；ｐｒｅ−Ｄｉｅ Ｓｏ
ｒｔテストと呼ぶ）、それらの中の不良ビットを記憶し
ておき、最終的に確定した不良ビットや不良ローや不良
カラムが予備のローやカラムで救済可能であれば、プレ
ダイソートの後にレーザーブローなどで不良アドレスを
プログラムすることにより、この不良アドレスがアクセ
スされた場合に予備のローかカラムをアクセスするよう
に置き換えるようにする。そして、その後、正しく置き
換えられているかをチェックするための最終ダイソート
テストが行われ、正しければ、パッケージに封入され
る。
【００１４】上記したようなプレダイソートにおいて
は、従来の並列ビットテストモードは使えない。何故な
らば、例えば１６Ｍ×４ビット構成のＤＲＡＭの場合、
３２ビットのデータの結果を縮約して出力するので、エ
ラーが検出されても、どのセルがエラーであるかが判ら
ず、その後の不良アドレスのプログラムが不可能になっ
てしまうからである。従って、従来のプレダイソートに
おいては、通常の１ビットずつアクセスするモードでテ
ストを行わざるを得ず、非常に長時間かかっていた。
【００１５】勿論、同時にテストされる３２ビット全体
を救済するようなリダンダンシー方式であれば、テスト
モードでプレダイソートを行ってもリダンダンシー情報
を得ることができる。
【００１６】しかし、従来のセルアレー構成の場合に
は、通常は、上記のような同時にテストされる３２ビッ
ト全体を救済するようなリダンダンシー方式を採用して
いないので、各１６Ｍセルアレー毎に独立にリダンダン
シーを設けるのが普通であるので、３２ビットの同時テ
ストでは縮約され過ぎることになり、リダンダンシー情
報をテストモードで得ることはできない。なお、図１５
では、組み立て工程後のパッケージ状態でバーンインを
行う例をしめしているが、ウエハ状態でバーンインを行
う場合もある。
【００１７】
【発明が解決しようとする課題】上記したように従来の
半導体メモリは、プレダイソートに際して、リダンダン
シー情報を得ようとすると、並列ビットテストモードテ
ストモードを使えず、通常モードでテストしてリダンダ
ンシー情報を得ているので、プレダイソートに非常に長
時間かかるという問題があった。
【００１８】本発明は上記の問題点を解決すべくなされ
たもので、セルアレー毎のリダンダンシー情報の出力お
よび複数ビットの並列テストが可能なプレダイソート用
の特別のテストモードを搭載した並列ビットテストモー
ド内蔵半導体メモリを提供することを目的とする。
【００１９】
【課題を解決するための手段】本発明の並列ビットテス
トモード内蔵半導体メモリは、半導体チップ領域上に形
成され、予備ロウあるいは予備カラムによる救済が可能
なリダンダンシー機能を有するメモリ回路と、上記メモ
リ回路に備えられ、前記半導体チップ領域がパッケージ
に封入された状態あるいはウエハ状態の時に指定される
第１の並列ビットテストモードにおいて、上記メモリ回
路におけるメモリセルの複数ビットに同一データを書き
込み、上記複数ビットのデータを同時に読み出して各デ
ータが一致しているか不一致かを判別することにより複
数ビットの並列テストを行う第１のテスト回路と、前記
メモリ回路に備えられ、前記半導体チップ領域がウエハ
状態の時に指定される第２の並列ビットテストモードに
おいて、前記第１の並列ビットテストモードにおける読
み出しデータの縮約ビット数よりも少ないビット数の縮
約度で前記メモリ回路におけるメモリセルの複数ビット
の並列テストを行う第２のテスト回路と、前記第１のテ
スト回路によるテスト結果を出力する第１の出力回路
と、前記第１の出力回路とは別に設けられ、前記第２の
テスト回路によるテスト結果を出力する第２の出力回路
と、前記第１の並列ビットテストモードでは前記第１の
出力回路を動作させ、前記第２の並列ビットテストモー
ドでは前記第２の出力回路を動作させる切り換え回路と
を具備し、上記第２の並列ビットテストモードで縮約さ
れるビット数はリダンダンシーの置き換え単位のビット
数以内であることを特徴とする。
【００２０】
【作用】プレダイソートテストに際して、例えばウエハ
上のあるパッドに信号を与えることにより第２の並列ビ
ットテストモード（プレダイソート専用テストモード）
エントリーするものとする。このプレダイソート専用テ
ストモードでは、通常のテストモードで行っているよう
なリダンダンシーで置き換える単位以上のデータ縮約は
行わないので、半導体メモリの複数のセルアレー毎にそ
れぞれのリダンダンシー単位でのエラー検出結果を複数
のパッドに出力することにより、リダンダンシー情報を
得ることが可能になる。
【００２１】即ち、プレダイソート用の特別のテストモ
ードをウエハ状態で起動することにより、多ビット同時
にテストでき、プレダイソート時間の大幅な短縮が可能
になる。
【００２２】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
【００２３】本発明が適用される並列ビットテストモー
ド内蔵半導体メモリは、半導体チップ領域上に形成さ
れ、複数個に分割されたメモリセルアレーを有し、各メ
モリセルアレー毎に独立に予備ローあるいは予備カラム
による救済が可能なリダンダンシー機能を有するメモリ
回路と、上記メモリ回路に備えられ、前記半導体チップ
領域がパッケージに封入された状態あるいはウエハ状態
の時に指定される第１の並列ビットテストモードにおい
て、上記メモリ回路におけるメモリセルの複数ビットに
同一データを書込み、上記複数ビットのデータを同時に
読み出して各データが一致しているか不一致かを判別す
ることにより複数ビットの並列テストを行う第１のテス
ト回路と、前記メモリ回路に備えられ、前記半導体チッ
プ領域がウエハ状態の時に指定される第２の並列ビット
テストモードにおいて、前記第１の並列ビットテストモ
ードにおける読み出しデータの縮約ビット数よりも少な
いビット数の縮約度で前記メモリ回路におけるメモリセ
ルの複数ビットの並列テストを行う第２のテスト回路と
を具備し、上記第２の並列ビットテストモードで縮約さ
れるビットはリダンダンシーの置き換え単位に含まれて
いることを特徴とするものである。
【００２４】第２の並列ビットテストモードは、不良ビ
ットのアドレスを判別した後のリダンダンシーで置き換
える必要があるウエハ状態で行われるプレダイソートテ
ストに際してエントリーするプレダイソート専用テスト
モードである。このプレダイソート専用テストモードは
多ビット構成品にも搭載できるが、以下の説明では１ビ
ット構成品に搭載した場合を例にとる。図１は、本発明
の一実施例に係る６４Ｍワード×１ビット構成の６４Ｍ
ＤＲＡＭのセルアレー構成を示している。
【００２５】図１は、本発明の並列ビットテストモード
内蔵半導体メモリの一実施例に係る６４Ｍワード×１ビ
ット構成の６４ＭＤＲＡＭのセルアレー構成を示してい
る。チップ領域上に形成されている６４Ｍビットセルア
レー（６４Ｍアレー）は、４個の１６Ｍビットアレー
（１６Ｍアレー）１１…に分割されており、各１６Ｍア
レーのロー方向一端側（チップ領域中央側）にそれぞれ
対応してローデコーダ１２…が配置されており、各１６
Ｍアレーのカラム方向一端側（チップ領域中央側）にそ
れぞれ対応してカラムデコーダ１３…が配置されてい
る。各１６Ｍアレー１１…は１６個の１Ｍセルアレーブ
ロック（１Ｍブロック）１１１…に分割されている。ま
た、各１６Ｍアレー１１…の近傍を通過するようにそれ
ぞれ対応して８対（ペア）のデータ読み出し／書込み線
（ＲＷＤ線）が形成されている。まず、図１のＤＲＡＭ
の読み出し系について詳細に説明する。上記各１６Ｍア
レー１１…にそれぞれ対応する８対のＲＷＤ線はリード
マルチプレクサ１４に接続されている。図２は、図１中
の１６Ｍアレーの１個分とこれに対応するカラム選択バ
ッファ（ＤＱバッファ）および８対のＲＷＤ線を取り出
して詳細に示す。図３は、図２中の破線で囲んだ部分
（例えばｎ＝２のブロックＬ、Ｒ）に対応するＤＱバッ
ファおよびＤＱ線を取り出して詳細に示す。
【００２６】図２、図３に示すように、１６Ｍアレー
は、左右に隣り合う２個で１組をなす１Ｍブロック１１
１が８組並んでおり、便宜上、組番号ｎ（０〜７）、ブ
ロック番号ｍ（１〜１６）を付記し、各組内の左側のブ
ロックを記号Ｌ、各組内の右側のブロックを記号Ｒで現
わしている。
【００２７】上記各ブロック１１１には、それぞれ対応
して４個のＤＱバッファ２１…が設けられており、各ブ
ロック１１１の近傍に共通に８対のＲＷＤｉ線（ｉ＝０
〜７）が設けられている。また、上記１６Ｍアレー１１
の両側および各ブロック１１１相互間にはそれぞれ４対
のデータ線（ＤＱ線）が通過している。各ブロックの両
側に位置する４対のＤＱ０ｉ、／ＤＱ０ｉ線、〜、ＤＱ
３ｉ、／ＤＱ３ｉ線は、後述するように対応するブロッ
クのＤＱバッファ２１…に接続されている。そして、各
組内のブロックＬに対応するＤＱバッファ２１…は４対
のＲＷＤ０〜ＲＷＤ３線に接続され、ブロックＲに対応
するＤＱバッファ２１…は残りの４対のＲＷＤ４〜ＲＷ
Ｄ７線に接続されている。
【００２８】いま、例えばｎ＝２、Ｌのブロックが活性
化された場合には、このブロックの両側の合計８対のＤ
Ｑ線にデータが読み出される。このデータは、上記ｎ＝
２のＬ、Ｒのブロックに対応する８個のＤＱバッファ２
１…に入力されてそれぞれ増幅され、８対のＲＷＤ０線
〜ＲＷＤ７線に選択的に出力される。この場合には、Ｄ
Ｑ０４〜ＤＱ３４線、／ＤＱ０４〜／ＤＱ３４線がｎ＝
２、Ｌのブロックに対応する４個のＤＱバッファに入力
され、ＤＱ０５〜ＤＱ３５線、／ＤＱ０５〜／ＤＱ３５
線がｎ＝２、Ｒのブロックに対応する４個のＤＱバッフ
ァ２１…に入力される。
【００２９】上記とは逆に、ｎ＝２、Ｒのブロックが活
性化された場合には、やはり、このブロックの両側の合
計８対のＤＱ線にデータが読み出され、上記ｎ＝２の
Ｌ、Ｒのブロックに対応する８個のＤＱバッファ２１…
に入力されてそれぞれ増幅され、８対のＲＷＤ線に選択
的に出力される。この場合には、ＤＱ０５〜ＤＱ３５
線、／ＤＱ０５〜／ＤＱ３５線がｎ＝２、Ｌのブロック
に対応する４個のＤＱバッファ２１…に入力し、ＤＱ０
６〜ＤＱ３６線、／ＤＱ０６〜／ＤＱ３６線がｎ＝２、
Ｒのブロックに対応する４個のＤＱバッファ２１…に入
力する。
【００３０】上記各組内で隣り合ったＲとＬの２個のブ
ロックは同時に活性化されることはないので、上記した
ように左右のブロックでＤＱバッファを共有することが
可能になっている。
【００３１】他の組のブロックが活性化された場合で
も、上記と同じように、活性化されたブロックの両側に
形成されている４対ずつのＤＱ線が上記他の組のブロッ
クに対応する４個ずつ合計８個のＤＱバッファに入力さ
れてデータが増幅される。図４は、図３中のｎ＝２、Ｌ
のブロックの一部を拡大して示している。
【００３２】ここで、ＢＬ、／ＢＬ…は８対（１６本）
のビット線、ＷＬ…は４本のワード線、ＭＣ…は３２ビ
ット分のメモリセルを示している。このメモリセルＭＣ
は、１個のＭＯＳトランジスタと１個のキャパシタとか
らなり、前記ビット線ＢＬ、／ＢＬ…とワード線ＷＬ…
との交点近傍に設けられている。
【００３３】また、各ビット線対ＢＬ、／ＢＬ（これを
カラムと呼ぶ）には、信号増幅回路および増幅前にビッ
ト線対を所定の電位に固定するための回路を含むセンス
アンプ・ビット線プリチャージ回路４１…がブロックの
左右に分けられて接続されている。
【００３４】さらに、前述したようにブロックの両側に
形成されている４対ずつのＤＱ線は、カラム選択線ＣＳ
Ｌがゲートに入力しているＮＭＯＳトランジスタ（カラ
ム選択ゲート、ＤＱゲート）４２…を介して８対のビッ
ト線ＢＬ、／ＢＬと接続されるようになっている。
【００３５】この構成により、ワード線ＷＬで選択され
たメモリセルＭＣのデータをセンスアンプ４１で増幅
し、１本のＣＳＬで選択されたデータをブロックの左右
の合計８対のＤＱ線に読み出すことが可能になってい
る。
【００３６】なお、図４は、１本のＣＳＬで選択される
８カラムのみ示したが、この構成が繰り返されており、
各ＣＳＬ毎に８カラムずつ８対のＤＱ線に接続されるよ
うになっている。図５は、図３中のＤＱ線の１対分をｎ
＝２のＬ、Ｒのブロックで共有されているＤＱバッファ
に選択的に接続するためのスイッチ回路の一例を示す。
このスイッチ回路は、相補的な信号ＤＱＳＷ、／ＤＱＳ
Ｗがゲートに入力するＣＭＯＳトランスファゲート５１
…群が用いられている。
【００３７】ここで、ＤＰ０２Ｌ、／ＤＰ０２Ｌ、〜Ｄ
Ｐ３２Ｌ、／ＤＰ３２Ｌは、ｎ＝２のＬのブロックに対
応するＤＱバッファに接続されるＤＱ線対、ＤＰ０２
Ｒ、／ＤＰ０２Ｒ、〜ＤＰ３２Ｒ、／ＤＰ３２Ｒは、ｎ
＝２のＲのブロックに対応するＤＱバッファに接続され
るＤＱ線対である。図６は、図３中のＤＱバッファの一
例を示す回路図である。
【００３８】ここで、ＤＰｉｎｌ、／ＤＰｉｎｌ（ｉ＝
０〜３、ｎ＝０〜７、ｌ＝Ｌ、Ｒ）は、ＤＱバッファ
（ｉ＝０〜３、ｎ＝０〜７、ｌ＝Ｌ、Ｒ）に対応して接
続されるＤＱ線対である。ＤＱバッファ自体の構成はよ
く知られているので、その説明を省略する。図７は、図
６のＤＱバッファの動作例を示すタイミング図である。
ここで、ＱＤＲＶはライト動作時に“Ｈ”になるパルス
信号、ＱＳＥはリード時にＤＱバッファを活性化する信
号である。
【００３９】このＤＱバッファ自体の動作はよく知られ
ているので、以下、簡単に述べる。／ＲＡＳ（ローアド
レスストローブ）信号の活性化と共にローアドレスを取
り込み、次に、／ＣＡＳ（カラムアドレスストローブ）
信号の活性化と共にカラムアドレスを取り込んでＣＳＬ
を選択し、対応するデータを／ＤＦＬＴＣ信号の活性化
のタイミングでラッチする。その前に、ローアドレスに
等しいカラムアドレスに対応するＣＳＬを選択し、対応
するデータを仮にラッチしているが、これは、上記／Ｃ
ＡＳ信号の活性化により読み出されたデータ（必要なデ
ータ）のラッチにより破棄される。
【００４０】なお、図１の６４ＭＤＲＡＭは、８Ｋリフ
レシュサイクルの場合に各１６Ｍアレー１１…における
１６個の１Ｍブロック１１１…のうちの１個のみが１サ
イクル中に活性化されるように構成されており、全体で
４個の１Ｍブロック（例えば図１中斜線で示す）のみが
同時に活性化される。
【００４１】そして、上記４個の各ブロック１１１にお
いて、８ビットに同時に同一データを書き込むことがで
き、また、同時に読み出すことができる。従って、全体
で３２ビットのメモリセルに同時に同一データを書き込
むことができ、さらに、同時に３２ビットからの情報を
読み出すことができる。図８は、図１中のリードマルチ
プレクサ１４の一例を示す。
【００４２】ここで、８１…はＰＭＯＳトランジスタ、
８２…はＮＭＯＳトランジスタ、８３…はインバータ、
８４…は二入力ノアゲート、８５１、８５２は四入力ナ
ンドゲートである。
【００４３】１６個のＰＭＯＳトランジスタ８１…と、
２個のＮＭＯＳトランジスタ８２…と、４個のインバー
タ８３…と、２個の二入力ノアゲート８４…とが図示の
ように接続されてなる１組の回路が、１個の１６Ｍアレ
ーに対応して２組設けられている。そして、４個の１６
Ｍアレーのそれぞれの第１の組の回路の出力信号である
ＴＲＤｊ（ｊ＝０〜３）が第１の四入力ナンドゲート８
５１に入力し、第２の組の回路の出力信号である／ＴＲ
Ｄｊが第２の四入力ナンドゲート８５２に入力してい
る。
【００４４】上記各組の回路において、データを取り込
む前にＭＲＤＥＱ信号が一時的に“Ｈ”になり、これに
よりＮチャネルトランジスタ８２がオンになり、二入力
ノアゲート８４…の入力ノードであるＴＭＲＤ０ｊ、Ｔ
ＭＲＤ１ｊ、／ＴＭＲＤ０ｊ、／ＴＭＲＤ１ｊが低レベ
ルにセッティングされる。ここで、図８のリードマルチ
プレクサの通常モードにおける読み出し動作および並列
ビットテストモードにおける複数ビットのデータ縮約動
作を説明する。
【００４５】通常の×１ビット構成のＤＲＡＭにおける
通常モードの読み出し動作時には、１６Ｍアレー１１内
の１つのブロック１１１が活性化されて８ビットの同一
データが８対のＲＷＤ線に読み出された後で、／ＤＴＸ
Ｒ００〜／ＤＴＲＸ７０信号の中でアドレス選択された
１つ（例えば／ＤＴＸＲ００）だけが低レベルになる。
それに対応して、ＲＷＤ線の１ビットデータ（例えばＲ
ＷＤ００）が選択的にＴＭＲＤ００、ＴＭＲＤ１０と／
ＴＭＲＤ００、／ＴＭＲＤ１０に伝達され、さらに、２
入力ノアゲート８４を通ってＴＲＤ０、／ＴＲＤ０信号
として伝わる。
【００４６】同様に、他の１６Ｍアレーでも、ＲＷＤ線
へデータが出てくるが、選択されていない他の１６Ｍア
レーからのＴＲＤｊ、／ＴＲＤｊ信号は高レベルである
ので、アドレス選択された１６Ｍアレーのデータのみが
４入力ナンドゲート８５１、８５２を通ってＲＮＡＮ
Ｄ、／ＲＮＡＮＤ信号として出力される。
【００４７】一方、並列ビットテストモードの読み出し
動作時には、／ＤＴＲＸ００〜／ＤＴＲＸ７０信号が全
て低レベルになるので、ＲＷＤ００〜ＲＷＤ７０あるい
は／ＲＷＤ００〜／ＲＷＤ７０のデータの中で一つでも
低レベルの信号が存在していれば、ＴＲＤ０あるいは／
ＴＲＤ０が低レベルになる。
【００４８】従って、エラーがない状態では、４個の１
６Ｍアレーにそれぞれ対応するＲＷＤ線が全て“Ｈ”で
あれば、ＲＮＡＮＤ信号は“Ｌ”、／ＲＮＡＮＤ信号は
“Ｈ”となり、上記ＲＷＤ線が全て“Ｌ”であれば、Ｒ
ＮＡＮＤ＝“Ｈ”、／ＲＮＡＮＤ＝“Ｌ”となる。
【００４９】上記とは逆に、１ビットでもエラーがあれ
ば、上記ＲＷＤ線の中に“Ｌ”と“Ｈ”が混在している
ことになり、ＲＮＡＮＤ＝“Ｈ”、／ＲＮＡＮＤ＝
“Ｈ”となる。
【００５０】図９（ａ）、（ｂ）は、図６中のＲＮＡＮ
Ｄ、／ＲＮＡＮＤ信号を受けてＲＤ、／ＲＤ信号を生成
する回路の一例およびモード指定信号ＮＯＲＭＡＬ、Ｓ
ＩＭＴＥＳＴの真理値表を示す。
【００５１】図９（ａ）中、論理回路の記号は、前述し
た図８中に示した論理回路の記号と同様にあるいは準じ
て示しており、個々の符号の表示を省略する。以下の説
明においても同様である。
【００５２】／ＴＲＤＥＮＢ信号は、ＲＮＡＮＤ、／Ｒ
ＮＡＮＤのデータが確定した時期を見計らって“Ｈ”か
ら“Ｌ”になる同期信号であり、チップ領域内のタイマ
ーにより発生される信号である。図１０は、図９中のＲ
Ｄ、／ＲＤ信号を受けて出力データＤｏｕｔを出力する
出力バッファ回路の一例を示す。ここで、ＥＮＢＬは出
力イネーブル信号である。図１１は、図８のリードマル
チプレクサからＴＲＤｉ、／ＴＲＤｉ信号を受けてＲＤ
ｉ、／ＲＤｉ信号を出力する回路の一例を示す。ここ
で、１１０…はＣＭＯＳクロックドインバータ、ＭＲＤ
ＥＱは図８の説明で述べたようにデータを取り込む前に
一時的に“Ｈ”になる信号である。
【００５３】図１１の回路は、４個の１６Ｍアレーに対
応する４対のＴＲＤｉ、／ＴＲＤｉ信号（ｉ＝０、１、
２、３）がそれぞれ対応して入力する４セット分設けら
れており、４セットの回路からＲＤｉ、／ＲＤｉ信号を
出力する。
【００５４】図１２は、図１１の回路からのＲＤｉ、／
ＲＤｉ信号を受けてＤＳＴｉ信号を出力する出力バッフ
ァ回路の一例を示しており、図１１の回路に対応して４
セット分設けられている。次に、図９乃至図１２の回路
の動作を説明する。
【００５５】通常モードでは、図９中のＮＯＲＭＡＬ＝
“Ｈ”、ＳＩＭＴＥＳＴ＝“Ｌ”であり、ＲＮＡＮＤ、
／ＲＮＡＮＤ信号がノアゲート９１…で反転されてＲ
Ｄ、／ＲＤ信号として出力し、図１０の出力バッファ回
路に入力する。
【００５６】この場合、選択されたＲＷＤ線が“Ｈ”、
／ＲＷＤ線が“Ｌ”の場合は、ＲＮＡＮＤ＝“Ｌ”、／
ＲＮＡＮＤ＝“Ｈ”となるので、ＲＤ＝“Ｈ”、／ＲＤ
＝“Ｌ”となり、Ｄｏｕｔは‘１’となる。上記とは逆
に、選択されたＲＷＤ線が“Ｌ”、／ＲＷＤ線が“Ｈ”
であれば、Ｄｏｕｔは‘０’となる。
【００５７】これに対して、パッケージテスト（パッケ
ージに封入した後で行うテストであり、図１５中に示し
た選別テストもこれに相当する。）では、ＮＯＲＭＡＬ
＝“Ｌ”、ＳＩＭＴＥＳＴ＝“Ｈ”である。
【００５８】この場合、エラーがなければ、ＲＮＡＮＤ
と／ＲＮＡＮＤが相補信号になり、ＲＤ＝“Ｈ”、／Ｒ
Ｄ＝“Ｌ”となり、Ｄｏｕｔは‘１’となる。即ち、３
２本のＲＷＤ線が全て“Ｈ”、３２本の／ＲＷＤ線が全
て“Ｌ”の場合には、ＲＮＡＮＤ＝“Ｌ”、／ＲＮＡＮ
Ｄ＝“Ｈ”となり、ＲＤ＝“Ｈ”、／ＲＤ＝“Ｌ”とな
る。同様に、３２本のＲＷＤ線が全て“Ｌ”、３２本の
／ＲＷＤ線が全て“Ｈ”の場合には、ＲＮＡＮＤ＝
“Ｈ”、／ＲＮＡＮＤ＝“Ｌ”となり、ＲＤ＝“Ｈ”、
／ＲＤ＝“Ｌ”となる。
【００５９】上記とは逆に、エラーが少なくとも一個あ
れば（３２本のＲＷＤ線、／ＲＷＤ線に“Ｌ”と“Ｈ”
が混在していれば）、ＲＮＡＮＤ＝“Ｈ”、／ＲＮＡＮ
Ｄ＝“Ｈ”になり、ＲＤ＝“Ｌ”、／ＲＤ＝“Ｈ”にな
り、Ｄｏｕｔは‘０’となる。但し、書込まれた同一デ
ータ（この例では８×４＝３２ビット）が全てエラーと
なって全データが反転してしまった場合は、本当はエラ
ーであるがＤｏｕｔは‘１’となるので、エラーなしの
誤判断をしてしまうが、このようなことが起こる確率は
非常に小さく、実際上問題ないと考えられる。上記した
ような動作により、同一データを書き込んだ時に、それ
らが揃っているか、否かの判定が可能となる。
【００６０】一方、ウエハ状態で行うダイソートテスト
では、ＮＯＲＭＡＬ＝“Ｌ”、ＳＩＭＴＥＳＴ＝“Ｌ”
となるので、ＲＤ＝“Ｈ”、／ＲＤ＝“Ｈ”となり、こ
のＲＤ、／ＲＤがゲートに入力している図１０中のＰＭ
ＯＳトランジスタ１０１、１０２はカットオフする。こ
れにより、図１０の出力バッファ回路の最終段出力ドラ
イバは、ＰＭＯＳトランジスタ１０３、ＮＭＯＳトラン
ジスタ１０４が共にオフになり、Ｄｏｕｔは高インピー
ダンス状態（ＨｉＺ）である。
【００６１】この時、図１１の回路（４セットある）に
は、４個の１６Ｍアレーに対応する４対のＴＲＤｉ、／
ＴＲＤｉ信号（ｉ＝０、１、２、３）がそれぞれ対応し
て入力し、各１６Ｍアレーに対応する８ビットの読み出
し結果毎に一致／不一致の判断を別々に行い、それぞれ
ＲＤｉ、／ＲＤｉ信号を出力する。
【００６２】このＲＤｉ、／ＲＤｉ信号はそれぞれ対応
する図１２の出力バッファ回路（４セットある）に入力
され、最終的に、各１６Ｍアレーでのテスト結果として
ＤＳＴｉ（ｉ＝０、１、２、３）を４個のパッドへ出力
する。図１３は、図９、図１１中のＳＩＭＴＥＳＴ、Ｎ
ＯＲＭＡＬ、／ＲＤＴＥＳＴ信号の発生回路の一例を示
す。
【００６３】ウエハ状態でプレダイソートする時には、
試験用プローブの針をパッド１３０に接触させて接地電
位ＶSSを印加する。このパッド１３０は、駆動能力が小
さいノーマリーオン型のＰＭＯＳトランジスタ１３１に
より電源電位ＶCCにプルアップされているが、外部から
強制的に接地すると、／ＲＤＴＥＳＴが低電位（ＶSS）
になる。それと共に、ＳＩＭＴＥＳＴ、ＮＯＲＭＡＬは
共に低電位に落ちる。これによって、前述したダーソー
トテストモードが起動される。
【００６４】一方、パッケージに封入する時には、パッ
ド１３０はボンディングせずにフローティング状態にし
ておくことにより、／ＲＤＴＥＳＴは高レベルにプルア
ップされた状態を保つので、ダイソートテストモードは
起動されることがない。
【００６５】但し、別の回路（図示せず）でパッケージ
テストモードが起動されると、ＰＢＴＥＳＴ信号が高レ
ベルになり、ＳＩＭＴＥＳＴが高レベル、ＮＯＲＭＡＬ
が低レベルになり、従来の３２ビット並列ビットテスト
モードにエントリーする。勿論、ＰＢＴＥＳＴが低レベ
ルであれば、通常のアクセスモードのままである。図１
４は、図１に示した６４Ｍ×１ビット構成のＤＲＡＭの
リダンダンシー構成の一例を示す。図１４において、４
個の１６Ｍアレー１１…のそれぞれは独立に予備ロー１
１２…および予備カラム１１３…で救済できるようにな
っている。
【００６６】即ち、各１６Ｍアレー１１…において、ｎ
＝０〜７のＬ、Ｒの各ブロック１１１…に２本の予備ロ
ー１１２…が配置されており、かつ、各１６Ｍアレー１
１…に１本の予備カラム１１３が配置されている。
【００６７】予備ロー１１２…は、各ブロックに２本
（セルアレー内の相補的なビット線対ＢＬｉ、／ＢＬｉ
のうちのＢＬｉ側に接続するセルと／ＢＬｉ側に接続す
るセルに対応する）あるが、実際は同一のｎに属する
Ｌ、Ｒのブロックの合計４本の予備ロー１１２…は独立
ではなく、このブロック内に不良ローが一本あれば、４
本の予備ローに置き替わるように設計されている。しか
し、この置き換え単位に関しては、上記したような方式
でなくても本発明の本質には何等影響を及ぼさない。
【００６８】また、前記予備カラム１１３は同じ１６Ｍ
アレーに属する１６個のブロック１１１…に共通に配置
されているが、各ブロック毎に独立して不良カラムを救
済できるような回路構成になっている。この方式に関し
ては本願出願人の出願に係る特願平４−６４９７９号に
詳しく説明されており、ここでは詳細な説明は省く。し
かし、この置き換え単位に関しても、上記したような方
式でなくても本発明の本質には何等影響を及ぼさない。
本発明に本質的なことは、１６Ｍアレー毎に独立に予備
ローと予備カラムが配置されている点である。
【００６９】このような構成により、プレダイソートテ
ストで６４ＭＤＲＡＭ全体でのテスト結果を縮約して出
力する場合には、１６Ｍアレー毎の不良情報を得られ
ず、リダンダンシーで置き換えることが不可能である
が、本発明で開示するように、テスト結果の縮約を１６
Ｍアレー毎の縮約とし、１６Ｍアレー単位で不良情報を
出力すれば、その情報を基にリダンダンシー置き換えの
ヒューズブロー工程において正しく置き換えが可能とな
る。
【００７０】即ち、例えば図４中に丸印をつけた８ビッ
トのセルがプレダイソートのテストモードで同時にテス
トされるものとすると、予備ローの置き換え情報（１本
のワード線全体を置き換える）および予備カラムの置き
換え情報（１本のカラム選択線全体を置き換える）を正
しく得ることができる。
【００７１】勿論、予備カラムに関して６４Ｍビット全
体で独立なものが１本の方式の場合は、３２ビットの縮
約テストモードでもリダンダンシー情報が得られるが、
この方式はリダンダンシー救済効率を著しく低下させる
ので好ましくない。
【００７２】従って、従来のＤＲＡＭのプレダイソート
では、１ビットずつのノーマルなアクセスを行ってリダ
ンダンシー情報を得ていたのに対して、本発明を適用し
たＤＲＡＭのプレダイソートでは、テスト時間を１／８
に短縮できる。
【００７３】上述したように、本実施例のＤＲＡＭによ
れば、パッケージに封入された後のテストはチップ領域
全体で多くのビットの縮約を行いテスト時間を大幅に短
縮できるが、ウエハ状態でのプレダイソートテストにお
いては、パッケージ封入後のテストのようには時間を短
縮をすることができないが、リダンダンシー置き換えの
単位以内の読み出しデータを縮約して、リダンダンシー
情報をも今までよりも短時間で得ることができる。
【００７４】
【発明の効果】上述したように本発明の半導体メモリに
よれば、セルアレー毎のリダンダンシー情報の出力およ
び複数ビットの並列テストが可能なプレダイソート用の
特別のテストモードを搭載することができる。
【図面の簡単な説明】
【図１】本発明の並列ビットテストモード内蔵半導体メ
モリの一実施例に係る６４Ｍワード×１ビット構成の６
４ＭＤＲＡＭのセルアレー構成を示す図。
【図２】図１中の１６Ｍアレーの１個を取り出して詳細
に示す回路図。
【図３】図２中の１Ｍブロックの１組分に対応するＤＱ
バッファおよびＤＱ線対を取り出して詳細に示す回路
図。
【図４】図３中のｎ＝２、Ｌの１Ｍブロックの一部を拡
大して示す回路図。
【図５】図３中の左右の１Ｍブロックで共有されている
ＤＱバッファへのデータ接続を可能にするスイッチ回路
の一例を示す回路図。
【図６】図３中のＤＱバッファの一例を示す図。
【図７】図６のＤＱバッファの制御信号の一例を示す動
作波形図。
【図８】図１中のリードマルチプレクサの一例を示す回
路図。
【図９】図８中のＲＮＡＮＤ、／ＲＮＡＮＤ信号を受け
てＲＤ、／ＲＤ信号を出力する回路の一例を示す回路図
および真理値を示す図。
【図１０】図９の回路からのＲＤ、／ＲＤ信号を受けて
Ｄｏｕｔを出力する出力バッファ回路の一例を示す回路
図。
【図１１】図８のリードマルチプレクサからＴＲＤｉ、
／ＴＲＤｉ信号を受けてＲＤｉ、／ＲＤｉ信号を出力す
る回路の一例を示す回路図。
【図１２】図１１の回路からのＲＤｉ、／ＲＤｉ信号を
受けてＤＳＴｉ信号を出力する出力バッファ回路の一例
を示す回路図。
【図１３】図９および図１１中のＳＩＭＴＥＳＴ、ＮＯ
ＲＭＡＬ、／ＲＤＴＥＳＴ信号の発生回路の一例を示す
回路図。
【図１４】本実施例の６４Ｍ×１ビット構成のＤＲＡＭ
のリダンダンシー構成の一例を示す図。
【図１５】ＤＲＡＭの出荷前のテスト工程の一例を示す
フローチャート。
【符号の説明】 １１…１６Ｍアレー、１１１…１Ｍブロック、１１２…
予備ロー、１１３…予備カラム、１２…ローデコーダ、
１３…カラムデコーダ、１４…リードマルチプレクサ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00

Claims (26)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体チップ領域上に形成され、予備ロ
    ウあるいは予備カラムによる救済が可能なリダンダンシ
    ー機能を有するメモリ回路と、 上記メモリ回路に備えられ、前記半導体チップ領域がパ
    ッケージに封入された状態あるいはウエハ状態の時に指
    定される第１の並列ビットテストモードにおいて、上記
    メモリ回路におけるメモリセルの複数ビットに同一デー
    タを書き込み、上記複数ビットのデータを同時に読み出
    して各データが一致しているか不一致かを判別すること
    により複数ビットの並列テストを行う第１のテスト回路
    と、 前記メモリ回路に備えられ、前記半導体チップ領域がウ
    エハ状態の時に指定される第２の並列ビットテストモー
    ドにおいて、前記第１の並列ビットテストモードにおけ
    る読み出しデータの縮約ビット数よりも少ないビット数
    の縮約度で前記メモリ回路におけるメモリセルの複数ビ
    ットの並列テストを行う第２のテスト回路と、 前記第１のテスト回路によるテスト結果を出力する第１
    の出力回路と、 前記第１の出力回路とは別に設けられ、前記第２のテス
    ト回路によるテスト結果を出力する第２の出力回路と、 前記第１の並列ビットテストモードでは前記第１の出力
    回路を動作させ、前記第２の並列ビットテストモードで
    は前記第２の出力回路を動作させる切り換え回路 とを具
    備し、上記第２の並列ビットテストモードで縮約される
    ビット数はリダンダンシーの置き換え単位のビット数以
    内であることを特徴とする並列ビットテストモード内蔵
    半導体メモリ。
  2. 【請求項２】 前記メモリセルアレーは、複数のメモリ
    セルブロックに分割され、各メモリセルブロック毎に独
    立に予備ロウあるいは予備カラムによる救済が可能なリ
    ダンダンシー機能を有することを特徴とする請求項１記
    載の並列ビットテストモード内蔵半導体メモリ。
  3. 【請求項３】 前記第２の並列ビットテストモードは、
    半導体チップ領域がウエハ状態の時にウエハ上の所定の
    パッドに所定の電圧が印加されることにより指定される
    ことを特徴とする請求項１又は２記載の並列ビットテス
    トモード内蔵半導体メモリ。
  4. 【請求項４】 それぞれ複数のメモリセルからなる複数
    のメモリセルブロックで構成され、それぞれリダンダン
    シー用のメモリセルを有するｍ個のメモリセルアレー
    と、 前記各メモリセルアレーの前記メモリセルブロックに共
    通に設けられたｎ対のデータ読み出し／書き込み線と、 前記ｍ個のメモリセルアレーに対応して設けられ、対応
    するメモリセルアレーの選択されたメモリセルブロック
    からそれぞれ読み出されるデータを多重化するｍ個のマ
    ルチプレクサと、 前記マルチプレクサの出力を受けて論理演算を行う第１
    の論理回路と、 前記ｍ個のメモリセルアレーに共通に設けられ、前記第
    １の論理回路の出力を使用して、前記ｍ個のメモリセル
    アレーの第１の数の選択されたメモリセルブロックから
    読み出されるデータに対して第１の並列ビットテストを
    行う第１のテスト回路と、 前記ｍ個のメモリセルアレーに対応して設けられ、前記
    ｍ個のマルチプレクサの出力を使用して、対応するメモ
    リセルアレーの第２の数の選択されたメモリセルブロッ
    クから読み出されるデータに対して第２の並列ビットテ
    ストをそれぞれ行うｍ個の第２のテスト回路と、 前記第１の並列ビットテストのテスト結果の出力と前記
    第２の並列ビットテストのテスト結果の出力とを切り換
    える 切り換え回路とを具備したことを特徴とする並列ビ
    ットテストモード内蔵半導体メモリ。
  5. 【請求項５】 それぞれ複数のメモリセルからなる複数
    のメモリセルブロックで構成され、それぞれリダンダン
    シー用のメモリセルを有するｍ個のメモリセルアレー
    と、 前記各メモリセルアレーの前記メモリセルブロックに共
    通に設けられたｎ対のデータ読み出し／書き込み線と、 前記ｍ個のメモリセルアレーに対応して設けられ、対応
    するメモリセルアレーの選択されたメモリセルブロック
    からそれぞれ読み出されるデータを多重化するｍ個のマ
    ルチプレクサと、 前記マルチプレクサの出力を受けて論理演算を行う第１
    の論理回路と、 前記ｍ個のメモリセルアレーに共通に設けられ、前記第
    １の論理回路の出力を使用して、前記ｍ個のメモリセル
    アレーの第１の数の選択されたメモリセルブロックから
    読み出されるデータに対して第１の並列ビットテストを
    行う第１のテスト回路と、 前記ｍ個のメモリセルアレーに対応して設けられ、前記
    ｍ個のマルチプレクサの出力を使用して、対応するメモ
    リセルアレーの第２の数の選択されたメモリセルブロッ
    クから読み出されるデータに対して第２の並列ビットテ
    ストをそれぞれ行うｍ個の第２のテスト回路と、 前記第１の並列ビットテストのテスト結果を出力する第
    １の出力回路と、 前記第２の並列ビットテストのテスト結果を出力する第
    ２の出力回路と、 前記第１の出力回路が動作する第１のモードと、前記第
    ２の出力回路が動作する第２のモードとを切り換えるモ
    ード切り換え回路とを具備したことを特徴とする並列ビ
    ットテストモード内蔵半導体メモリ。
  6. 【請求項６】 前記第１のテスト回路を動作させる第１
    のテスト制御信号および前記第２のテスト回路を動作さ
    せる第２のテスト制御信号を発生する制御信号発生回路
    をさらに具備したことを特徴とする請求項１，４，５の
    いずれか１項記載の並列ビットテストモード内蔵半導体
    メモリ。
  7. 【請求項７】 前記制御信号発生回路はプロ−ブテスト
    信号およびデ−タ信号を受けるＮＡＮＤゲートと、 前記ＮＡＮＤゲートの出力を受け、前記第１のテスト回
    路が前記第１のテストを行うことを可能にする第１のテ
    スト制御信号を出力するインバータとを有して構成され
    ていることを特徴とする請求項６記載の並列ビットテス
    トモード内蔵半導体メモリ。
  8. 【請求項８】 前記制御信号発生回路はさらに、 前記データ信号を反転するインバータと、 前記インバータの出力および前記プロ−ブテスト信号が
    入力されるＮＯＲゲートとを有して構成されていること
    を特徴とする請求項７記載の並列ビットテストモード内
    蔵半導体メモリ。
  9. 【請求項９】 前記ｍ個の各マルチプレクサは一対のト
    ランジスタ回路をそれぞれ含み、この一対の各トランジ
    スタ回路のそれぞれは電源ノードと所定の回路ノードと
    の間に互いに直列に接続された２個のトランジスタから
    なるｎ個の直列回路を有し、これら２個のトランジスタ
    の一方のゲートには読み出しデータが供給され、他方の
    ゲートには前記第１あるいは第２のテストが行われると
    きにオンするようにテスト制御信号が供給されることを
    特徴とする請求項４又は５記載の並列ビットテストモー
    ド内蔵半導体メモリ。
  10. 【請求項１０】 前記直列回路における２個のトランジ
    スタは同じ導電型であることを特徴とする請求項９記載
    の並列ビットテストモード内蔵半導体メモリ。
  11. 【請求項１１】 前記各トランジスタはＰ導電型である
    ことを特徴とする請求項１０記載の並列ビットテストモ
    ード内蔵半導体メモリ。
  12. 【請求項１２】 前記一対のトランジスタ回路の一方の
    トランジスタ回路の前記直列回路のトランジスタのゲー
    トに供給される読み出しデータは第１の論理レベルであ
    り、前記一対のトランジスタ回路の他方のトランジスタ
    回路の前記直列回路のトランジスタのゲートに供給され
    る読み出しデータが、前記第１の論理レベルとは反対レ
    ベルの第２の論理レベルであることを特徴とする請求項
    ９乃至１１のいずれか１項記載の並列ビットテストモー
    ド内蔵半導体メモリ。
  13. 【請求項１３】 前記一対のトランジスタ回路は、さら
    に前記所定の回路ノードと基準電位ノードとの間に接続
    されたトランジスタを含んで構成されていることを特徴
    とする請求項９記載の並列ビットテストモード内蔵半導
    体メモリ。
  14. 【請求項１４】 前記トランジスタは前記直列回路内の
    前記２個のトランジスタとは反対導電型であることを特
    徴とする請求項１３記載の並列ビットテストモード内蔵
    半導体メモリ。
  15. 【請求項１５】 前記トランジスタのゲートには前記第
    １あるいは第２のテストの期間中に前記所定の回路ノー
    ドを前記基準電位ノードに接続するために前記トランジ
    スタをオン状態にする制御信号が入力されることを特徴
    とする請求項１３または１４記載の並列ビットテストモ
    ード内蔵半導体メモリ。
  16. 【請求項１６】 前記一対のトランジスタ回路は、それ
    ぞれ前記所定の回路ノードに接続され、直列接続された
    インバータを含む遅延手段をさらに具備していることを
    特徴とする請求項９記載の並列ビットテストモード内蔵
    半導体メモリ。
  17. 【請求項１７】 前記一対の各トランジスタ回路それぞ
    れにおける前記ｎ個の直列回路は半数づつの第１および
    第２のグループに分割されていることを特徴とする請求
    項９記載の並列ビットテストモード内蔵半導体メモリ。
  18. 【請求項１８】 前記一対のトランジスタ回路のそれぞ
    れは、前記第１のグループの直列回路が接続されている
    前記所定の回路ノードの信号と、前記第２のグループの
    直列回路が接続されている前記所定の回路ノードの信号
    との論理演算を行う第２の論理回路をさらに具備してい
    ることを特徴とする請求項１７記載の並列ビットテスト
    モード内蔵半導体メモリ。
  19. 【請求項１９】 前記第２の論理回路はＮＯＲゲートを
    具備していることを特徴とする請求項１８記載の並列ビ
    ットテストモード内蔵半導体メモリ。
  20. 【請求項２０】 前記ＮＯＲゲートは２入力型であり、
    その一方の入力として前記第１のグループの直列回路が
    接続されている前記所定の回路ノードの信号を受け、他
    方の入力として前記第２のグループの直列回路が接続さ
    れている前記所定の回路ノードの信号を受けることを特
    徴とする請求項１９記載の並列ビットテストモード内蔵
    半導体メモリ。
  21. 【請求項２１】 前記第１の論理回路は２個の論理ゲー
    トを具備し、一方の論理ゲートは一方の論理レベルであ
    る前記読み出しデータが供給される前記一対のいずれか
    一方のトランジスタ回路における前記第２の論理ゲート
    の出力を受け、他方の論理ゲートは他方の論理レベルで
    ある前記読み出しデータが供給される前記一対のいずれ
    か一方のトランジスタ回路における前記第２の論理ゲー
    トの出力を受けることを特徴とする請求項１８記載の並
    列ビットテストモード内蔵半導体メモリ。
  22. 【請求項２２】 前記第１のテスト回路は出力信号を生
    成するために前記２つの論理ゲートの出力を受け、第１
    のテスト回路の出力信号は前記メモリセルアレーの選択
    されたメモリセルブロックから読み出される全てのデー
    タが同じ論理レベルを有するときに第１の論理レベルと
    なり、読み出しデータの少なくとも一つがその他のもの
    と反対の論理レベルを有するときは前記第１の論理レベ
    ルとは反対レベルの第２の論理レベルとなることを特徴
    とする請求項２１記載の並列ビットテストモード内蔵半
    導体メモリ。
  23. 【請求項２３】 前記第１のテスト回路は信号発生回路
    および出力バッファを備え、 前記信号発生回路は、第１の出力端子および第２の出力
    端子を有し、前記第１の論理ゲート回路の前記２つの論
    理ゲートの出力を受け、前記２つの論理ゲートの出力が
    異なる論理レベルを有する場合は前記第１の出力端子か
    ら前記第１の論理レベルの信号を出力しかつ前記第２の
    出力端子から前記第２の論理レベルの信号を出力し、前
    記２つの論理ゲートの出力が同じ論理レベルを有する場
    合は前記第１の出力端子から前記第２の論理レベルの信
    号を出力しかつ前記第２の出力端子から前記第１の論理
    レベルの信号を出力し、 前記出力バッファは、前記信号発生回路の出力信号を受
    け、前記信号発生回路の前記第１および第２の出力端子
    から出力される第１および第２の出力信号が第２および
    第１の論理レベルをそれぞれ有するとき前記第１の論理
    レベルの信号を出力し、前記信号発生回路の前記第１お
    よび第２の出力端子から出力される第１および第２の出
    力信号が第２および第１の論理レベルをそれぞれ有する
    とき前記第２の論理レベルの信号を出力する請求項２１
    記載の並列ビットテストモード内蔵半導体メモリ。
  24. 【請求項２４】 前記信号発生回路は、 前記第１の論理ゲート回路の２つの論理ゲートの出力を
    受けるＮＡＮＤゲートと、 前記２つの論理ゲートの出力を受ける第１のＡＮＤゲー
    トと、 前記ＮＡＮＤゲートの出力を受けるインバータと、 前記第１のＡＮＤゲートの出力および制御信号を受ける
    第１のＮＯＲゲートと、 前記２つの論理ゲートの一方の出力および第１のモード
    信号を受ける第２のＡＮＤゲートと、 前記２つの論理ゲートの他方の出力および第１のモード
    信号を受ける第３のＡＮＤゲートと、 前記インバータの出力および第２のモード信号を受ける
    第４のＡＮＤゲートと、 前記第１のＮＯＲゲートの出力および第２のモード信号
    を受ける第５のＡＮＤゲートと、 前記第２および前記第４のＡＮＤゲートの出力を受けて
    信号を出力する第２のＮＯＲゲートと、 前記第３および前記第５のＡＮＤゲートの出力を受けて
    信号を出力する第３のＮＯＲゲートとを具備している請
    求項２３記載の並列ビットテストモード内蔵半導体メモ
    リ。
  25. 【請求項２５】 前記出力バッファは、 前記第２の論理レベルの制御信号によって制御されるＣ
    ＭＯＳインバータと、電源ノードと前記ＣＭＯＳインバ
    ータの電流通路の一方の端子との間に接続され、前記第
    ２のＮＯＲゲートの出力信号によって制御される第１チ
    ャネル型の第１のＭＯＳトランジスタと、前記ＣＭＯＳ
    インバータの電流通路の他方の端子と基準電位ノードと
    の間に接続され、前記第１の論理レベルの制御信号によ
    って制御される第２チャネル型の第２のＭＯＳトランジ
    スタとを含む第１のトランジスタ回路と、 前記第２の論理レベルの制御信号によって制御される第
    ２のＣＭＯＳインバータと、前記電源ノードと前記第２
    のＣＭＯＳインバータの電流通路の一方の端子と間に接
    続され、前記第２のＮＯＲゲートの出力信号によって制
    御される第１チャネル型の第３のＭＯＳトランジスタ
    と、前記第２のＣＭＯＳインバータの電流通路の他方の
    端子と基準電位ノードと間に接続され、前記第１の論理
    レベルの制御信号によって制御される第２チャネル型の
    第４のＭＯＳトランジスタとを含む第２のトランジスタ
    回路と、 前記第１のトランジスタ回路における前記第１のＣＭＯ
    Ｓインバータの出力および制御信号を受ける第１のＮＡ
    ＮＤゲートと、前記第１のＮＡＮＤゲートの出力を反転
    する第１のインバータとからなる第１の論理回路と、 前記第２のトランジスタ回路における前記第２のＣＭＯ
    Ｓインバータの出力および制御信号を受ける第２のＮＡ
    ＮＤゲートと、前記第２のＮＡＮＤゲートの出力を反転
    する第２のインバータとからなる第２の論理回路と、 交差接続された第２チャネル型の一対のＭＯＳトランジ
    スタと、 前記第１のＣＭＯＳインバータの出力およびイネーブル
    信号を受ける第３のＮＡＮＤゲートと、 前記第２のＣＭＯＳインバータの出力およびイネーブル
    信号を受ける第４のＮＡＮＤゲートと、 前記第３および第４のＮＡＮＤゲートの出力を受ける出
    力トランジスタ回路とを具備し、 前記交差接続された一対の一方のＭＯＳトランジスタの
    電流通路の一方の端子は前記第１のＣＭＯＳインバータ
    の出力端子および前記第１の論理回路の前記第１のイン
    バータの出力端子に接続され、他方のＭＯＳトランジス
    タの電流通路の一方の端子は前記第２のＣＭＯＳインバ
    ータの出力端子および前記第２の論理回路の前記第２の
    インバータの出力端子に接続され、前記交差接続された
    一対の一方のＭＯＳトランジスタの電流通路の他方の端
    子は前記交差接続された一対の他方のＭＯＳトランジス
    タの電流通路の他方の端子に接続され、前記一方のＭＯ
    Ｓトランジスタのゲートは前記他方のＭＯＳトランジス
    タの電流通路の一方の端子に接続され、前記他方のＭＯ
    Ｓトランジスタのゲートは前記一方のＭＯＳトランジス
    タの電流通路の一方の端子に接続され、 前記出力トランジスタ回路は、電源ノードと基準電位ノ
    ードとの間に直列に接続された第１チャネル型のＭＯＳ
    トランジスタと第２チャネル型のＭＯＳトランジスタと
    を有し、前記第１チャネル型のＭＯＳトランジスタは前
    記第３のＮＡＮＤゲートの出力によって制御され、前記
    第２チャネル型のＭＯＳトランジスタはインバータを介
    して前記第４のＮＡＮＤゲートの出力によって制御され
    る請求項２３記載の並列ビットテストモード内蔵半導体
    メモリ。
  26. 【請求項２６】 前記２個の論理ゲートは２個のＮＡＮ
    Ｄゲートを含み、一方のＮＡＮＤゲートは前記一方の論
    理レベルの読み出しデータが供給される前記一対のトラ
    ンジスタ回路のいずれか一方のトランジスタ回路におけ
    る前記第２の論理ゲートからの出力を受け、他方のＮＡ
    ＮＤゲートは前記他方の論理レベルの読み出しデータが
    供給される前記一対のトランジスタ回路のいずれか一方
    のトランジスタ回路における前記第２の論理ゲートから
    の出力を受ける請求項１８記載の並列ビットテストモー
    ド内蔵半導体メモリ。
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