JPH07235200A

JPH07235200A - 半導体記憶装置

Info

Publication number: JPH07235200A
Application number: JP6026647A
Authority: JP
Inventors: Takashi Osawa; 隆大沢
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-02-24
Filing date: 1994-02-24
Publication date: 1995-09-05
Also published as: CN1050924C; DE69517072D1; DE69517072T2; CN1118519A; EP0669623B1; KR0159453B1; US5748641A; EP0669623A1

Abstract

(57)【要約】【目的】メモリ内部にデータ・スクランブラを内蔵し、
テストモードでの書き込みパターンを自由に変換、設定
できるように構成される。【構成】入力用のデータ・スクランブラ11と出力用のデ
ータ・デスクランブラ12がそれぞれ配備されている。ロ
ウアドレスの一部を入力し、８対のスクランブル信号Ｃ
ＨＮＧを上記スクランブラ11へ供給するラッチ回路13、
ノーマルモード／テストモード切り換え信号であるＴＥ
ＳＴ信号を出力するＥＮＴＲＹ／ＥＸＩＴ回路14が設け
られている。ラッチ回路13はＥＮＴＲＹ／ＥＸＩＴ回路
14からのＴＥＳＴ信号によってモードが制御される。な
お、データ線15の１本表示は１対の相補線（ＲＷＤ線、
／ＲＷＤ線）を示している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は大容量の半導体記憶装
置に関し、高速かつ高精度のテストモードが要求される
半導体記憶装置に関する。

【０００２】

【従来の技術】半導体メモリの集積度向上に伴い、増大
するテスト時間を短縮する目的で、並列ビットテストモ
ードが１ＭビットＤＲＡＭ以降の世代のＤＲＡＭに搭載
されている。例えば、１ＭビットＤＲＡＭでは４ビット
パラレル、４ＭビットＤＲＡＭでは８ビットパラレル、
１６ＭビットＤＲＡＭでは１６ビットパラレル、６４Ｍ
ビットＤＲＡＭでは３２ビットパラレルと世代が代わる
毎に、同時にテストできるビット幅を２倍に増やして行
き、全ビットテストする時間の増大を抑えている。つま
り、テストモードを用いないで通常のアクセスモードで
全ビットテストすると世代毎に４倍のテスト時間が増加
してゆくものを、テストモードを使うことで、世代毎に
２倍のテスト時間の増加に抑えられる。これにより、テ
スト時間を短縮を図っている。

【０００３】上述のような従来のテストモードは以下の
ような仕様になっている。ＷＣＢＲのサイクル（／ＲＡ
Ｓ信号の前に／ＷＥ及び／ＣＡＳ信号を活性化；信号記
号先頭の／は反転を意味する）でテストモードにエント
リーする。その後、通常のライト動作において入力され
たデータが複数ビット各々に同一データとして書き込ま
れていく。これをリードすると、これら複数ビットのデ
ータが平行して読み出され、読み出されたデータが全て
一致していれば出力に高（“Ｈ”）レベルを出し、一つ
でも異なるデータが含まれていれば低（“Ｌ”）レベル
を出力する。このような仕様で、複数ビットを一度にテ
ストすることができる。

【０００４】以上のようなテストモードは確かにテスト
時間短縮という大きなメリットがある。しかしながら、
必ずしも全てのテスト項目においてこのテストモードで
カバーできるというわけではない。すなわち、従来のテ
ストモードでは検出不可能な不良項目が存在するから
で、これら複数ビットがワード線を共有している等必ず
しも独立のビットではないことに起因している。勿論、
テストされるビットを互いにセルアレー上で充分離すこ
とによってほぼ完全に独立とみなせるようにすることは
可能ではあるが、こうするとテストモード時のワード線
ＷＬやカラム選択線ＣＳＬの活性化の方法が通常と異な
ることになり無駄が多い。さらに、通常と異なる内部動
作をしている意味から正しいテストを行なっているとは
言えなくなる。

【０００５】例えば、６４ＭビットＤＲＡＭでの３２ビ
ットパラレルテストを図１７を参照して考える。テスト
モード時において、同時にテストされる３２ビットは、
図１７に示されるように４個の１６Ｍビットセルアレー
ブロックＣＢ1 〜4 に８ビットずつに振り分けられてい
る。斜線枠１つは５１２ｋビットセルブロックを示して
いる。１６Ｍビットセルアレーブロックのうちの１つの
１６Ｍブロックに属する８ビットは、図１８の破線で囲
んだＣＥＬＬ0 からＣＥＬＬ7 に示されるように同一ワ
ード線上に隣接する８カラムに分配されている。

【０００６】図１８において、ＷＬはワード線、ＢＬ，
／ＢＬは相補ビット線、ＳＡＰＣはセンスアンプ及びビ
ット線プリチャージ回路、ＤＱＧはＤＱゲートであり、
ＤＱ，／ＤＱは相補データ線、ＣＳＬはカラム選択線
（破線の直線）である。ワード線ＷＬはロウデコーダに
接続される。ＤＱ0 ，／ＤＱ0 〜ＤＱ7 ，／ＤＱ7 の８
対のデータ線対は図示しないがＤＱバッファを介して図
１７の入出力回路に接続される。

【０００７】上述で触れたように、これらの８ビットそ
れぞれを遠く離れた８カラムに分配することも可能では
あるが、そのためにはカラム選択線ＣＳＬとＤＱゲート
の関係を極力１：１にする対策としてＣＳＬの配線の微
細化や図示しないカラムデコーダのパターンの微細化や
面積増大が要求されるため好ましくない。

【０００８】図１８のような８ビット分布においては、
これら同時にテストされる８ビットが必ずしも独立では
ない。テストモードでは同一データが書き込まれるた
め、ＤＱゲートでのＢＬ、／ＢＬの関係とＤＱ、／ＤＱ
の関係が同じであれば、８ビットには同一データしか書
き込むことができないことになる。従って、書き込み系
でデータに対するパターンセンシティビティ（感度性
癖）があるような不良が検出できなくなるという欠点が
あった。例えば、１カラムおきに逆データである場合に
のみ検出できる不良は従来のテストモードでは検出不可
能になってしまう。

【０００９】また、別の状況によっても従来のテストモ
ードが不完全な不良検出能力しか持てない場合が考えら
れる。それは、例えばワード線ＷＬが立ち上がらない不
良（ロウ不良の一種）である。ＢＬ、／ＢＬとＤＱ、／
ＤＱの関係が常に同じ場合は図１８の８ビットにはテス
トモード時に全て同一データが書き込まれることにな
る。ＤＱ、／ＤＱゲートあるいはＤＱバッファーにはパ
ターン的にアンバランスが避けられず、セル信号が零の
場合には全てのＤＱ側が“Ｌ”または“Ｈ”にデータを
ラッチする可能性が高い。従って、テストモードでの正
誤判断が全ビットの一致あるいは不一致のみを判断基準
にしている限り、このような不良モードは検出できなく
なるという欠点がある。

【００１０】もっとも、上記欠点も表裏のパターンでテ
ストすれば４個の１６Ｍブロックの結果を最終的に１ビ
ットにまとめる訳であるから、必ずいずれかのパターン
では検出できることになる。しかし、例えばダイソート
でのテストモードのようにリダンダンシー置き換えを目
的として１６Ｍブロック毎に独立させてテストする場合
（つまり、ロウ不良のアドレスを検出するテスト）には
表裏パターンでテストしてもロウ不良を検出できなくな
ってしまう。

【００１１】

【発明が解決しようとする課題】このように、従来、テ
スト時間短縮を達成するテストモードは必ずしも全ての
テスト項目において万能というわけではない。すなわ
ち、従来のテストモードでは検出不可能な不良項目が存
在するという欠点がある。

【００１２】この発明は上記のような事情を考慮してな
されたものであり、その目的は、自由なパターンを書き
込むことができ、メモリのテストモードでの不良検出能
力を高め、ひいてはテストモードの利用率を高めてテス
ト時間短縮に寄与する半導体記憶装置を提供することに
ある。

【００１３】

【課題を解決するための手段】この発明の半導体記憶装
置はメモリセルにデータを伝送する複数のデータ線と、
前記データのスクランブル条件を設定する信号をラッチ
する信号ラッチ手段と、前記データを前記スクランブル
条件に応じて任意にスクランブルする機能を有したデー
タスクランブラ手段と、所定の信号サイクルによりテス
トモードが開始され、前記信号ラッチ手段から前記デー
タスクランブラ手段に前記スクランブル条件が伝達さ
れ、前記データスクランブラ手段を機能させる制御手段
とを具備したことを特徴とする。

【００１４】

【作用】この発明では、データスクランブラ手段によっ
て、テストモード時に並列に読み出しを行う複数のセル
に“０”と“１”が混在した自由なテストパターンを書
き込むことができる。

【００１５】

【実施例】図１は本発明の実施例を示す。この図は前記
図１７の１６Ｍビットセルアレー（例えば、ＣＢ1 ）１
個を抜き取った部分を示している。更に、この図はテス
トモード時に動作する回路のみを示しており、通常アク
セスモード時に機能する回路（例えばリード時のマルチ
プレクサなど）は省略されている。図のように入力用の
データ・スクランブラ11と出力用のデータ・デスクラン
ブラ12がそれぞれ配備されている。ロウアドレスの一部
を入力し、８対のスクランブル信号（ＣＨＮＧ，／ＣＨ
ＮＧの対の信号が８つ）を上記スクランブラ11へ供給す
るラッチ回路13、ノーマルモード／テストモード切り換
え信号であるＴＥＳＴ信号を出力するＥＮＴＲＹ／ＥＸ
ＩＴ回路14が設けられている。ラッチ回路13はＥＮＴＲ
Ｙ／ＥＸＩＴ回路14からのＴＥＳＴ信号によってモード
が制御される。なお、データ線15の１本表示は１対の相
補線（ＲＷＤ線、／ＲＷＤ線）を示している。

【００１６】上記構成によれば、テストデータ書き込み
時にはデータ・スクランブラ11でパラレルにテストされ
るデータパターンを希望するパターンに変換することが
でき、かつ読み出し時にもデータ・デスクランブラ12に
より同じスクランブル状態で変換を行って元のテスト条
件に戻すことができる。

【００１７】図２は図１の構成をより具体的に示す回路
図であり、通常アクセスモード時に機能するマルチプレ
クサ16、デマルチプレクサ17等を示すと共にエラー検出
回路18を設けている。エラー検出回路18はテスト結果の
データ一致、不一致を検出する。テスト時には、入力パ
ッドから入力回路19を介してテスト用のデータＤinを入
力し、テスト結果はエラー検出回路18を介して出力回路
20から出力パッドを介しＤout として得る。これは、使
用するＤＲＡＭが×１ビット構成の製品を想定してい
る。以下、本発明の諸動作は図２を参照しつつ進めてい
く。

【００１８】図３はテストモードへのエントリーサイク
ルを示す一例としての波形図である。ＷＣＢＲサイクル
を開始した後、／ＲＡＳ信号を低いレベルに保ったまま
／ＷＥ信号を２回サイクルし、２回目の／ＷＥの立ち下
がりでＡ0 からＡ7 までの８ビットのアドレスを指定す
る。

【００１９】アドレス指定は例えば次のようである。前
記図１８において同時にテストされる、破線で囲んだＣ
ＥＬＬ0 からＣＥＬＬ7 の８ビットにアドレスＡ0 から
Ａ7を各対応させる。その指定アドレス信号が“０”の
場合は、テストモード時に入力されるテストデータをそ
のままスルーするが、“１”の時はテストデータを反転
させると約束する。

【００２０】従って、２回目の／ＷＥサイクルでＡ0 か
らＡ7 まですべてのアドレスを“０”とするとデータは
そのまま（スクランブルがかからずに）書き込まれ、ま
た読まれるので、従来のテストモードそのものである。
また、Ａ0 ＝“０”、Ａ1 ＝“１”、Ａ2 ＝“０”、Ａ
3 ＝“１”、Ａ4 ＝“０”、Ａ5 ＝“１”、Ａ6 ＝
“０”、Ａ7 ＝“１”と指定すると、１ビット置きに逆
デ−タが書き込まれるパターンでのテストモードにな
る。

【００２１】図４は上記テストモードでの約束事を想定
して構成された図１もしくは図２におけるデータ・スク
ランブラ11の具体例を示す回路図である。図１の実施例
の場合、データ線15（ＲＷＤ線、／ＲＷＤ線）は８対存
在するから、実際この図４における構成は各々８個必要
になる。ＲＷＤ線、／ＲＷＤ線は入力バッファ111 を介
してそれぞれ、インバータ112 とクロックドインバータ
113 の直列構成、またはクロックドインバータ114 を経
て非反転または反転されるようになっている。インバー
タ112 とクロックドインバータ113 はＣＨＮＧまたはそ
の反転信号／ＣＨＮＧによって制御され、互いに相補的
に活性化される。

【００２２】すなわち、ＣＨＮＧ＝“Ｈ”（high）レベ
ル、／ＣＨＮＧ＝“Ｌ”（low ）レベルの場合は入力バ
ッファからの111 からのデータはインバータで反転され
るが、ＣＨＮＧ＝“Ｌ”、／ＣＨＮＧ＝“Ｈ”の時はイ
ンバータ２段通るためにデータは反転されることなく通
過する。勿論、この場合にはＣＭＯＳのトランスファゲ
ートでもよく、種々のバリエーションが有り得る。

【００２３】図５は上記図４に対応したデータ・デスク
ランブラ12の具体例を示す回路図である。データ・デス
クランブラでも構成は同様で各素子構成の入出力が図４
の構成と逆になる。勿論、データ線15の１対、１対にそ
れぞれ設けられ、図４に従って種々のバリエーションが
有り得る。

【００２４】図６は図１におけるラッチ回路13の具体例
を示す回路図である。これはアドレスＡ0 (R) （ロウ）
に対応するラッチ回路を示している。このような構成は
Ａ0からＡ7 までの８ビットのアドレスに対して各々設
けられ８個必要になる。アドレスＡ0 はＴＥＳＴ信号に
より制御されるＣＭＯＳ型トランスファゲート131 、ラ
ッチ回路132 を介してＮＡＮＤゲート133 の一方入力に
接続されている。ＮＡＮＤゲート133 の他方入力はＴＥ
ＳＴ信号である。ＮＡＮＤゲート133 の出力は信号／Ｃ
ＨＮＧ、さらにインバータ134 を介して信号ＣＨＮＧと
なる。

【００２５】上記図６の構成によれば、ＴＥＳＴ信号が
“Ｌ”レベルである限り、ＣＨＮＧ＝“Ｌ”レベル、／
ＣＨＮＧ＝“Ｈ”レベルでデータは反転されない。ノー
マルモードではＴＥＳＴ信号が“Ｌ”レベルに固定され
ている。上記図３に示されるようなＥＮＴＲＹのサイク
ルでロウドアドレスバッファを動作させて、ロウアドレ
スＡｉ(R) 、／Ａｉ(R) （ｉ＝0 〜7 ）が指定され、か
つＴＥＳＴ信号が立ち上がるとその時点でのＡｉ(R) の
状態をラッチしてＣＨＮＧ、／ＣＨＮＧを生成する回路
である。勿論、一例を示しただけで種々の変形が有り得
る。

【００２６】図７は図２におけるマルチプレクサ16とそ
の周辺の構成を示す回路図である。図２と同様の箇所は
同一符号を付してある。Ｄinの相補データに関して信号
Ｍ0〜Ｍ7 及び／Ｍ0 〜／Ｍ7 それぞれで導通制御する
８個ずつのＣＭＯＳ型トランスファゲート161 及び162
からなる。これら８個ずつのトランスファゲート161，1
62 はそれぞれ８対のデータ線（ＲＷＤ0 ，／ＲＷＤ0
〜ＲＷＤ7 ，／ＲＷＤ7 ）に接続されている。

【００２７】図８は上記信号Ｍ0 〜Ｍ7 及び／Ｍ0 〜／
Ｍ7 を入力アドレスにより生成する回路を示している。
例えば、内部で３ビットすべてのビット列を利用する。
すなわちアドレス（Ａi Ａj Ａk ）を（１１１）とする
と、（／Ａi ／Ａj ／Ａk ）から（Ａi Ａj Ａk ）まで
インクリメント生成する。このビット列にそれぞれ対応
した８個のＮＡＮＤゲート163 の出力にそれぞれ８個の
ＮＡＮＤゲート164 の一方入力を接続している。ＮＡＮ
Ｄゲート164 の他方入力は共通にＴＥＳＴ信号の反転信
号／ＴＥＳＴが入力される。ＡＮＤゲート164 の８出力
はそれぞれ、順にＭ0 〜Ｍ7 もしくはインバータ165 を
介して、順に／Ｍ0 〜／Ｍ7 となる。

【００２８】図９は図２におけるデマルチプレクサ17と
エラー検出回路18その周辺の構成を示す回路図である。
図２と同様の箇所は同一符号を付してある。エラー検出
回路18はテストデータの一致／不一致を判定する。エラ
ー検出回路18はデマルチプレクサ17に入る前の８対のデ
ータ線（ＲＷＤx ，／ＲＷＤx （x ＝0 〜7 ））のうち
の一方ＲＷＤ0 〜ＲＷＤ7 に対してＮＡＮＤゲート181
を接続し、他方／ＲＷＤ0 〜／ＲＷＤ7 に対してＮＡＮ
Ｄゲート182 を接続し、その出力をＥＸＯＲゲート183
に入力している。ＥＸＯＲゲート183 の出力はインバー
タ184 を介してスイッチング回路190 に入力される。ス
イッチング回路190 はテスト信号が発生したとき
（“Ｈ”レベル）に活性化されるクロックドインバータ
191 が設けられている。インバータ192 は相補なデータ
線を作るためにある。スイッチング回路190 からの相補
なデータ線は対応する出力回路20の入力端（ノードＤ
Ｎ，／ＤＮ）に接続される。

【００２９】図１０は図９におけるデマルチプレクサ17
の具体例を示す回路図である。８対のデータ線ＲＷＤx
，／ＲＷＤx （x ＝0 〜7 ）は各々の信号Ｄx ，／Ｄx
（x＝0 〜7 ）で導通制御される８個ずつのＣＭＯＳ型
のトランスファゲート171 ，172 に接続される。トラン
スファゲート171 を介したデータ線ＲＷＤは８本共通に
接続され、トランスファゲート172 を介したデータ線／
ＲＷＤは８本共通に接続され、それぞれ対応する出力回
路20へのノードＤＮ，／ＤＮに接続される。

【００３０】図１１は上記信号Ｄx ，／Ｄx （x ＝0 〜
7 ）を入力アドレスにより生成する回路を示している。
図８で用いた３ビットすべてのビット列それぞれ８個に
対応して設けられたＮＡＮＤゲート173 の出力にそれぞ
れインバータ174 を接続している。ＮＡＮＤゲート173
は共通にＴＥＳＴ信号の反転信号／ＴＥＳＴも入力され
る。インバータ174 の８出力はそれぞれ、順にＤ0 〜Ｄ
7 もしくはさらにインバータ175 を介して、順に／Ｄ0
〜／Ｄ7 となる。

【００３１】上述のごとく説明した図２の構成の回路に
おいて、図１２に示されるタイミングチャートを参照し
ながら、テストモードへのエントリー動作について説明
する。／ＷＥ信号と／ＣＡＳ信号が／ＲＡＳ信号よりも
先にアクティブになり、かつ、／ＷＥ信号が２回カウン
トされると、この２回目に／ＷＥ信号がアクティブにな
る時点で、ＥＮＴＲＹ／ＥＸＩＴ回路14がＴＥＳＴ信号
を発生する。また、同時に２回目の／ＷＥ信号のアクテ
ィブ時にロウアドレスバッファが動作して、ロウアドレ
スＡ0(R)〜Ａ12(R) をチップ内部に取り込むが、それら
のうちＡ0 〜Ａ7 までがラッチ回路13に入力され、その
時発生されるＴＥＳＴ信号により、Ａ0〜Ａ7 の状態が
ラッチされる。これにより、データに対するスクランブ
ラの状態がセットされたことになる。この後は、特別な
ＥＸＩＴサイクル動作をさせない限り、テストモードは
解除されず、ＤＲＡＭ内にこのスクランブラ状態はラッ
チされたままとなる。

【００３２】次に、テストモードの書き込み動作を説明
する。ＥＮＴＲＹサイクル終了後、／ＲＡＳ信号、／Ｃ
ＡＳ信号、／ＷＥ信号を全てプリチャージ状態に戻し、
その後で、通常のＤＲＡＭの書き込み動作を行えば達成
できる。例えば、上記のように使用するＤＲＡＭが×１
ビット構成の製品であれば、データ入力Ｄinのピンから
入力された書き込みデータは、各１６Ｍビットセルアレ
ー毎に８ビットの同一データを送ることになる。

【００３３】各１６Ｍビットアレー毎に設けられたデー
タ・スクランブラ11を、書き込みデータが通過するとき
に、すでに設定されているスクランブラ状態に基いてデ
ータにスクランブルがかかる。つまり、８ビットのスク
ランブル信号ＣＨＮＧｉ（ｉ＝0 〜7 ）のうち“０”に
対応するデータはそのままスルーするが、“１”に対応
するデータは反転して各ビットに伝達することになる。
そのデータ・スクランブラを通った８ビットのデータ
（８対のＲＷＤ線対上に伝搬される）は、活性化されて
いる２個の５１２Ｋセルブロックのうちアドレス指定さ
れたいずれか一方側に書き込まれる。すなわち、上記８
ビットのデータは前記図１８に示す８カラムに入力さ
れ、ワード線が立ち上がっているＣＥＬＬ0 からＣＥＬ
Ｌ7 の８ビットに書き込まれる。

【００３４】次に、テストモードの読み出し動作を説明
する。上記の書き込み動作が終了し、全セルアレー、あ
るいはテストに必要な一部のセルアレーにデータを書き
込んだ後に、通常のリード動作を行えば達成できる。前
記図１８に示されているように、ロウアドレスで選択さ
れて立ち上がったワード線ＷＬにつながっているセルの
データが全てセンスアンプで増幅されるが、それらのう
ち、カラムアドレスを通じてＣＳＬ（カラム選択線）で
選択された８ビットのデータが出力ＤＱ、／ＤＱ対に読
み出される、これらのデータはそれぞれ対応する８個の
ＤＱバッファにて再度増幅され、図２に示されるように
８対のＲＷＤ線対に読み出される。これらＲＷＤ線対の
データはデータ・デスクランブラ12を通り、出力回路20
へと伝達される。

【００３５】出力回路20へ伝達される前にエラー検出回
路18にて８ビットの一致／不一致が判定され、一致して
いれば、出力ピンの信号Ｄout に“１”を、一致してい
なければ“０”を出力する。書き込み時にはデータ・ス
クランブラ11を通過しているために、一般的には、セル
からＲＷＤ線に読み出された８ビットデータは、エラー
が無い場合でもばらばらであるが、データ・デスクラン
ブラ12に設定されている状態はデータ・スクランブラに
設定されているスクランブル状態と同一設定であるため
に、データ・デスクランブラ12出力時点で８ビットは、
エラーが無い場合にはスクランブル前の書き込み状態に
戻され、一致することになる。勿論、エラーがある場合
はここで一致していないことになる。

【００３６】従って、エラー検出回路18での一致／不一
致の判定は従来のパラレルビットテストモードの判定回
路と全く同じ回路構成で達成でき、本発明を実現するに
は、入力回路とＲＷＤ線対の間にデータ・スクランブラ
11を設け、かつＲＷＤ線対と出力回路との間にデータ・
デスクランブラ12を設けるだけでよい。勿論、これらを
制御するＥＮＴＲＹ／ＥＸＩＴ回路14やラッチ回路13は
必要になる。図１３は上記実施例の応用例であり、スク
ランブラ情報モニタ機能を付加した場合の要部構成を示
す回路図である。データがどのようにスクランブルされ
るかの情報を外部より確認する機構を設ける。図１３に
おいて、スクランブラの条件を設定するアドレスＡ0 〜
Ａ7 が各々入力されるパッド21それぞれにロウアドレス
バッファ22、カラムアドレスバッファ23が接続されるの
は従来構成と同様であるが、さらにスクランブルモニタ
回路24が接続されている。スクランブルモニタ回路24は
信号ＭＯＮにより制御される。

【００３７】図１４はスクランブルモニタ回路24の具体
例を示す回路図である。スクランブル信号／ＣＨＮＧｉ
（ｉ＝0 〜7 ）で制御される電源側のＰチャネルＭＯＳ
トランジスタ241 及び接地電位側のＮチャネルＭＯＳト
ランジスタ244 、その間に直列に接続されたＰチャネル
ＭＯＳトランジスタ242 及びＮチャネルＭＯＳトランジ
スタ243 を設けている。トランジスタ243 のゲートに
は、信号ＭＯＮが印加される、トランジスタ242 のゲー
トには、インバータ245 により信号／ＭＯＮが印加され
る。トランジスタ242 と243 のドレイン接続点は対応す
るアドレスＡｉ（ｉ＝0 〜7 ）のパッド21に繋がる。

【００３８】図１５はモニタサイクルを付加したタイミ
ングチャートである。ＥＮＴＲＹサイクル後、ＥＸＩＴ
サイクル前のテストモード（ＴＥＳＴが高レベル状態）
時において、ＷＣＢＲのサイクルで／ＷＥを２回サイク
ルすると、モニタ信号ＭＯＮが立ち上がり、その時にラ
ッチされているスクランブル状態を外部、例えばアドレ
スピン（図示せず）に出力する。テスター側はこれによ
りスクランブル状態を確認することができる。図１５中
のＯＰＥＮは、テスター側のドライバ（図示せず）をオ
ープン状態にする期間であることを意味している。

【００３９】図１６は本発明の他の実施例を示す回路図
であり、双方向のデータ・スクランブラ25を使用するこ
とを念頭においた回路である。図１と同様箇所には同一
の符号を付し、動作の説明は、図１の構成と基本的に同
様であるので省略する。

【００４０】上記各実施例によれば、従来のパラレルテ
ストでは検出不可能だった項目のテストがパラレルテス
トできるようになる。また、パラレルテストの項目の種
類が豊富に作成できる。しかも、トータルのテスト時間
の短縮が可能となる利点がある。

【００４１】なお、上記実施例では、ＴＥＳＴ信号は図
１２のタイミングチャートに示されているように、ＷＣ
ＢＲの２回目の／ＷＥで立ち上がり（エントリーサイク
ル）、／ＲＡＳオンリーサイクルが入力されて立ち下が
る（イグジットサイクル）という信号である。勿論、こ
の実施例のテストモードへのＥＮＴＲＹ／ＥＸＩＴ回路
14は他のサイクルでも達成可能であるし、特にサイクル
を設けなくとも、パッドに信号を与えることでＴＥＳＴ
信号を立ち上がらせることも可能である。

【００４２】

【発明の効果】データのスクランブラを内蔵すること
で、テストモードでの書き込みパターンを自由に設定で
きるようになり、従来のパラレルテストでは検出不可能
たっだ項目のテストがパラレルテスト可能になる。パラ
レルテストの自由度が大幅に向上し、しかもトータルの
テスト時間の短縮が可能となる。

【図面の簡単な説明】

【図１】本発明の実施例を示す要部の回路図。

【図２】図１の構成をより具体的に示す回路図。

【図３】テストモードへのエントリーサイクルを示す一
例としての波形図。

【図４】図１におけるデータ・スクランブラの具体例を
示す回路図。

【図５】図１におけるデータ・デスクランブラの具体例
を示す回路図。

【図６】図１におけるラッチ回路の具体例を示す回路
図。

【図７】図２におけるマルチプレクサとその周辺の構成
を示す回路図。

【図８】図７のマルチプレクサを制御動作するための構
成を示す回路図。

【図９】図２におけるデマルチプレクサとエラー検出回
路その周辺の構成を示す回路図。

【図１０】図９におけるデマルチプレクサの具体的例を
示す回路図。

【図１１】図１０のマルチプレクサを制御動作するため
の構成を示す回路図。

【図１２】図２の回路動作に係るタイミングチャート。

【図１３】本発明の実施例の応用例であり、スクランブ
ラ情報モニタ機能を付加した場合の要部構成を示す回路
図。

【図１４】スクランブルモニタ回路の具体例を示す回路
図。

【図１５】本発明のモニタサイクルを付加したタイミン
グチャート。

【図１６】本発明の他の実施例を示す回路図。

【図１７】６４ＭビットＤＲＡＭチップでの３２ビット
パラレルテストを示す構成図。

【図１８】図１７の一部の回路図。

【符号の説明】

11…データ・スクランブラ、12…データ・デスクランブ
ラ、13…ラッチ回路、14…ＥＮＴＲＹ／ＥＸＩＴ回路、
15…データ線（対）、16…マルチプレクサ、17…デマル
チプレクサ、18…エラー検出回路、19…入力回路、20…
出力回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/66 Ｆ 7630−4Ｍ 27/04 21/822 Ｈ０１Ｌ 27/04 Ｔ

Claims

【特許請求の範囲】

【請求項１】メモリセルにデータを伝送する複数のデ
ータ線と、前記データのスクランブル条件を設定するための信号を
ラッチする信号ラッチ手段と、前記データを前記スクランブル条件に応じて任意にスク
ランブルする機能を有したデータスクランブラ手段と、所定の信号サイクルによりテストモードが開始され、前
記信号ラッチ手段から前記データスクランブラ手段に前
記スクランブル条件が伝達され、前記データスクランブ
ラ手段を機能させる制御手段とを具備したことを特徴と
する半導体記憶装置。
【請求項２】前記信号ラッチ手段はロウアドレス信号
の一部を利用することを特徴とする請求項１記載の半導
体記憶装置。
【請求項３】前記制御手段には他の所定の信号サイク
ルにより前記テストモードが解除され、前記データスク
ランブラ手段を無効とする機能を備えていることを特徴
とする請求項１記載の半導体記憶装置。
【請求項４】前記データのスクランブル条件を外部に
出力するモニタ手段をさらに具備することを特徴とする
請求項１記載の半導体記憶装置。
【請求項５】前記データスクランブラ手段は前記テス
トモード時、前記データを前記スクランブル条件によっ
てスクランブルするデータ・スクランブラと、前記テス
トモードにより前記メモリセルを介して前記データ線に
読み出されたデータを前記スクランブル条件によってデ
スクランブルするデータ・デスクランブラとを具備する
ことを特徴とする請求項１乃至４いずれかに記載の半導
体記憶装置。
【請求項６】前記データスクランブラ手段は前記テス
トモード時、前記データを前記スクランブル条件によっ
てスクランブルするデータ・スクランブラと、前記テス
トモードにより前記メモリセルを介して前記データ線に
読み出されたデータを前記スクランブル条件によってデ
スクランブルするデータ・デスクランブラとを備え、さ
らに前記データ・デスクランブラをそれぞれ介した前記
データ線の相補データについて正誤判定をする検出手段
を具備することを特徴とする請求項１乃至４いずれか記
載の半導体記憶装置。