JP4497801B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、冗長メモリセルを有する半導体記憶装置、特にその冗長メモリセルの試験機能に関するものである。
【０００２】
【従来の技術】
半導体記憶装置は、一連のウエハプロセスで多数の記憶回路を一括して形成することによって製造される。形成された個々の記憶回路は、アドレス信号によって選択されるようになっている。従って、選択可能な記憶回路の内に１つでも欠陥があれば、その半導体記憶装置は使い物にならない不良品となってしまう。特に、個々の記憶回路の寸法が小型化され、かつ集積度が向上して記憶容量が大きくなるに従って、完全無欠な半導体記憶装置を製造することは困難になる。
【０００３】
このため、半導体記憶装置が同一パターンの記憶回路を複数並べて構成されることに着目し、予め代替用の記憶回路を用意しておき、本来使用するべき記憶回路に欠陥が有った場合に、その代替用の記憶回路で置き換えるという方法が採用されている。
【０００４】
図２は、冗長メモリセルを有する従来のＤＲＡＭ（Dynamic Random Access Memory）の一例を示す構成図である。
このＤＲＡＭのメモリセルアレイ１０は、平行に配置されたワード線ＷＬｉ（但し、ｉ＝１〜ｍ）と冗長ワード線ＷＬｒを備え、これらのワード線ＷＬｉ，ＷＬｒに交差して平行に配置されたビット線対ＢＬｊ，／ＢＬｊ（但し、ｊ＝１〜ｎ、また「／」は反転を意味する）と冗長ビット線対ＢＬｒ，／ＢＬｒを有している。
【０００５】
ワード線ＷＬｉとビット線対ＢＬｊ，／ＢＬｊの各交差箇所には、メモリセル（ＭＣ）１１i,j が配置されている。また、冗長ワード線ＷＬｒとビット線対ＢＬｊ，／ＢＬｊ及び冗長ビット線対ＢＬｒ，／ＢＬｒの各交差箇所には、冗長メモリセル１２r,k （但し、ｋ＝１〜ｎ，ｒ）が配置され、更に、冗長ビット線対ＢＬｒ，／ＢＬｒとワード線ＷＬｉ及び冗長ワード線ＷＬｒの各交差箇所には、冗長メモリセル１３l,r （但し、ｌ＝１〜ｍ，ｒ）が配置されている。
【０００６】
各メモリセル１１i,j は、それぞれキャパシタとトランジスタで構成され、このトランジスタがワード線ＷＬｉによってオン／オフ制御されて、ビット線ＢＬｊ，／ＢＬｊからキャパシタへのデータ（電荷）の書き込みや読み出しが行われるものである。各冗長メモリセル１２r,k ，１３l,r も同様である。
【０００７】
このＤＲＡＭは、ワード線ＷＬｉを選択するために、行アドレス信号ＲＡＤを解読して行選択信号Ｒ１，Ｒ２，…，Ｒｍの内のいずれか１つにレベル“Ｈ”を出力する行アドレスデコーダ２０を有している。行アドレスデコーダ２０の出力側には、行置換回路３０とワード線ドライバ４０が接続されている。
【０００８】
行置換回路３０は、特定のワード線に接続されたメモリセル１１に欠陥があるときに、冗長ワード線ＷＬｒをその代替として置き換えるための回路である。行置換回路３０は試験用のパッド３１を有し、このパッド３１は抵抗３２でプルダウンされると共に、インバータ３３に接続されている。インバータ３３の出力側は、否定的論理積ゲート（以下、「ＮＡＮＤ」という）３４の一方の入力側に接続されている。ＮＡＮＤ３４の他方の入力側には、行アドレス信号ＲＡＤが活性化された時に、“Ｈ”となる制御信号ＸＲが与えられるようになっている。ＮＡＮＤ３４の出力側はノードＮ１に接続されている。
【０００９】
制御信号ＸＲは、更にＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）３５のゲートに与えられるようになっている。ＰＭＯＳ３５のソースとドレインは、それぞれ電源電位ＶＣＣとノードＮ２に接続されている。
【００１０】
ノードＮ１，Ｎ２間には、ｍ組の直列接続されたＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）３６ｉとヒューズ３７ｉが並列に接続され、これらの各ＮＭＯＳ３６ｉのゲートには、それぞれ行選択信号Ｒｉが与えられている。また、ノードＮ２には、直列に接続された２個のインバータ３８ａ，３８ｂからなる保持回路が接続されている。更に、ノードＮ２にはインバータ３９が接続され、このインバータ３９の出力側から制御信号ＸＦが出力されて、ワード線ドライバ４０に与えられるようになっている。
【００１１】
ワード線ドライバ４０は、各行選択信号Ｒｉに対応したＮＡＮＤ４１ｉを有しており、これらのＮＡＮＤ４１ｉに一方の入力側に行選択信号Ｒｉが与えられ、他方の入力側に制御信号ＸＦが共通に与えられるようになっている。各ＮＡＮＤ４１ｉの出力側は、それぞれ反転増幅器４２ｉを介してワード線ＷＬｉに接続されている。更に、ワード線ドライバ４０は、制御信号ＸＦを入力とする反転増幅器４３を有しており、この反転増幅器４３の出力側に冗長ワード線ＷＬｒが接続されている。
【００１２】
各ビット線対ＢＬｊ，／ＢＬｊは、それぞれセンスアンプ（ＳＡ）５１ｊに接続されると共に、スイッチ用のＮＭＯＳ５２ｊ，５３ｊを介して、データ線ＤＬ，／ＤＬに接続されている。また、冗長ビット線対ＢＬｒ，／ＢＬｒは、センスアンプ５１ｒに接続されると共に、スイッチ用のＮＭＯＳ５２ｒ，５３ｒを介して、データ線ＤＬ，／ＤＬに接続されている。これらのＮＭＯＳ５２ｊ，５３ｊ，５２ｒ，５３ｒは、列アドレス信号ＣＡＤに基づいて、列アドレスデコーダ６０と列切替回路７０から制御されるようになっている。
【００１３】
列アドレスデコーダ６０は、列アドレス信号ＣＡＤが与えられたときに、これを解読して列選択信号Ｃ１，Ｃ２，…，Ｃｎの内のいずれか１つを“Ｈ”にして出力するものである。列アドレスデコーダ６０の出力側には、列切替回路７０が接続されている。
【００１４】
列切替回路７０は試験用のパッド７１を有し、このパッド７１は抵抗７２でプルダウンされると共に、インバータ７３に接続されている。インバータ７３の出力側は、ＮＡＮＤ７４の一方の入力側に接続されている。ＮＡＮＤ７４の他方の入力側には、電源投入直後の一定時間だけ“Ｌ”となり、その後“Ｈ”に変化する初期信号ＩＮＴが与えられるようになっている。ＮＡＮＤ７４の出力側はノードＮＣ０に接続され、このノードＮＣ０に制御信号ＹＦＤが出力されるようになっている。
【００１５】
ノードＮＣ０は、ヒューズ７５１を介してノードＮＣ１に接続され、更にこのノードＮＣ１がヒューズ７５２を介してノードＮＣ２に接続されている。以下同様に、ヒューズ７５２，７５３，…，７５ｎを介して、ノードＮＣ３，ＮＣ４，…，ＮＣｎが直列に接続されている。ノードＮＣｎは、ＰＭＯＳ７６を介して電源電位ＶＣＣに接続されると共に、ＰＭＯＳ７７を介して電源電位ＶＣＣに接続されている。ＰＭＯＳ７６のゲートには、制御信号ＹＦＤが与えられ、ＰＭＯＳ７７のゲートには、ノードＮＣｎの電位がインバータ７９を介して与えられるようになっている。
【００１６】
列切替回路７０は、列アドレスデコーダ６０から与えられる各列選択信号Ｃｊに対応して、それぞれノードＮＣｊのレベルでオン／オフ制御される２つのトランスファゲート（以下、「ＴＧ」という）８０ｊ，８１ｊを有している。ＴＧ８０ｊは、ノードＮＣｊの“Ｌ”，“Ｈ”に応じて、オン状態及びオフ状態になるものである。一方、ＴＧ８１ｊは、ノードＮＣｊの“Ｌ”，“Ｈ”に応じて、オフ状態及びオン状態となるものである。
【００１７】
ＴＧ８０ｊの出力側は、ＮＭＯＳ５２ｊ，５３ｊのゲートに接続され、ＴＧ８１ｊの出力側は、ＮＭＯＳ５２j +1，５３j +1のゲートに接続されている。また、列選択信号Ｃｎに対応するＴＧ８１ｎの出力側は、冗長ビット線対ＢＬｒ，／ＢＬｒに対応するＮＭＯＳ５２ｒ，５３ｒのゲートに接続されている。
【００１８】
データ線ＤＬ，／ＤＬは、リードアンプ（ＲＡ）９０に接続されている。リードアンプ９０は、データ線ＤＬ，／ＤＬに接続されたビット線対ＢＬｊ，／ＢＬｊの信号を増幅して“Ｈ”または“Ｌ”のデータ信号ＤＢを出力するもので、この出力側に出力バッファ１００が接続されている。
【００１９】
出力バッファ１００は、データ信号ＤＢが与えられるインバータ１０１と、このインバータ１０１の出力信号を反転して出力するＰＭＯＳ１０２とＮＭＯＳ１０３によるＣＭＯＳインバータで構成されており、このＣＭＯＳインバータから出力データＤＯＵＴが出力されるようになっている。
【００２０】
次に動作を説明する。
このＤＲＡＭは、すべてのヒューズ３７１〜３７ｍ，７５１〜７５ｎが切断されていない状態で、半導体ウエハ上に形成される。従って、列切替回路７０のパッド７１に何も接続しない状態では、制御信号ＹＦＤは“Ｌ”となり、ＴＧ８０１〜８０ｎはすべてオン状態、ＴＧ８１１〜８１ｎはすべてオフ状態となる。これにより、列アドレスデコーダ６０から出力される列選択信号Ｃ１〜Ｃｎは、それぞれビット線対ＢＬ１、／ＢＬ１〜ＢＬｎ，／ＢＬｎに対応するＮＭＯＳ５２１，５３１〜５２ｎ，５３ｎのゲートに与えられる。
【００２１】
また、行置換回路３０のパッド３１に何も接続しない状態で、行アドレス信号ＲＡＤが与えられると、この行アドレス信号ＲＡＤで選択された行選択信号Ｒｉと、制御信号ＸＲが“Ｈ”となる。これにより、ノードＮ１は“Ｌ”となり、ＰＭＯＳ３５はオフ状態となるので、行選択信号Ｒｉでオン状態となったＮＭＯＳ３６ｉとヒューズ３７ｉを介してノードＮ２は“Ｌ”となり、制御信号ＸＦは“Ｈ”となる。従って、行選択信号Ｒｉに対応するワード線ＷＬｉがワード線ドライバ４０のＮＡＮＤ４１ｉと反転増幅器４２ｉによって駆動される。
【００２２】
このように、すべてのヒューズ３７１〜３７ｍ，７５１〜７５ｎを切断せず、かつ、パッド３１，７１に何も接続しない状態では、行アドレス信号ＲＡＤと列アドレス信号ＣＡＤによって、本来のメモリセル１１i,j がアクセスされる。従って、この状態で本来のメモリセル１１i,j の試験が行われる。そして、本来のメモリセル１１i,j に欠陥がなければ、このＤＲＡＭは良品とされる。
【００２３】
もしも、特定のワード線（例えばＷＬ２）に接続されるメモリセル１１2,j に欠陥があると、冗長メモリセル１２r,k の試験が行われる。また、特定のビット線対（例えば、ＢＬ３，／ＢＬ３）に接続されるメモリセル１１i,3 に欠陥があると、冗長メモリセル１３l,r の試験が行われる。
【００２４】
冗長メモリセル１２r,k の試験では、行置換回路３０のパッド３１にプローブを介して“Ｈ”の試験信号ＲＲＴを印加する。これによりノードＮ１は“Ｈ”となる。また、行アドレス信号ＲＡＤが与えられていないときは制御信号ＸＲが“Ｌ”となってＰＭＯＳ３５がオン状態となり、ノードＮ２は“Ｈ”となる。ノードＮ２の電位は、インバータ３８ａ，３８ｂによる保持回路で保持される。ここで行アドレス信号ＲＡＤが与えられると、制御信号ＸＲが“Ｈ”となってＰＭＯＳ３５はオフ状態となるが、ノードＮ２のレベルは“Ｈ”のままで変化しない。これにより、制御信号ＸＦが“Ｌ”となり、行アドレス信号ＲＡＤの値とは無関係に、冗長ワード線ＷＬｒのみが駆動される。これにより、冗長ワード線ＷＬｒに接続される冗長メモリセル１２r,k の試験を行うことができる。
【００２５】
この結果、欠陥メモリセルを有するワード線ＷＬ２を、冗長メモリセル１２r,k を有する冗長ワード線ＷＬｒで置き換える場合、このワード線ＷＬ２に対応するヒューズ３７２を切断すれば良い。これにより、行アドレス信号ＲＡＤによって行選択信号Ｒ２が“Ｈ”になったとき、ノードＮ２が“Ｈ”となり、制御信号ＸＦが“Ｌ”となる。従って、ワード線ＷＬ２は駆動されず、これに代わって冗長ワード線ＷＬｒが駆動される。
【００２６】
一方、冗長メモリセル１３l,r の試験では、列切替回路７０のパッド７１にプローブを介して“Ｈ”の試験信号ＣＲＴを印加する。これにより、ＮＡＮＤ７４から出力される制御信号ＹＦＤは“Ｈ”となり、ノードＮＣ０〜ＮＣｍはすべて“Ｈ”となって、列アドレスデコーダ６０から出力される列選択信号Ｃｎは、冗長メモリセル１３l,r が接続される冗長ビット線対ＢＬｒ，／ＢＬｒの接続制御用のＮＭＯＳ５２ｒ，５３ｒのゲートに与えられるようになる。これにより、冗長ビット線対ＢＬｒ，／ＢＬｒに接続される冗長メモリセル１３l,r の試験を行うことができる。
【００２７】
この結果、欠陥メモリセルを有するビット線対ＢＬ３，／ＢＬ３の使用を停止して、冗長メモリセル１３ｌ，ｒを有する冗長ビット線対ＢＬｒ，／ＢＬｒに切り替える場合、このビット線対ＢＬ３，／ＢＬ３に対応するヒューズ７５３を切断すれば良い。これにより、ノードＮＣ０の制御信号ＹＦＤが“Ｌ”の時、ノードＮＣ１〜ＮＣ２が“Ｌ”となる。また、ノードＮＣ３〜ＮＣｎは、ＰＭＯＳ７６等によって“Ｈ”となる。これにより、ビット線対ＢＬ１，／ＢＬ１及びＢＬ２，／ＢＬ２は、列アドレスデコーダ６０から出力される列選択信号Ｃ１，Ｃ２によってそれぞれ選択される。また、ビット線対ＢＬ４，／ＢＬ４〜ＢＬｎ，／ＢＬｎは、列選択信号Ｃ３〜Ｃn-1によってそれぞれ選択される。そして、冗長ビット線対ＢＬｒ，／ＢＬｒが、列選択信号Ｃｎによって選択されることになる。
【００２８】
【発明が解決しようとする課題】
しかしながら、従来のＤＲＡＭでは、次のような課題があった。
冗長メモリセル１２r,k ，１３l,r の試験を行う場合、それぞれパッド３１，７１にプローブを接触させて、“Ｈ”の信号を印加するようにしているが、内部が正しく冗長メモリセルの試験が行われる状態に設定されているか否かを、外部から確認することができなかった。このため、試験回路の論理ミス、形成された回路パターンの不良、或いはプローブの接触不良等があって、正しく冗長メモリセルの試験が行われていないにも拘らず、冗長メモリセルが正常である旨の試験結果が出る場合があった。
【００２９】
本発明は、前記従来技術が持っていた課題を解決し、冗長メモリセルの試験において内部に試験状態が正しく設定されているか否かをチェックすることができる試験回路を有する半導体記憶装置を提供するものである。
【００３０】
【課題を解決するための手段】
前記課題を解決するために、本発明の内の第１の発明は、メモリセルに欠陥がある場合にその欠陥メモリセルに代えて用いるためにワード線に対応して設けられた第１の冗長メモリセル及びビット線に対応して設けられた第２の冗長メモリセルと、前記第１及び第２の冗長メモリセルの試験時に外部から試験状態を設定するための第１及び第２の試験信号がそれぞれ印加される第１及び第２の電極と、前記メモリセル及び前記冗長メモリセルから読み出されるデータを出力する出力回路とを備えた半導体記憶装置において、
前記出力回路は、前記第１及び第２の電極に前記第１及び第２の試験信号が同時に与えられたときには前記冗長メモリセルから読み出されるデータに拘らず常にハイレベルの信号を出力し、該第１及び第２の試験信号の内の一方の試験信号が与えられたときには試験対象の冗長メモリセルから読み出されるデータに応じた信号を出力するように構成している。
【００３１】
第２の発明は、第１の発明における出力回路を、第１及び第２の試験信号と該第１及び第２の試験信号に基づいてそれぞれ生成される第１及び第２の内部制御信号がすべて正常な論理値であることを判定する第１の論理ゲートと、前記第１の論理ゲートの出力信号に基づいて冗長メモリセルから読み出されたデータを出力する第２の論理ゲートとを備えた構成にしている。
【００３２】
第３の発明は、第１の発明における出力回路を、第１及び第２の試験信号と該第１または第２の試験信号に基づいて生成される内部制御信号がすべて正常な論理値であることを判定する第１の論理ゲートと、前記第１の論理ゲートの出力信号に基づいて前記冗長メモリセルから読み出されたデータを出力する第２の論理ゲートとを備えた構成にしている。
【００３４】
第１〜第３の発明によれば、以上のように半導体記憶装置を構成したので、次のような作用が行われる。
半導体記憶装置の冗長メモリセルの試験時に、外部から第１及び第２の試験信号が同時に印加されたときに内部の信号が正常であれば、この半導体記憶装置の出力回路からハイレベルの信号が出力され、冗長メモリセルの試験構成が正常であることが判定される。次に、第１または第２の試験信号の内の一方のみを印加して、対応する冗長メモリを試験すると、出力回路からは該当するメモリセルから読み出されたデータに応じた信号が出力される。従って、冗長メモリセルの試験が正常に行われているか否かを確認することができる。
【００４１】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示すＤＲＡＭの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
このＤＲＡＭは、冗長メモリセルを有するメモリセルアレイ１０を有している。メモリセルアレイ１０は、平行に配置されたｍ本のワード線ＷＬｉ（但し、ｉ＝１〜ｍ）と１本の冗長ワード線ＷＬｒを有している。また、これらのワード線ＷＬｉ，ＷＬｒに交差するように、平行に配置されたｎ組のビット線対ＢＬｊ，／ＢＬｊ（但し、ｊ＝１〜ｎ）と１組の冗長ビット線対ＢＬｒ，／ＢＬｒを有している。
【００４２】
ワード線ＷＬｉとビット線対ＢＬｊ，／ＢＬｊとの各交差箇所には、それぞれ本来のメモリセル１１i,j が配置されている。また、冗長ワード線ＷＬｒと、ビット線対ＢＬｊ，／ＢＬｊ及び冗長ビット線対ＢＬｒ，／ＢＬｒとの各交差箇所には、冗長メモリセル１２r,k （但し、ｋ＝１〜ｎ，ｒ）が配置されている。更に、冗長ビット線対ＢＬｒ，／ＢＬｒと、ワード線ＷＬｉ及び冗長ワード線ＷＬｒとの各交差箇所には、冗長メモリセル１３l,r （但し、ｌ＝１〜ｍ，ｒ）が配置されている。
【００４３】
各メモリセル１１i,j は、図示しないが、それぞれ１個のキャパシタと１個の絶縁ゲート型のトランジスタで構成されている。そして、トランジスタがワード線ＷＬｉによってオン／オフ制御され、ビット線ＢＬｊ，／ＢＬｊからキャパシタへのデータの書き込みまたは読み出しが行われるようになっている。各冗長メモリセル１２r,k ，１３l,r も同様である。
【００４４】
このＤＲＡＭは、ワード線ＷＬｉを選択するための行アドレスデコーダ２０を有している。行アドレスデコーダ２０は、行アドレス信号ＲＡＤが与えられたときに、これを解読して行選択信号Ｒ１，Ｒ２，…，Ｒｍの内のいずれか１つを“Ｈ”にして出力するものである。行アドレスデコーダ２０の出力側には、行置換回路３０とワード線ドライバ４０が接続されている。
【００４５】
行置換回路３０は、特定のワード線ＷＬｉまたはこのワード線ＷＬｉに接続されたメモリセル１１に欠陥があるときに、そのワード線ＷＬｉの使用を禁止して冗長ワード線ＷＬｒをその代替として置き換えるための回路である。
【００４６】
行置換回路３０は試験用のパッド３１を有し、このパッド３１は抵抗３２を介して接地電位ＧＮＤにプルダウンされると共に、インバータ３３に接続されている。インバータ３３の出力側は、２入力のＮＡＮＤ３４の一方の入力側に接続されている。ＮＡＮＤ３４の他方の入力側には、行アドレス信号ＲＡＤが活性化された時に、同時に活性化されて“Ｈ”となる制御信号ＸＲが与えられるようになっている。ＮＡＮＤ３４の出力側はノードＮ１に接続されている。
【００４７】
制御信号ＸＲは、更にＰＭＯＳ３５のゲートに与えられるようになっている。ＰＭＯＳ３５のソースとドレインは、それぞれ電源電位ＶＣＣとノードＮ２に接続されている。
【００４８】
ノードＮ１，Ｎ２間には、ｍ組の直列接続されたＮＭＯＳ３６ｉとヒューズ３７ｉが並列に接続され、これらの各ＮＭＯＳ３６ｉのゲートには、それぞれ行選択信号Ｒｉが与えられている。また、ノードＮ２には、直列に接続された２個のインバータ３８ａ，３８ｂからなる保持回路が接続されている。更に、ノードＮ２にはインバータ３９が接続され、このインバータ３９の出力側から制御信号ＸＦが出力されるようになっている。
【００４９】
ワード線ドライバ４０は、各行選択信号Ｒｉに対応した２入力のＮＡＮＤ４１ｉを有しており、これらのＮＡＮＤ４１ｉに一方の入力側に行選択信号Ｒｉが与えられ、他方の入力側に制御信号ＸＦが共通に与えられるようになっている。各ＮＡＮＤ４１ｉの出力側は、それぞれ反転増幅器４２ｉを介してワード線ＷＬｉに接続されている。更に、ワード線ドライバ４０は、制御信号ＸＦを入力とする反転増幅器４３を有しており、この反転増幅器４３の出力側に冗長ワード線ＷＬｒが接続されている。
【００５０】
各ビット線対ＢＬｊ，／ＢＬｊは、それぞれセンスアンプ５１ｊに接続されると共に、スイッチ用のＮＭＯＳ５２ｊ，５３ｊを介して、データ線ＤＬ，／ＤＬに接続されている。また、冗長ビット線対ＢＬｒ，／ＢＬｒは、センスアンプ５１ｒに接続されると共に、スイッチ用のＮＭＯＳ５２ｒ，５３ｒを介して、データ線ＤＬ，／ＤＬに接続されている。これらのＮＭＯＳ５２ｊ，５３ｊ，５２ｒ，５３ｒは、列選択信号ＣＡＤに基づいて、列アドレスデコーダ６０と列切替回路７０から制御されるようになっている。
【００５１】
列アドレスデコーダ６０は、列アドレス信号ＣＡＤが与えられたときに、これを解読して列選択信号Ｃ１，Ｃ２，…，Ｃｎの内のいずれか１つを“Ｈ”にして出力するものである。列アドレスデコーダ６０の出力側には、列切替回路７０が接続されている。
【００５２】
列切替回路７０は試験用のパッド７１を有しており、このパッド７１は抵抗７２を介して接地電位ＧＮＤにプルダウンされると共に、インバータ７３に接続されている。インバータ７３の出力側は、２入力のＮＡＮＤ７４の一方の入力側に接続されている。ＮＡＮＤ７４の他方の入力側には、電源投入直後の一定時間だけ“Ｌ”となり、その後“Ｈ”に変化する初期信号ＩＮＴが与えられるようになっている。ＮＡＮＤ７４の出力側はノードＮＣ０に接続され、このノードＮＣ０に制御信号ＹＦＤが出力されるようになっている。
【００５３】
ノードＮＣ０は、ヒューズ７５１を介してノードＮＣ１に接続され、このノードＮＣ１がヒューズ７５２を介してノードＮＣ２に接続されている。以下同様に、ヒューズ７５２，７５３，…，７５ｎを介して、ノードＮＣ３，ＮＣ４，…，ＮＣｎが接続されている。ノードＮＣｎは、ＰＭＯＳ７６を介して電源電位ＶＣＣに接続されると共に、ＰＭＯＳ７７を介して電源電位ＶＣＣに接続されている。ＰＭＯＳ７６のゲートには、制御信号ＹＦＤがインバータ７８を介して与えられ、ＰＭＯＳ７７のゲートには、ノードＮＣｎの電位がインバータ７９を介して与えられている。これらのＰＭＯＳ７６，７７、及びインバータ７９による保持回路で、ノードＮＣｎの電位が保持されるようになっている。
【００５４】
列切替回路７０は、列アドレスデコーダ６０から与えられる各列選択信号Ｃｊに対応して、それぞれノードＮＣｊのレベルでオン／オフ制御される２つのＴＧ８０ｊ，８１ｊを有している。ＴＧ８０ｊは、ノードＮＣｊが“Ｌ”の時にオン状態となり、“Ｈ”の時にオフ状態となるものである。一方、ＴＧ８１ｊは、ノードＮＣｊが“Ｌ”の時にオフ状態となり、“Ｈ”の時にオン状態となるものである。
【００５５】
ＴＧ８０ｊの出力側は、ビット線対ＢＬｊ，／ＢＬｊに対応するスイッチ用のＮＭＯＳ５２ｊ，５３ｊのゲートに接続されている。一方、ＴＧ８１ｊの出力側は、ビット線対ＢＬj+1 ，／ＢＬj+1 に対応するスイッチ用のＮＭＯＳ５２j +1，５３j +1のゲートに接続されている。また、列選択信号Ｃｎに対応するＴＧ８１ｎの出力側は、冗長ビット線対ＢＬｒ，／ＢＬｒに対応するスイッチ用のＮＭＯＳ５２ｒ，５３ｒのゲートに接続されている。
【００５６】
データ線ＤＬ，／ＤＬは、リードアンプ９０に接続されている。リードアンプ９０は、データ線ＤＬ，／ＤＬに接続されたビット線対ＢＬｊ，／ＢＬｊの信号を増幅して“Ｈ”または“Ｌ”のデータ信号ＤＢを出力するものである。リードアンプ９０の出力側には、出力バッファ１００Ａが接続されている。
【００５７】
出力バッファ１００Ａは、２入力の否定的論理和ゲート（以下、「ＮＯＲ」という）１０４を有しており、このＮＯＲ１０４の第１の入力側に、データ信号ＤＢが与えられるようになっている。一方、ＮＯＲ１０４の第２の入力側には、４入力の論理積ゲート（以下、「ＡＮＤ」という）１０５が接続され、このＡＮＤ１０５の入力側に、制御信号ＹＦＤと試験信号ＲＲＴ，ＣＲＴが与えられると共に、制御信号ＸＦがインバータ１０６を介して与えられるようになっている。ＮＯＲ１０４の出力側には、ＰＭＯＳ１０２とＮＭＯＳ１０３によるＣＭＯＳインバータが接続されており、このＣＭＯＳインバータから出力データＤＯＵＴが出力されるようになっている。
【００５８】
次に、試験時の動作を説明する。
冗長メモリセルの試験に先立って、ＤＲＡＭのパッド３１，７１に同時にプローブを接触させて、“Ｈ”レベルの信号を印加し、試験回路チェックを行う。この時、試験回路の論理ミス、形成された回路パターンの不良、或いはプローブの接触不良等が存在しなければ、試験信号ＲＲＴ，ＣＲＴ、及び制御信号ＹＦＤは“Ｈ”となり、制御信号ＸＦは“Ｌ”となる。これにより、出力バッファ１００ＡのＡＮＤ１０５の出力信号は“Ｈ”となり、出力データＤＯＵＴは、リードアンプ９０から出力されるデータ信号ＤＢに関係なく、常に“Ｈ”となる。
【００５９】
もしも、試験回路の論理ミス、形成された回路パターンの不良、或いはプローブの接触不良等が存在すると、ＡＮＤ１０５の出力信号は“Ｌ”となり、出力データＤＯＵＴは、リードアンプ９０から出力されるデータ信号ＤＢに応じて、“Ｈ”，“Ｌ”に変化する。
【００６０】
試験回路チェックにおいて、出力データＤＯＵＴが常に“Ｈ”であることを確認した後、冗長メモリセルの試験を行う。冗長メモリセルの試験は、前述した通り、パッド３１，７１の一方に“Ｈ”の信号を印加するので、出力バッファ１００ＡのＡＮＤ１０５の出力信号は“Ｌ”となる。これにより、出力データＤＯＵＴは、リードアンプ９０から出力されるデータ信号ＤＢに応じて“Ｈ”，“Ｌ”に変化し、従来通りの冗長メモリセルの試験が行われる。
【００６１】
以上のように、この第１の実施形態のＤＲＡＭは、２つの試験信号ＲＲＴ，ＣＲＴを同時に印加したときに、出力データＤＯＵＴを“Ｈ”に固定する出力バッファ１００Ａを有している。これにより、内部に冗長メモリセルの試験状態が正しく設定されているか否かを、チェックすることができるという利点がある。
【００６２】
（第２の実施形態）
図３は、本発明の第２の実施形態を示す出力バッファの回路図である。この出力バッファ１００Ｂは、図１中の出力バッファ１００Ａに代えて設けられるもので、図１中の要素と共通の要素には共通の符号が付されている。
【００６３】
この出力バッファ１００Ｂは、試験信号ＲＲＴ，ＣＲＴ、制御信号ＹＦＤ、及びインバータ１０６で反転された制御信号ＸＦが入力される４入力のＮＡＮＤ１０７を有している。ＮＡＮＤ１０７の出力側は、２入力のＮＡＮＤ１０８の一方の入力側に接続され、このＮＡＮＤ１０８の他方の入力側には、リードアンプ９０から出力されるデータ信号ＤＢが与えられるようになっている。ＮＡＮＤ１０８の出力側には、ＰＭＯＳ１０２とＮＭＯＳ１０３によるＣＭＯＳインバータが接続されており、このＣＭＯＳインバータから出力データＤＯＵＴが出力されるようになっている。
【００６４】
この出力バッファ１００Ｂでは、試験信号ＲＲＴ，ＣＲＴ、及び制御信号ＹＦＤが“Ｈ”で、制御信号ＸＦが“Ｌ”の時にのみ、ＮＡＮＤ１０７の出力信号が“Ｌ”となり、出力データＤＯＵＴは、データ信号ＤＢに関係なく、常に“Ｌ”となる。その他の動作は、第１の実施形態と同様で、同様の利点を有する。
【００６５】
（第３の実施形態）
図４（ａ）〜（ｄ）は、本発明の第３の実施形態を示す出力バッファの回路図である。これらの各出力バッファ１００Ｃ〜１００Ｆは、それぞれ図１中の出力バッファ１００Ａに代えて設けられるもので、図１中の要素と共通の要素には共通の符号が付されている。
【００６６】
図４（ａ）の出力バッファ１００Ｃは、図１中の出力バッファ１００ＡにおけるＡＮＤ１０５を３入力のＡＮＤ１０５Ａに代えて、制御信号ＹＦＤの入力を省略したものである。また、図４（ｂ）の出力バッファ１００Ｄは、図１中の出力バッファ１００ＡにおけるＡＮＤ１０５を３入力のＡＮＤ１０５Ａに代えると共に、インバータ１０６を削除し、制御信号ＸＦの入力を省略したものである。いずれも、制御信号ＸＦ，ＹＦＤを同時に確認することはできないが、その他の動作は第１の実施形態とほぼ同様で、同様の利点を有する。
【００６７】
図４（ｃ）の出力バッファ１００Ｅは、図３の出力バッファ１００ＢにおけるＮＡＮＤ１０７を３入力のＮＡＮＤ１０７Ａに代えて、制御信号ＹＦＤの入力を省略したものである。また、図４（ｄ）の出力バッファ１００Ｆは、図３の出力バッファ１００ＢにおけるＮＡＮＤ１０７を３入力のＮＡＮＤ１０７Ａに代えると共に、インバータ１０６を削除し、制御信号ＸＦの入力を省略したものである。いずれも、制御信号ＸＦ，ＹＦＤを同時に確認することはできないが、その他の動作は第２の実施形態とほぼ同様で、同様の利点を有する。
【００７３】
（第４の実施形態）
図５は、本発明の第４の実施形態を示す出力バッファの回路図である。
この出力バッファ１００Ｈは、試験信号ＲＲＴと制御信号ＸＦが与えられる２入力のＮＡＮＤ１１３と、試験信号ＣＲＴとインバータ１１４で反転された制御信号ＹＦＤが与えられる２入力のＮＡＮＤ１１５を有している。ＮＡＮＤ１１３，１１５の出力側は、２入力のＮＡＮＤ１１６の入力側に接続され、このＮＡＮＤ１１６の出力側が、ノードＮ１１に接続されている。
【００７４】
更に、この出力バッファ１００Ｈは、電源電位ＶＣＣとノードＮ１２の間に、並列に接続されたＰＭＯＳ１１７とＮＭＯＳ１１８を有しており、このＰＭＯＳ１１７とＮＭＯＳ１１８のゲートがノードＮ１１に接続されている。また、ノードＮ１２と接地電位ＧＮＤの間には、ＰＭＯＳ１０２とＮＭＯＳ１０３によるＣＭＯＳインバータが接続されている。ＣＭＯＳインバータの入力側には、データ信号ＤＢがインバータ１０２を介して与えられ、出力側から出力データＤＯＵＴが出力されるようになっている。
【００７５】
この出力バッファ１００Ｈでは、冗長メモリセルの試験時に内部の制御信号ＸＦ，ＹＦＤが正しいレベルにならない場合、即ち、試験信号ＲＲＴが“Ｈ”で制御信号ＸＦが“Ｈ”、または、試験信号ＣＲＴが“Ｈ”で制御信号ＹＦＤが“Ｌ”の場合にのみ、ＮＡＮＤ１１６の出力信号（即ち、ノードＮ１１）が“Ｈ”となる。これにより、ＰＭＯＳ１１７がオフ状態、ＮＭＯＳ１１８がオン状態となり、ノードＮ１２の電位はＶＣＣ−Ｖｔ（但し、ＶｔはＮＭＯＳ１１８の閾値電圧）となる。このため、出力データＤＯＵＴの“Ｈ”の電位は、電源電位ＶＣＣまで上昇せず、ＶＣＣ−Ｖｔとなる。
【００７６】
一方、冗長メモリセルの試験構成が正常に設定された場合や、通常のメモリアクセス時には、ノードＮ１１は“Ｌ”となる。これにより、ＰＭＯＳ１１７がオン状態、ＮＭＯＳ１１８がオフ状態となり、ノードＮ１２は電源電位ＶＣＣとなって、出力データＤＯＵＴの“Ｈ”の電位は、電源電位ＶＣＣまで上昇する。
【００７７】
以上のように、この第４の実施形態の出力バッファ１００Ｈは、冗長メモリセルの試験時に、内部の制御信号が正しく設定されない場合に、出力用のＣＭＯＳインバータ回路の電源電圧を低下させる構成にしている。これにより、出力データＤＯＵＴの“Ｈ”の電位を確認することにより、内部に試験状態が正しく設定されているか否かをチェックすることができるという利点がある。
【００７８】
（第５の実施形態）
図６は、本発明の第５の実施形態を示す出力バッファの回路図である。
この出力バッファ２００は、従来のシンクロナスＤＲＡＭ（以下、「ＳＤＲＡＭ」という）用の出力バッファに適用したものであり、一点鎖線で囲んだ部分は、従来の出力タイミング調整回路２１０である。
【００７９】
出力タイミング調整回路２１０は、データ信号ＤＢをクロック信号ＣＬＫに同期して順次遅延させるためのフリップフロップ（以下、「ＦＦ」という）２１１，２１２と、データ信号ＤＢまたは遅延されたデータ信号を選択して出力するためのＴＧ２１３，２１４，２１５で構成されている。
【００８０】
出力タイミング調整回路２１０では、レイテンシ１の場合、制御信号ＬＴ１を“Ｈ”にしてＴＧ２１３をオン状態にし、クロック信号ＣＬＫと同一クロック周期内に出力を行うようになっている。また、レイテンシ２，３の場合、それぞれ制御信号ＬＴ２，ＬＴ３を“Ｈ”にして、ＴＧ２１４，２１５をオン状態にし、クロック信号ＣＬＫから１，２クロック周期だけ遅らせて出力を行うようになっている。
【００８１】
一方、この第５の実施形態の出力バッファ２００では、更に、試験信号ＲＲＴ，ＣＲＴ、及び制御信号ＸＦ，ＹＦＤの論理を加え、冗長メモリセルの内部の試験状態が正しく設定されたときに、レイテンシ４に相当するタイミングで出力データＤＯＵＴを出力するための回路が追加されている。
【００８２】
即ち、この出力バッファ２００は、試験信号ＲＲＴとインバータ２２１で反転された制御信号ＸＦが与えられる２入力のＮＡＮＤ２２２と、試験信号ＣＲＴと制御信号ＹＦＤが与えられる２入力のＮＡＮＤ２２３を有している。ＮＡＮＤ２２２，２２３の出力側は、２入力のＮＡＮＤ２２４に接続され、このＮＡＮＤ２２４から出力される制御信号ＬＴ４が、ＮＯＲ２２５〜２２７の一方の入力側に与えられるようになっている。ＮＯＲ２２５〜２２７の他方の入力側には、それぞれ制御信号Ｌ１〜Ｌ３が与えられ、これらのＮＯＲ２２５〜２２７から、それぞれ制御信号ＬＴ１〜ＬＴ３が、出力タイミング調整回路２１０に与えられるようになっている。
【００８３】
また、この出力バッファ２００は、ＦＦ２１２の出力信号を更に１クロック周期だけ遅延されるためのＦＦ２２８を有しており、このＦＦ２２８の出力側に、制御信号ＬＴ４で制御されるＴＧ２２９が接続されている。ＴＧ２１３〜２１５，２２９の出力側は、インバータ２３０を介してＰＭＯＳ２３１とＮＭＯＳ２３２によるＣＭＯＳインバータに接続され、このＣＭＯＳインバータから出力データＤＯＵＴが出力されるようになっている。
【００８４】
この出力バッファ２００では、冗長メモリセル試験時に内部の状態が正しく設定されていれば、ＮＡＮＤ２２４から出力される制御信号ＬＴ４が“Ｈ”となり、ＴＧ２２９がオン状態となってレイテンシ４のタイミングで出力データＤＯＵＴが出力される。
【００８５】
以上のように、この第５の実施形態の出力バッファ２００は、冗長メモリセルの試験時に、内部の制御信号が正しく設定されていれば、レイテンシ４のタイミングで出力データＤＯＵＴを出力させる構成にしている。これにより、出力データＤＯＵＴの出力タイミングをチェックすることにより、内部に試験状態が正しく設定されているか否かをチェックすることができるという利点がある。
【００８６】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ） 図１中の行置換回路３０の構成は、図示したものに限定されない。列切替回路７０と同様の行切替回路を使用しても良い。また、図１中の列切替回路７０に代えて、行置換回路３０と同様の列置換回路を使用しても良い。
【００８７】
（ｂ） 出力バッファ１００Ａ等における論理ゲートの構成は、例示したものに限定されない。同様の条件設定ができるものであれば、どの様に論理ゲートを組み合わせて構成しても良い。
【００８８】
（ｃ） ＤＲＡＭに適用した例を説明したが、ＳＲＡＭ（Static Random Access Memory)等のその他の方式の半導体記憶装置にも同様に適用できる。
【００８９】
（ｄ） 行方向と列方向に冗長メモリセルをそれぞれ１組ずつ備えたＤＲＡＭを例にして説明したが、例えば、行方向だけに冗長メモリセルを備えた半導体記憶装置にも同様に適用できる。また、同一方向に複数組の冗長メモリセルを備えた半導体記憶装置にも同様に適用できる。
【００９０】
【発明の効果】
以上詳細に説明したように、本発明によれば、第１及び第２の試験信号を同時に印加した時に、冗長メモリセルに対する試験状態が正しく設定されていればハイレベルを出力する出力回路を有している。これにより、内部に試験状態が正しく設定されているか否かをチェックすることができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態を示すＤＲＡＭの構成図である。
【図２】 従来のＤＲＡＭの一例を示す構成図である。
【図３】 本発明の第２の実施形態を示す出力バッファの回路図である。
【図４】 本発明の第３の実施形態を示す出力バッファの回路図である。
【図５】 本発明の第４の実施形態を示す出力バッファの回路図である。
【図６】 本発明の第５の実施形態を示す出力バッファの回路図である。
【符号の説明】
１０ メモリセルアレイ
２０ 行アドレスデコーダ
３０ 行置換回路
４０ ワード線ドライバ
６０ 列アドレスデコーダ
７０ 列切替回路
１００Ａ〜１００Ｈ，２００ 出力バッファ
１０４ ＮＯＲ
１０５ ＡＮＤ
１０７，１０８，１１３，１１５，１１６ ＮＡＮＤ
【発明の属する技術分野】
本発明は、冗長メモリセルを有する半導体記憶装置、特にその冗長メモリセルの試験機能に関するものである。
【０００２】
【従来の技術】
半導体記憶装置は、一連のウエハプロセスで多数の記憶回路を一括して形成することによって製造される。形成された個々の記憶回路は、アドレス信号によって選択されるようになっている。従って、選択可能な記憶回路の内に１つでも欠陥があれば、その半導体記憶装置は使い物にならない不良品となってしまう。特に、個々の記憶回路の寸法が小型化され、かつ集積度が向上して記憶容量が大きくなるに従って、完全無欠な半導体記憶装置を製造することは困難になる。
【０００３】
このため、半導体記憶装置が同一パターンの記憶回路を複数並べて構成されることに着目し、予め代替用の記憶回路を用意しておき、本来使用するべき記憶回路に欠陥が有った場合に、その代替用の記憶回路で置き換えるという方法が採用されている。
【０００４】
図２は、冗長メモリセルを有する従来のＤＲＡＭ（Dynamic Random Access Memory）の一例を示す構成図である。
このＤＲＡＭのメモリセルアレイ１０は、平行に配置されたワード線ＷＬｉ（但し、ｉ＝１〜ｍ）と冗長ワード線ＷＬｒを備え、これらのワード線ＷＬｉ，ＷＬｒに交差して平行に配置されたビット線対ＢＬｊ，／ＢＬｊ（但し、ｊ＝１〜ｎ、また「／」は反転を意味する）と冗長ビット線対ＢＬｒ，／ＢＬｒを有している。
【０００５】
ワード線ＷＬｉとビット線対ＢＬｊ，／ＢＬｊの各交差箇所には、メモリセル（ＭＣ）１１i,j が配置されている。また、冗長ワード線ＷＬｒとビット線対ＢＬｊ，／ＢＬｊ及び冗長ビット線対ＢＬｒ，／ＢＬｒの各交差箇所には、冗長メモリセル１２r,k （但し、ｋ＝１〜ｎ，ｒ）が配置され、更に、冗長ビット線対ＢＬｒ，／ＢＬｒとワード線ＷＬｉ及び冗長ワード線ＷＬｒの各交差箇所には、冗長メモリセル１３l,r （但し、ｌ＝１〜ｍ，ｒ）が配置されている。
【０００６】
各メモリセル１１i,j は、それぞれキャパシタとトランジスタで構成され、このトランジスタがワード線ＷＬｉによってオン／オフ制御されて、ビット線ＢＬｊ，／ＢＬｊからキャパシタへのデータ（電荷）の書き込みや読み出しが行われるものである。各冗長メモリセル１２r,k ，１３l,r も同様である。
【０００７】
このＤＲＡＭは、ワード線ＷＬｉを選択するために、行アドレス信号ＲＡＤを解読して行選択信号Ｒ１，Ｒ２，…，Ｒｍの内のいずれか１つにレベル“Ｈ”を出力する行アドレスデコーダ２０を有している。行アドレスデコーダ２０の出力側には、行置換回路３０とワード線ドライバ４０が接続されている。
【０００８】
行置換回路３０は、特定のワード線に接続されたメモリセル１１に欠陥があるときに、冗長ワード線ＷＬｒをその代替として置き換えるための回路である。行置換回路３０は試験用のパッド３１を有し、このパッド３１は抵抗３２でプルダウンされると共に、インバータ３３に接続されている。インバータ３３の出力側は、否定的論理積ゲート（以下、「ＮＡＮＤ」という）３４の一方の入力側に接続されている。ＮＡＮＤ３４の他方の入力側には、行アドレス信号ＲＡＤが活性化された時に、“Ｈ”となる制御信号ＸＲが与えられるようになっている。ＮＡＮＤ３４の出力側はノードＮ１に接続されている。
【０００９】
制御信号ＸＲは、更にＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）３５のゲートに与えられるようになっている。ＰＭＯＳ３５のソースとドレインは、それぞれ電源電位ＶＣＣとノードＮ２に接続されている。
【００１０】
ノードＮ１，Ｎ２間には、ｍ組の直列接続されたＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）３６ｉとヒューズ３７ｉが並列に接続され、これらの各ＮＭＯＳ３６ｉのゲートには、それぞれ行選択信号Ｒｉが与えられている。また、ノードＮ２には、直列に接続された２個のインバータ３８ａ，３８ｂからなる保持回路が接続されている。更に、ノードＮ２にはインバータ３９が接続され、このインバータ３９の出力側から制御信号ＸＦが出力されて、ワード線ドライバ４０に与えられるようになっている。
【００１１】
ワード線ドライバ４０は、各行選択信号Ｒｉに対応したＮＡＮＤ４１ｉを有しており、これらのＮＡＮＤ４１ｉに一方の入力側に行選択信号Ｒｉが与えられ、他方の入力側に制御信号ＸＦが共通に与えられるようになっている。各ＮＡＮＤ４１ｉの出力側は、それぞれ反転増幅器４２ｉを介してワード線ＷＬｉに接続されている。更に、ワード線ドライバ４０は、制御信号ＸＦを入力とする反転増幅器４３を有しており、この反転増幅器４３の出力側に冗長ワード線ＷＬｒが接続されている。
【００１２】
各ビット線対ＢＬｊ，／ＢＬｊは、それぞれセンスアンプ（ＳＡ）５１ｊに接続されると共に、スイッチ用のＮＭＯＳ５２ｊ，５３ｊを介して、データ線ＤＬ，／ＤＬに接続されている。また、冗長ビット線対ＢＬｒ，／ＢＬｒは、センスアンプ５１ｒに接続されると共に、スイッチ用のＮＭＯＳ５２ｒ，５３ｒを介して、データ線ＤＬ，／ＤＬに接続されている。これらのＮＭＯＳ５２ｊ，５３ｊ，５２ｒ，５３ｒは、列アドレス信号ＣＡＤに基づいて、列アドレスデコーダ６０と列切替回路７０から制御されるようになっている。
【００１３】
列アドレスデコーダ６０は、列アドレス信号ＣＡＤが与えられたときに、これを解読して列選択信号Ｃ１，Ｃ２，…，Ｃｎの内のいずれか１つを“Ｈ”にして出力するものである。列アドレスデコーダ６０の出力側には、列切替回路７０が接続されている。
【００１４】
列切替回路７０は試験用のパッド７１を有し、このパッド７１は抵抗７２でプルダウンされると共に、インバータ７３に接続されている。インバータ７３の出力側は、ＮＡＮＤ７４の一方の入力側に接続されている。ＮＡＮＤ７４の他方の入力側には、電源投入直後の一定時間だけ“Ｌ”となり、その後“Ｈ”に変化する初期信号ＩＮＴが与えられるようになっている。ＮＡＮＤ７４の出力側はノードＮＣ０に接続され、このノードＮＣ０に制御信号ＹＦＤが出力されるようになっている。
【００１５】
ノードＮＣ０は、ヒューズ７５１を介してノードＮＣ１に接続され、更にこのノードＮＣ１がヒューズ７５２を介してノードＮＣ２に接続されている。以下同様に、ヒューズ７５２，７５３，…，７５ｎを介して、ノードＮＣ３，ＮＣ４，…，ＮＣｎが直列に接続されている。ノードＮＣｎは、ＰＭＯＳ７６を介して電源電位ＶＣＣに接続されると共に、ＰＭＯＳ７７を介して電源電位ＶＣＣに接続されている。ＰＭＯＳ７６のゲートには、制御信号ＹＦＤが与えられ、ＰＭＯＳ７７のゲートには、ノードＮＣｎの電位がインバータ７９を介して与えられるようになっている。
【００１６】
列切替回路７０は、列アドレスデコーダ６０から与えられる各列選択信号Ｃｊに対応して、それぞれノードＮＣｊのレベルでオン／オフ制御される２つのトランスファゲート（以下、「ＴＧ」という）８０ｊ，８１ｊを有している。ＴＧ８０ｊは、ノードＮＣｊの“Ｌ”，“Ｈ”に応じて、オン状態及びオフ状態になるものである。一方、ＴＧ８１ｊは、ノードＮＣｊの“Ｌ”，“Ｈ”に応じて、オフ状態及びオン状態となるものである。
【００１７】
ＴＧ８０ｊの出力側は、ＮＭＯＳ５２ｊ，５３ｊのゲートに接続され、ＴＧ８１ｊの出力側は、ＮＭＯＳ５２j +1，５３j +1のゲートに接続されている。また、列選択信号Ｃｎに対応するＴＧ８１ｎの出力側は、冗長ビット線対ＢＬｒ，／ＢＬｒに対応するＮＭＯＳ５２ｒ，５３ｒのゲートに接続されている。
【００１８】
データ線ＤＬ，／ＤＬは、リードアンプ（ＲＡ）９０に接続されている。リードアンプ９０は、データ線ＤＬ，／ＤＬに接続されたビット線対ＢＬｊ，／ＢＬｊの信号を増幅して“Ｈ”または“Ｌ”のデータ信号ＤＢを出力するもので、この出力側に出力バッファ１００が接続されている。
【００１９】
出力バッファ１００は、データ信号ＤＢが与えられるインバータ１０１と、このインバータ１０１の出力信号を反転して出力するＰＭＯＳ１０２とＮＭＯＳ１０３によるＣＭＯＳインバータで構成されており、このＣＭＯＳインバータから出力データＤＯＵＴが出力されるようになっている。
【００２０】
次に動作を説明する。
このＤＲＡＭは、すべてのヒューズ３７１〜３７ｍ，７５１〜７５ｎが切断されていない状態で、半導体ウエハ上に形成される。従って、列切替回路７０のパッド７１に何も接続しない状態では、制御信号ＹＦＤは“Ｌ”となり、ＴＧ８０１〜８０ｎはすべてオン状態、ＴＧ８１１〜８１ｎはすべてオフ状態となる。これにより、列アドレスデコーダ６０から出力される列選択信号Ｃ１〜Ｃｎは、それぞれビット線対ＢＬ１、／ＢＬ１〜ＢＬｎ，／ＢＬｎに対応するＮＭＯＳ５２１，５３１〜５２ｎ，５３ｎのゲートに与えられる。
【００２１】
また、行置換回路３０のパッド３１に何も接続しない状態で、行アドレス信号ＲＡＤが与えられると、この行アドレス信号ＲＡＤで選択された行選択信号Ｒｉと、制御信号ＸＲが“Ｈ”となる。これにより、ノードＮ１は“Ｌ”となり、ＰＭＯＳ３５はオフ状態となるので、行選択信号Ｒｉでオン状態となったＮＭＯＳ３６ｉとヒューズ３７ｉを介してノードＮ２は“Ｌ”となり、制御信号ＸＦは“Ｈ”となる。従って、行選択信号Ｒｉに対応するワード線ＷＬｉがワード線ドライバ４０のＮＡＮＤ４１ｉと反転増幅器４２ｉによって駆動される。
【００２２】
このように、すべてのヒューズ３７１〜３７ｍ，７５１〜７５ｎを切断せず、かつ、パッド３１，７１に何も接続しない状態では、行アドレス信号ＲＡＤと列アドレス信号ＣＡＤによって、本来のメモリセル１１i,j がアクセスされる。従って、この状態で本来のメモリセル１１i,j の試験が行われる。そして、本来のメモリセル１１i,j に欠陥がなければ、このＤＲＡＭは良品とされる。
【００２３】
もしも、特定のワード線（例えばＷＬ２）に接続されるメモリセル１１2,j に欠陥があると、冗長メモリセル１２r,k の試験が行われる。また、特定のビット線対（例えば、ＢＬ３，／ＢＬ３）に接続されるメモリセル１１i,3 に欠陥があると、冗長メモリセル１３l,r の試験が行われる。
【００２４】
冗長メモリセル１２r,k の試験では、行置換回路３０のパッド３１にプローブを介して“Ｈ”の試験信号ＲＲＴを印加する。これによりノードＮ１は“Ｈ”となる。また、行アドレス信号ＲＡＤが与えられていないときは制御信号ＸＲが“Ｌ”となってＰＭＯＳ３５がオン状態となり、ノードＮ２は“Ｈ”となる。ノードＮ２の電位は、インバータ３８ａ，３８ｂによる保持回路で保持される。ここで行アドレス信号ＲＡＤが与えられると、制御信号ＸＲが“Ｈ”となってＰＭＯＳ３５はオフ状態となるが、ノードＮ２のレベルは“Ｈ”のままで変化しない。これにより、制御信号ＸＦが“Ｌ”となり、行アドレス信号ＲＡＤの値とは無関係に、冗長ワード線ＷＬｒのみが駆動される。これにより、冗長ワード線ＷＬｒに接続される冗長メモリセル１２r,k の試験を行うことができる。
【００２５】
この結果、欠陥メモリセルを有するワード線ＷＬ２を、冗長メモリセル１２r,k を有する冗長ワード線ＷＬｒで置き換える場合、このワード線ＷＬ２に対応するヒューズ３７２を切断すれば良い。これにより、行アドレス信号ＲＡＤによって行選択信号Ｒ２が“Ｈ”になったとき、ノードＮ２が“Ｈ”となり、制御信号ＸＦが“Ｌ”となる。従って、ワード線ＷＬ２は駆動されず、これに代わって冗長ワード線ＷＬｒが駆動される。
【００２６】
一方、冗長メモリセル１３l,r の試験では、列切替回路７０のパッド７１にプローブを介して“Ｈ”の試験信号ＣＲＴを印加する。これにより、ＮＡＮＤ７４から出力される制御信号ＹＦＤは“Ｈ”となり、ノードＮＣ０〜ＮＣｍはすべて“Ｈ”となって、列アドレスデコーダ６０から出力される列選択信号Ｃｎは、冗長メモリセル１３l,r が接続される冗長ビット線対ＢＬｒ，／ＢＬｒの接続制御用のＮＭＯＳ５２ｒ，５３ｒのゲートに与えられるようになる。これにより、冗長ビット線対ＢＬｒ，／ＢＬｒに接続される冗長メモリセル１３l,r の試験を行うことができる。
【００２７】
この結果、欠陥メモリセルを有するビット線対ＢＬ３，／ＢＬ３の使用を停止して、冗長メモリセル１３ｌ，ｒを有する冗長ビット線対ＢＬｒ，／ＢＬｒに切り替える場合、このビット線対ＢＬ３，／ＢＬ３に対応するヒューズ７５３を切断すれば良い。これにより、ノードＮＣ０の制御信号ＹＦＤが“Ｌ”の時、ノードＮＣ１〜ＮＣ２が“Ｌ”となる。また、ノードＮＣ３〜ＮＣｎは、ＰＭＯＳ７６等によって“Ｈ”となる。これにより、ビット線対ＢＬ１，／ＢＬ１及びＢＬ２，／ＢＬ２は、列アドレスデコーダ６０から出力される列選択信号Ｃ１，Ｃ２によってそれぞれ選択される。また、ビット線対ＢＬ４，／ＢＬ４〜ＢＬｎ，／ＢＬｎは、列選択信号Ｃ３〜Ｃn-1によってそれぞれ選択される。そして、冗長ビット線対ＢＬｒ，／ＢＬｒが、列選択信号Ｃｎによって選択されることになる。
【００２８】
【発明が解決しようとする課題】
しかしながら、従来のＤＲＡＭでは、次のような課題があった。
冗長メモリセル１２r,k ，１３l,r の試験を行う場合、それぞれパッド３１，７１にプローブを接触させて、“Ｈ”の信号を印加するようにしているが、内部が正しく冗長メモリセルの試験が行われる状態に設定されているか否かを、外部から確認することができなかった。このため、試験回路の論理ミス、形成された回路パターンの不良、或いはプローブの接触不良等があって、正しく冗長メモリセルの試験が行われていないにも拘らず、冗長メモリセルが正常である旨の試験結果が出る場合があった。
【００２９】
本発明は、前記従来技術が持っていた課題を解決し、冗長メモリセルの試験において内部に試験状態が正しく設定されているか否かをチェックすることができる試験回路を有する半導体記憶装置を提供するものである。
【００３０】
【課題を解決するための手段】
前記課題を解決するために、本発明の内の第１の発明は、メモリセルに欠陥がある場合にその欠陥メモリセルに代えて用いるためにワード線に対応して設けられた第１の冗長メモリセル及びビット線に対応して設けられた第２の冗長メモリセルと、前記第１及び第２の冗長メモリセルの試験時に外部から試験状態を設定するための第１及び第２の試験信号がそれぞれ印加される第１及び第２の電極と、前記メモリセル及び前記冗長メモリセルから読み出されるデータを出力する出力回路とを備えた半導体記憶装置において、
前記出力回路は、前記第１及び第２の電極に前記第１及び第２の試験信号が同時に与えられたときには前記冗長メモリセルから読み出されるデータに拘らず常にハイレベルの信号を出力し、該第１及び第２の試験信号の内の一方の試験信号が与えられたときには試験対象の冗長メモリセルから読み出されるデータに応じた信号を出力するように構成している。
【００３１】
第２の発明は、第１の発明における出力回路を、第１及び第２の試験信号と該第１及び第２の試験信号に基づいてそれぞれ生成される第１及び第２の内部制御信号がすべて正常な論理値であることを判定する第１の論理ゲートと、前記第１の論理ゲートの出力信号に基づいて冗長メモリセルから読み出されたデータを出力する第２の論理ゲートとを備えた構成にしている。
【００３２】
第３の発明は、第１の発明における出力回路を、第１及び第２の試験信号と該第１または第２の試験信号に基づいて生成される内部制御信号がすべて正常な論理値であることを判定する第１の論理ゲートと、前記第１の論理ゲートの出力信号に基づいて前記冗長メモリセルから読み出されたデータを出力する第２の論理ゲートとを備えた構成にしている。
【００３４】
第１〜第３の発明によれば、以上のように半導体記憶装置を構成したので、次のような作用が行われる。
半導体記憶装置の冗長メモリセルの試験時に、外部から第１及び第２の試験信号が同時に印加されたときに内部の信号が正常であれば、この半導体記憶装置の出力回路からハイレベルの信号が出力され、冗長メモリセルの試験構成が正常であることが判定される。次に、第１または第２の試験信号の内の一方のみを印加して、対応する冗長メモリを試験すると、出力回路からは該当するメモリセルから読み出されたデータに応じた信号が出力される。従って、冗長メモリセルの試験が正常に行われているか否かを確認することができる。
【００４１】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示すＤＲＡＭの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
このＤＲＡＭは、冗長メモリセルを有するメモリセルアレイ１０を有している。メモリセルアレイ１０は、平行に配置されたｍ本のワード線ＷＬｉ（但し、ｉ＝１〜ｍ）と１本の冗長ワード線ＷＬｒを有している。また、これらのワード線ＷＬｉ，ＷＬｒに交差するように、平行に配置されたｎ組のビット線対ＢＬｊ，／ＢＬｊ（但し、ｊ＝１〜ｎ）と１組の冗長ビット線対ＢＬｒ，／ＢＬｒを有している。
【００４２】
ワード線ＷＬｉとビット線対ＢＬｊ，／ＢＬｊとの各交差箇所には、それぞれ本来のメモリセル１１i,j が配置されている。また、冗長ワード線ＷＬｒと、ビット線対ＢＬｊ，／ＢＬｊ及び冗長ビット線対ＢＬｒ，／ＢＬｒとの各交差箇所には、冗長メモリセル１２r,k （但し、ｋ＝１〜ｎ，ｒ）が配置されている。更に、冗長ビット線対ＢＬｒ，／ＢＬｒと、ワード線ＷＬｉ及び冗長ワード線ＷＬｒとの各交差箇所には、冗長メモリセル１３l,r （但し、ｌ＝１〜ｍ，ｒ）が配置されている。
【００４３】
各メモリセル１１i,j は、図示しないが、それぞれ１個のキャパシタと１個の絶縁ゲート型のトランジスタで構成されている。そして、トランジスタがワード線ＷＬｉによってオン／オフ制御され、ビット線ＢＬｊ，／ＢＬｊからキャパシタへのデータの書き込みまたは読み出しが行われるようになっている。各冗長メモリセル１２r,k ，１３l,r も同様である。
【００４４】
このＤＲＡＭは、ワード線ＷＬｉを選択するための行アドレスデコーダ２０を有している。行アドレスデコーダ２０は、行アドレス信号ＲＡＤが与えられたときに、これを解読して行選択信号Ｒ１，Ｒ２，…，Ｒｍの内のいずれか１つを“Ｈ”にして出力するものである。行アドレスデコーダ２０の出力側には、行置換回路３０とワード線ドライバ４０が接続されている。
【００４５】
行置換回路３０は、特定のワード線ＷＬｉまたはこのワード線ＷＬｉに接続されたメモリセル１１に欠陥があるときに、そのワード線ＷＬｉの使用を禁止して冗長ワード線ＷＬｒをその代替として置き換えるための回路である。
【００４６】
行置換回路３０は試験用のパッド３１を有し、このパッド３１は抵抗３２を介して接地電位ＧＮＤにプルダウンされると共に、インバータ３３に接続されている。インバータ３３の出力側は、２入力のＮＡＮＤ３４の一方の入力側に接続されている。ＮＡＮＤ３４の他方の入力側には、行アドレス信号ＲＡＤが活性化された時に、同時に活性化されて“Ｈ”となる制御信号ＸＲが与えられるようになっている。ＮＡＮＤ３４の出力側はノードＮ１に接続されている。
【００４７】
制御信号ＸＲは、更にＰＭＯＳ３５のゲートに与えられるようになっている。ＰＭＯＳ３５のソースとドレインは、それぞれ電源電位ＶＣＣとノードＮ２に接続されている。
【００４８】
ノードＮ１，Ｎ２間には、ｍ組の直列接続されたＮＭＯＳ３６ｉとヒューズ３７ｉが並列に接続され、これらの各ＮＭＯＳ３６ｉのゲートには、それぞれ行選択信号Ｒｉが与えられている。また、ノードＮ２には、直列に接続された２個のインバータ３８ａ，３８ｂからなる保持回路が接続されている。更に、ノードＮ２にはインバータ３９が接続され、このインバータ３９の出力側から制御信号ＸＦが出力されるようになっている。
【００４９】
ワード線ドライバ４０は、各行選択信号Ｒｉに対応した２入力のＮＡＮＤ４１ｉを有しており、これらのＮＡＮＤ４１ｉに一方の入力側に行選択信号Ｒｉが与えられ、他方の入力側に制御信号ＸＦが共通に与えられるようになっている。各ＮＡＮＤ４１ｉの出力側は、それぞれ反転増幅器４２ｉを介してワード線ＷＬｉに接続されている。更に、ワード線ドライバ４０は、制御信号ＸＦを入力とする反転増幅器４３を有しており、この反転増幅器４３の出力側に冗長ワード線ＷＬｒが接続されている。
【００５０】
各ビット線対ＢＬｊ，／ＢＬｊは、それぞれセンスアンプ５１ｊに接続されると共に、スイッチ用のＮＭＯＳ５２ｊ，５３ｊを介して、データ線ＤＬ，／ＤＬに接続されている。また、冗長ビット線対ＢＬｒ，／ＢＬｒは、センスアンプ５１ｒに接続されると共に、スイッチ用のＮＭＯＳ５２ｒ，５３ｒを介して、データ線ＤＬ，／ＤＬに接続されている。これらのＮＭＯＳ５２ｊ，５３ｊ，５２ｒ，５３ｒは、列選択信号ＣＡＤに基づいて、列アドレスデコーダ６０と列切替回路７０から制御されるようになっている。
【００５１】
列アドレスデコーダ６０は、列アドレス信号ＣＡＤが与えられたときに、これを解読して列選択信号Ｃ１，Ｃ２，…，Ｃｎの内のいずれか１つを“Ｈ”にして出力するものである。列アドレスデコーダ６０の出力側には、列切替回路７０が接続されている。
【００５２】
列切替回路７０は試験用のパッド７１を有しており、このパッド７１は抵抗７２を介して接地電位ＧＮＤにプルダウンされると共に、インバータ７３に接続されている。インバータ７３の出力側は、２入力のＮＡＮＤ７４の一方の入力側に接続されている。ＮＡＮＤ７４の他方の入力側には、電源投入直後の一定時間だけ“Ｌ”となり、その後“Ｈ”に変化する初期信号ＩＮＴが与えられるようになっている。ＮＡＮＤ７４の出力側はノードＮＣ０に接続され、このノードＮＣ０に制御信号ＹＦＤが出力されるようになっている。
【００５３】
ノードＮＣ０は、ヒューズ７５１を介してノードＮＣ１に接続され、このノードＮＣ１がヒューズ７５２を介してノードＮＣ２に接続されている。以下同様に、ヒューズ７５２，７５３，…，７５ｎを介して、ノードＮＣ３，ＮＣ４，…，ＮＣｎが接続されている。ノードＮＣｎは、ＰＭＯＳ７６を介して電源電位ＶＣＣに接続されると共に、ＰＭＯＳ７７を介して電源電位ＶＣＣに接続されている。ＰＭＯＳ７６のゲートには、制御信号ＹＦＤがインバータ７８を介して与えられ、ＰＭＯＳ７７のゲートには、ノードＮＣｎの電位がインバータ７９を介して与えられている。これらのＰＭＯＳ７６，７７、及びインバータ７９による保持回路で、ノードＮＣｎの電位が保持されるようになっている。
【００５４】
列切替回路７０は、列アドレスデコーダ６０から与えられる各列選択信号Ｃｊに対応して、それぞれノードＮＣｊのレベルでオン／オフ制御される２つのＴＧ８０ｊ，８１ｊを有している。ＴＧ８０ｊは、ノードＮＣｊが“Ｌ”の時にオン状態となり、“Ｈ”の時にオフ状態となるものである。一方、ＴＧ８１ｊは、ノードＮＣｊが“Ｌ”の時にオフ状態となり、“Ｈ”の時にオン状態となるものである。
【００５５】
ＴＧ８０ｊの出力側は、ビット線対ＢＬｊ，／ＢＬｊに対応するスイッチ用のＮＭＯＳ５２ｊ，５３ｊのゲートに接続されている。一方、ＴＧ８１ｊの出力側は、ビット線対ＢＬj+1 ，／ＢＬj+1 に対応するスイッチ用のＮＭＯＳ５２j +1，５３j +1のゲートに接続されている。また、列選択信号Ｃｎに対応するＴＧ８１ｎの出力側は、冗長ビット線対ＢＬｒ，／ＢＬｒに対応するスイッチ用のＮＭＯＳ５２ｒ，５３ｒのゲートに接続されている。
【００５６】
データ線ＤＬ，／ＤＬは、リードアンプ９０に接続されている。リードアンプ９０は、データ線ＤＬ，／ＤＬに接続されたビット線対ＢＬｊ，／ＢＬｊの信号を増幅して“Ｈ”または“Ｌ”のデータ信号ＤＢを出力するものである。リードアンプ９０の出力側には、出力バッファ１００Ａが接続されている。
【００５７】
出力バッファ１００Ａは、２入力の否定的論理和ゲート（以下、「ＮＯＲ」という）１０４を有しており、このＮＯＲ１０４の第１の入力側に、データ信号ＤＢが与えられるようになっている。一方、ＮＯＲ１０４の第２の入力側には、４入力の論理積ゲート（以下、「ＡＮＤ」という）１０５が接続され、このＡＮＤ１０５の入力側に、制御信号ＹＦＤと試験信号ＲＲＴ，ＣＲＴが与えられると共に、制御信号ＸＦがインバータ１０６を介して与えられるようになっている。ＮＯＲ１０４の出力側には、ＰＭＯＳ１０２とＮＭＯＳ１０３によるＣＭＯＳインバータが接続されており、このＣＭＯＳインバータから出力データＤＯＵＴが出力されるようになっている。
【００５８】
次に、試験時の動作を説明する。
冗長メモリセルの試験に先立って、ＤＲＡＭのパッド３１，７１に同時にプローブを接触させて、“Ｈ”レベルの信号を印加し、試験回路チェックを行う。この時、試験回路の論理ミス、形成された回路パターンの不良、或いはプローブの接触不良等が存在しなければ、試験信号ＲＲＴ，ＣＲＴ、及び制御信号ＹＦＤは“Ｈ”となり、制御信号ＸＦは“Ｌ”となる。これにより、出力バッファ１００ＡのＡＮＤ１０５の出力信号は“Ｈ”となり、出力データＤＯＵＴは、リードアンプ９０から出力されるデータ信号ＤＢに関係なく、常に“Ｈ”となる。
【００５９】
もしも、試験回路の論理ミス、形成された回路パターンの不良、或いはプローブの接触不良等が存在すると、ＡＮＤ１０５の出力信号は“Ｌ”となり、出力データＤＯＵＴは、リードアンプ９０から出力されるデータ信号ＤＢに応じて、“Ｈ”，“Ｌ”に変化する。
【００６０】
試験回路チェックにおいて、出力データＤＯＵＴが常に“Ｈ”であることを確認した後、冗長メモリセルの試験を行う。冗長メモリセルの試験は、前述した通り、パッド３１，７１の一方に“Ｈ”の信号を印加するので、出力バッファ１００ＡのＡＮＤ１０５の出力信号は“Ｌ”となる。これにより、出力データＤＯＵＴは、リードアンプ９０から出力されるデータ信号ＤＢに応じて“Ｈ”，“Ｌ”に変化し、従来通りの冗長メモリセルの試験が行われる。
【００６１】
以上のように、この第１の実施形態のＤＲＡＭは、２つの試験信号ＲＲＴ，ＣＲＴを同時に印加したときに、出力データＤＯＵＴを“Ｈ”に固定する出力バッファ１００Ａを有している。これにより、内部に冗長メモリセルの試験状態が正しく設定されているか否かを、チェックすることができるという利点がある。
【００６２】
（第２の実施形態）
図３は、本発明の第２の実施形態を示す出力バッファの回路図である。この出力バッファ１００Ｂは、図１中の出力バッファ１００Ａに代えて設けられるもので、図１中の要素と共通の要素には共通の符号が付されている。
【００６３】
この出力バッファ１００Ｂは、試験信号ＲＲＴ，ＣＲＴ、制御信号ＹＦＤ、及びインバータ１０６で反転された制御信号ＸＦが入力される４入力のＮＡＮＤ１０７を有している。ＮＡＮＤ１０７の出力側は、２入力のＮＡＮＤ１０８の一方の入力側に接続され、このＮＡＮＤ１０８の他方の入力側には、リードアンプ９０から出力されるデータ信号ＤＢが与えられるようになっている。ＮＡＮＤ１０８の出力側には、ＰＭＯＳ１０２とＮＭＯＳ１０３によるＣＭＯＳインバータが接続されており、このＣＭＯＳインバータから出力データＤＯＵＴが出力されるようになっている。
【００６４】
この出力バッファ１００Ｂでは、試験信号ＲＲＴ，ＣＲＴ、及び制御信号ＹＦＤが“Ｈ”で、制御信号ＸＦが“Ｌ”の時にのみ、ＮＡＮＤ１０７の出力信号が“Ｌ”となり、出力データＤＯＵＴは、データ信号ＤＢに関係なく、常に“Ｌ”となる。その他の動作は、第１の実施形態と同様で、同様の利点を有する。
【００６５】
（第３の実施形態）
図４（ａ）〜（ｄ）は、本発明の第３の実施形態を示す出力バッファの回路図である。これらの各出力バッファ１００Ｃ〜１００Ｆは、それぞれ図１中の出力バッファ１００Ａに代えて設けられるもので、図１中の要素と共通の要素には共通の符号が付されている。
【００６６】
図４（ａ）の出力バッファ１００Ｃは、図１中の出力バッファ１００ＡにおけるＡＮＤ１０５を３入力のＡＮＤ１０５Ａに代えて、制御信号ＹＦＤの入力を省略したものである。また、図４（ｂ）の出力バッファ１００Ｄは、図１中の出力バッファ１００ＡにおけるＡＮＤ１０５を３入力のＡＮＤ１０５Ａに代えると共に、インバータ１０６を削除し、制御信号ＸＦの入力を省略したものである。いずれも、制御信号ＸＦ，ＹＦＤを同時に確認することはできないが、その他の動作は第１の実施形態とほぼ同様で、同様の利点を有する。
【００６７】
図４（ｃ）の出力バッファ１００Ｅは、図３の出力バッファ１００ＢにおけるＮＡＮＤ１０７を３入力のＮＡＮＤ１０７Ａに代えて、制御信号ＹＦＤの入力を省略したものである。また、図４（ｄ）の出力バッファ１００Ｆは、図３の出力バッファ１００ＢにおけるＮＡＮＤ１０７を３入力のＮＡＮＤ１０７Ａに代えると共に、インバータ１０６を削除し、制御信号ＸＦの入力を省略したものである。いずれも、制御信号ＸＦ，ＹＦＤを同時に確認することはできないが、その他の動作は第２の実施形態とほぼ同様で、同様の利点を有する。
【００７３】
（第４の実施形態）
図５は、本発明の第４の実施形態を示す出力バッファの回路図である。
この出力バッファ１００Ｈは、試験信号ＲＲＴと制御信号ＸＦが与えられる２入力のＮＡＮＤ１１３と、試験信号ＣＲＴとインバータ１１４で反転された制御信号ＹＦＤが与えられる２入力のＮＡＮＤ１１５を有している。ＮＡＮＤ１１３，１１５の出力側は、２入力のＮＡＮＤ１１６の入力側に接続され、このＮＡＮＤ１１６の出力側が、ノードＮ１１に接続されている。
【００７４】
更に、この出力バッファ１００Ｈは、電源電位ＶＣＣとノードＮ１２の間に、並列に接続されたＰＭＯＳ１１７とＮＭＯＳ１１８を有しており、このＰＭＯＳ１１７とＮＭＯＳ１１８のゲートがノードＮ１１に接続されている。また、ノードＮ１２と接地電位ＧＮＤの間には、ＰＭＯＳ１０２とＮＭＯＳ１０３によるＣＭＯＳインバータが接続されている。ＣＭＯＳインバータの入力側には、データ信号ＤＢがインバータ１０２を介して与えられ、出力側から出力データＤＯＵＴが出力されるようになっている。
【００７５】
この出力バッファ１００Ｈでは、冗長メモリセルの試験時に内部の制御信号ＸＦ，ＹＦＤが正しいレベルにならない場合、即ち、試験信号ＲＲＴが“Ｈ”で制御信号ＸＦが“Ｈ”、または、試験信号ＣＲＴが“Ｈ”で制御信号ＹＦＤが“Ｌ”の場合にのみ、ＮＡＮＤ１１６の出力信号（即ち、ノードＮ１１）が“Ｈ”となる。これにより、ＰＭＯＳ１１７がオフ状態、ＮＭＯＳ１１８がオン状態となり、ノードＮ１２の電位はＶＣＣ−Ｖｔ（但し、ＶｔはＮＭＯＳ１１８の閾値電圧）となる。このため、出力データＤＯＵＴの“Ｈ”の電位は、電源電位ＶＣＣまで上昇せず、ＶＣＣ−Ｖｔとなる。
【００７６】
一方、冗長メモリセルの試験構成が正常に設定された場合や、通常のメモリアクセス時には、ノードＮ１１は“Ｌ”となる。これにより、ＰＭＯＳ１１７がオン状態、ＮＭＯＳ１１８がオフ状態となり、ノードＮ１２は電源電位ＶＣＣとなって、出力データＤＯＵＴの“Ｈ”の電位は、電源電位ＶＣＣまで上昇する。
【００７７】
以上のように、この第４の実施形態の出力バッファ１００Ｈは、冗長メモリセルの試験時に、内部の制御信号が正しく設定されない場合に、出力用のＣＭＯＳインバータ回路の電源電圧を低下させる構成にしている。これにより、出力データＤＯＵＴの“Ｈ”の電位を確認することにより、内部に試験状態が正しく設定されているか否かをチェックすることができるという利点がある。
【００７８】
（第５の実施形態）
図６は、本発明の第５の実施形態を示す出力バッファの回路図である。
この出力バッファ２００は、従来のシンクロナスＤＲＡＭ（以下、「ＳＤＲＡＭ」という）用の出力バッファに適用したものであり、一点鎖線で囲んだ部分は、従来の出力タイミング調整回路２１０である。
【００７９】
出力タイミング調整回路２１０は、データ信号ＤＢをクロック信号ＣＬＫに同期して順次遅延させるためのフリップフロップ（以下、「ＦＦ」という）２１１，２１２と、データ信号ＤＢまたは遅延されたデータ信号を選択して出力するためのＴＧ２１３，２１４，２１５で構成されている。
【００８０】
出力タイミング調整回路２１０では、レイテンシ１の場合、制御信号ＬＴ１を“Ｈ”にしてＴＧ２１３をオン状態にし、クロック信号ＣＬＫと同一クロック周期内に出力を行うようになっている。また、レイテンシ２，３の場合、それぞれ制御信号ＬＴ２，ＬＴ３を“Ｈ”にして、ＴＧ２１４，２１５をオン状態にし、クロック信号ＣＬＫから１，２クロック周期だけ遅らせて出力を行うようになっている。
【００８１】
一方、この第５の実施形態の出力バッファ２００では、更に、試験信号ＲＲＴ，ＣＲＴ、及び制御信号ＸＦ，ＹＦＤの論理を加え、冗長メモリセルの内部の試験状態が正しく設定されたときに、レイテンシ４に相当するタイミングで出力データＤＯＵＴを出力するための回路が追加されている。
【００８２】
即ち、この出力バッファ２００は、試験信号ＲＲＴとインバータ２２１で反転された制御信号ＸＦが与えられる２入力のＮＡＮＤ２２２と、試験信号ＣＲＴと制御信号ＹＦＤが与えられる２入力のＮＡＮＤ２２３を有している。ＮＡＮＤ２２２，２２３の出力側は、２入力のＮＡＮＤ２２４に接続され、このＮＡＮＤ２２４から出力される制御信号ＬＴ４が、ＮＯＲ２２５〜２２７の一方の入力側に与えられるようになっている。ＮＯＲ２２５〜２２７の他方の入力側には、それぞれ制御信号Ｌ１〜Ｌ３が与えられ、これらのＮＯＲ２２５〜２２７から、それぞれ制御信号ＬＴ１〜ＬＴ３が、出力タイミング調整回路２１０に与えられるようになっている。
【００８３】
また、この出力バッファ２００は、ＦＦ２１２の出力信号を更に１クロック周期だけ遅延されるためのＦＦ２２８を有しており、このＦＦ２２８の出力側に、制御信号ＬＴ４で制御されるＴＧ２２９が接続されている。ＴＧ２１３〜２１５，２２９の出力側は、インバータ２３０を介してＰＭＯＳ２３１とＮＭＯＳ２３２によるＣＭＯＳインバータに接続され、このＣＭＯＳインバータから出力データＤＯＵＴが出力されるようになっている。
【００８４】
この出力バッファ２００では、冗長メモリセル試験時に内部の状態が正しく設定されていれば、ＮＡＮＤ２２４から出力される制御信号ＬＴ４が“Ｈ”となり、ＴＧ２２９がオン状態となってレイテンシ４のタイミングで出力データＤＯＵＴが出力される。
【００８５】
以上のように、この第５の実施形態の出力バッファ２００は、冗長メモリセルの試験時に、内部の制御信号が正しく設定されていれば、レイテンシ４のタイミングで出力データＤＯＵＴを出力させる構成にしている。これにより、出力データＤＯＵＴの出力タイミングをチェックすることにより、内部に試験状態が正しく設定されているか否かをチェックすることができるという利点がある。
【００８６】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ） 図１中の行置換回路３０の構成は、図示したものに限定されない。列切替回路７０と同様の行切替回路を使用しても良い。また、図１中の列切替回路７０に代えて、行置換回路３０と同様の列置換回路を使用しても良い。
【００８７】
（ｂ） 出力バッファ１００Ａ等における論理ゲートの構成は、例示したものに限定されない。同様の条件設定ができるものであれば、どの様に論理ゲートを組み合わせて構成しても良い。
【００８８】
（ｃ） ＤＲＡＭに適用した例を説明したが、ＳＲＡＭ（Static Random Access Memory)等のその他の方式の半導体記憶装置にも同様に適用できる。
【００８９】
（ｄ） 行方向と列方向に冗長メモリセルをそれぞれ１組ずつ備えたＤＲＡＭを例にして説明したが、例えば、行方向だけに冗長メモリセルを備えた半導体記憶装置にも同様に適用できる。また、同一方向に複数組の冗長メモリセルを備えた半導体記憶装置にも同様に適用できる。
【００９０】
【発明の効果】
以上詳細に説明したように、本発明によれば、第１及び第２の試験信号を同時に印加した時に、冗長メモリセルに対する試験状態が正しく設定されていればハイレベルを出力する出力回路を有している。これにより、内部に試験状態が正しく設定されているか否かをチェックすることができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態を示すＤＲＡＭの構成図である。
【図２】 従来のＤＲＡＭの一例を示す構成図である。
【図３】 本発明の第２の実施形態を示す出力バッファの回路図である。
【図４】 本発明の第３の実施形態を示す出力バッファの回路図である。
【図５】 本発明の第４の実施形態を示す出力バッファの回路図である。
【図６】 本発明の第５の実施形態を示す出力バッファの回路図である。
【符号の説明】
１０ メモリセルアレイ
２０ 行アドレスデコーダ
３０ 行置換回路
４０ ワード線ドライバ
６０ 列アドレスデコーダ
７０ 列切替回路
１００Ａ〜１００Ｈ，２００ 出力バッファ
１０４ ＮＯＲ
１０５ ＡＮＤ
１０７，１０８，１１３，１１５，１１６ ＮＡＮＤ
Claims (3)
- メモリセルに欠陥がある場合にその欠陥メモリセルに代えて用いるためにワード線に対応して設けられた第１の冗長メモリセル及びビット線に対応して設けられた第２の冗長メモリセルと、前記第１及び第２の冗長メモリセルの試験時に外部から試験状態を設定するための第１及び第２の試験信号がそれぞれ印加される第１及び第２の電極と、前記メモリセル及び前記冗長メモリセルから読み出されるデータを出力する出力回路とを備えた半導体記憶装置において、
前記出力回路は、前記第１及び第２の電極に前記第１及び第２の試験信号が同時に与えられたときには前記冗長メモリセルから読み出されるデータに拘らず常にハイレベルの信号を出力し、該第１及び第２の試験信号の内の一方の試験信号が与えられたときには試験対象の冗長メモリセルから読み出されるデータに応じた信号を出力するように構成したことを特徴とする半導体記憶装置。 - 前記出力回路は、前記第１及び第２の試験信号と該第１及び第２の試験信号に基づいてそれぞれ生成される第１及び第２の内部制御信号がすべて正常な論理値であることを判定する第１の論理ゲートと、前記第１の論理ゲートの出力信号に基づいて前記冗長メモリセルから読み出されたデータを出力する第２の論理ゲートとを備えたことを特徴とする請求項１記載の半導体記憶装置。
- 前記出力回路は、前記第１及び第２の試験信号と該第１または第２の試験信号に基づいて生成される内部制御信号がすべて正常な論理値であることを判定する第１の論理ゲートと、前記第１の論理ゲートの出力信号に基づいて前記冗長メモリセルから読み出されたデータを出力する第２の論理ゲートとを備えたことを特徴とする請求項１記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002246711A JP4497801B2 (ja) | 2002-08-27 | 2002-08-27 | 半導体記憶装置 |
| US10/648,372 US7031208B2 (en) | 2002-08-27 | 2003-08-27 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002246711A JP4497801B2 (ja) | 2002-08-27 | 2002-08-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004086990A JP2004086990A (ja) | 2004-03-18 |
| JP4497801B2 true JP4497801B2 (ja) | 2010-07-07 |
Family
ID=31972434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002246711A Expired - Lifetime JP4497801B2 (ja) | 2002-08-27 | 2002-08-27 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7031208B2 (ja) |
| JP (1) | JP4497801B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7437626B2 (en) * | 2005-02-11 | 2008-10-14 | International Business Machines Corporation | Efficient method of test and soft repair of SRAM with redundancy |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69626792T2 (de) * | 1996-05-09 | 2004-03-25 | Stmicroelectronics S.R.L., Agrate Brianza | Elektrische löschbare und programmierbare nichtflüchtige Speicheranordnung mit prüfbaren Redundanzschaltungen |
| US6079037A (en) * | 1997-08-20 | 2000-06-20 | Micron Technology, Inc. | Method and apparatus for detecting intercell defects in a memory device |
| JP3168985B2 (ja) * | 1998-06-04 | 2001-05-21 | 日本電気株式会社 | ロールコールテスト装置 |
| US6185709B1 (en) * | 1998-06-30 | 2001-02-06 | International Business Machines Corporation | Device for indicating the fixability of a logic circuit |
| JP2001014890A (ja) * | 1999-06-30 | 2001-01-19 | Mitsubishi Electric Corp | 半導体装置および半導体装置のテスト方法 |
| JP2001267389A (ja) * | 2000-03-21 | 2001-09-28 | Hiroshima Nippon Denki Kk | 半導体メモリ生産システム及び半導体メモリ生産方法 |
| US6711076B2 (en) * | 2002-07-26 | 2004-03-23 | International Business Machines Corporation | Active restore weak write test mode |
-
2002
- 2002-08-27 JP JP2002246711A patent/JP4497801B2/ja not_active Expired - Lifetime
-
2003
- 2003-08-27 US US10/648,372 patent/US7031208B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2000243098A (ja) * | 1999-02-16 | 2000-09-08 | Fujitsu Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004086990A (ja) | 2004-03-18 |
| US20040042301A1 (en) | 2004-03-04 |
| US7031208B2 (en) | 2006-04-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| A711 | Notification of change in applicant |
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| RD02 | Notification of acceptance of power of attorney |
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|
| A131 | Notification of reasons for refusal |
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|
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
| S111 | Request for change of ownership or part of ownership |
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| R350 | Written notification of registration of transfer |
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