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Die vorliegende Erfindung bezieht
sich auf eine elektrisch löschbare
und programmierbare nichtflüchtige
Speichervorrichtung, insbesondere auf einen Flash-EEPROM mit prüfbaren Redundanzschaltungen.
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Bei Halbleiterspeichern bezieht sich
Redundanz auf den Komplex von Schaltungen und zusätzlichen
Speicherelementen, die in der Speichervorrichtung zum "Reparieren" von defekten Speicherelementen
vorgesehen sind: Mittels einer Redundanz kann eine Speichervorrichtung,
die durch höchstens eine
begrenzte Zahl von Defekten beeinträchtigt ist, wiedergewonnen
werden.
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Redundanzspeicherelemente werden
durch Speicherzellen identisch zu den Speicherzellen der Speichermatrix
gebildet und sind in Zeilen (Redundanzzeile) oder Spalten (Redundanzspalten)
angeordnet. Die Redundanzschaltungen steuern die Auswahl einer gegebenen
Redundanzzeile oder Redundanzspalte bei der Ersetzung für eine defekte
Zeile oder Spalte der Speichermatrix, d. h. einer Zeile oder Spalte,
in der mindestens eine defekte Speicherzelle erfaßt ist;
zu diesem Zwecke weisen die Redundanzschaltungen nichtflüchtige Speicherregister
zum Speichern von Adressen von defekten Zeilen oder Spalten auf,
so daß,
wenn auf die defekten Zeilen oder Spalten zugegriffen wird (während Lesen
oder Programmieren), sie nicht ausgewählt werden und die entsprechenden
Redundanzzeilen oder Redundanzspalten werden stattdessen ausgewählt.
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Das Vorsehen von Redundanz in einer
Speichervorrichtung kostet klarerweise in Hinblick auf die Chipfläche; die
Zahl der Redundanzspeicherelemente (Redundanzzeilen oder Redundanzspalten),
die vorzusehen sind, muß auf
der Grundlage der Gesamtausbeute bestimmt werden, indem der Grad
der Fehlerhaftigkeit des Herstellungsprozesses und die Zahl der
defekten Speichervorrichtungschips, die aufgrund des Vorsehens der
Redundanz wiedergewonnen werden kann, in Betracht gezogen wird.
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Die funktionale Ersetzung von defekten
Zeilen oder Spalten durch Redundante wird während des Prüfens von
der Speichervorrichtung in der Fabrik durchgeführt und ist normalerweise für den Endbenutzer
transparent.
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Es ist nützlich, die Möglichkeit
des Testens von Redundanzschaltungen zu besitzen. Dieses ist notwendig
zum Verifizieren der vollständigen
Funktionalität
der Redundanzschaltungen, zum Beispiel zum Sicherstellen, daß die nichtflüchtigen
Speicherregister, die die defekten Adressen speichern, frei von
Fehlern sind. Das Testen der Redundanzschaltungen ist auch notwendig
zum Extrapolieren von statistischen Informationen über den
Grad der Fehlerhaftigkeit des Herstellungsprozesses, so daß die Zahl
der Redundanzspeicherelemente zum Erzielen der maximalen Prozeßausbeute
eingestellt werden kann.
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In Hinblick auf den beschriebenen
Stand der Technik ist es eine Aufgabe der vorliegenden Erfindung,
eine elektrisch löschbare
und programmierbare nichtflüchtige
Speichervorrichtung mit prüfbaren Redundanzschaltungen
vorzusehen.
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Gemäß der vorliegenden Erfindung
werden solche Aufgaben gelöst
mittels einer elektrisch löschbaren
und programmierbaren nichtflüchtigen
Speichervorrichtung, mit mindestens einem Speichersektor mit einem
Feld von Speicherzellen, die in Zeilen und Spalten ersten Niveaus
angeordnet sind, wobei die Spalten ersten Niveaus in Gruppen von
Spalten ersten Niveaus gruppiert sind, die jeweils mit einer entsprechenden
Spalte zweiten Niveaus verbunden sind, einem Auswahlmittel ersten
Niveaus zum selektiven Verbinden einer Spalte ersten Niveaus für jede Gruppe
mit der entsprechenden Spalte zweiten Niveaus, einem Auswahlmittel
zweiten Niveaus zum Auswählen
einer der Spalten zweiten Niveaus, einem ersten Direktspeicherzugriffstestmittel,
das in einem ersten Testmode aktivierbar ist, zum direkten Verbinden
einer ausgewählten
Speicherzelle des Feldes mit einem entsprechenden Ausgangsanschluß der Speichervorrichtung,
Redundanzspalten von Redundanzspeicherzellen zum Ersetzen defekter
Spalten von Speicherzellen und einer Redundanzsteuerschaltung mit
einem Defektadressenspeichermittel zum Speichern von Adressen der
defekten Spalten und Aktivieren entsprechender Redundanzspalten, wenn
die defekten Spalten adressiert werden, dadurch gekennzeichnet,
daß die
Redundanzsteuerschaltung ein zweites Direktspeicherzugriffstestmittel aufweist,
das in einem zweiten Testmodus zusammen mit dem ersten Direktspeicherzugriffstestmittel aktivierbar
ist, zum direkten Verbinden von Speicherelementen des Defektadressenspeichermittels
mit entsprechenden Spalten zweiten Niveaus des Feldes, wodurch die
Speicherelemente des Defektadressenspeichermittels direkt mit den
Ausgangsanschlüssen
der Speichervorrichtung verbunden werden können.
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Dank der vorliegenden Erfindung ist
es möglich,
die Speicherelemente zu prüfen,
in denen die Defektadressen der defekten Bitleitungen zu speichern
sind, indem die gleichen Direktspeicherzugriffsschaltungen benutzt
werden, die normalerweise in den Speichervorrichtungen vorgesehen
sind, zum Testen der Speicherzellen des Speicherfeldes. Dieses ermöglicht es,
ein kompaktes Layout vorzusehen, da kein Overhead in der Chipfläche eingeführt wird.
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Dieses und andere Merkmale und Vorteile der
vorliegenden Erfindung werden ersichtlich aus der folgenden detaillierten
Beschreibung einer besonderen Ausführungsform, die als nicht begrenzendes
Beispiel in den begleitenden Zeichnungen beschrieben ist, in denen:
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1 ein
schematisches Blockschaltbild eines sektorisierten Flash-EEPROM
mit Redundanz ist;
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2 ein
schematisches Schaltbild einer Spaltendecodierarchitektur des Flash-EEPROM
von 1 ist;
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3 die
schematische physikalische Struktur der in 2 gezeigten Spaltendecodierarchitektur
zeigt;
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4 ein
schematisches physikalisches Layout eines Abschnittes des in 1 gezeigten Flash-EEPROM
ist;
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5 eine
Redundanzsteuerschaltung des in 1 gezeigten
Flash-EEPROM zeigt;
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6 ein
Detail der Redundanzsteuerschaltung von 5 zeigt;
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7 ein
schematisches Bild einer Schaltung zum Erzeugen von Spaltenauswahlsignalen
ist;
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8 schematisch
eine Schaltung zum Erzeugen von Auswahlsignalen von nichtflüchtigen Speicherregistern
der Redundanzsteuerschaltung zeigt;
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9 schematisch
eine physikalische und schaltungsmäßige Anordnung gemäß der vorliegenden
Erfindung zum Prüfen
der Redundanzsteuerschaltung zeigt.
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Es wird bezug genommen auf 1, es ist ein sektorisierter
Flash-EEPROM gezeigt mit einer Mehrzahl (8 in dem gezeigten
Beispiel) von unabhängigen,
individuell löschbaren
Speichersektoren S1–S8.
Die Speichersektoren S1–S8 können gleiche Größe aufweisen,
aber sie können
ebenfalls verschiedene Größen voneinander
aufweisen. Es sei zum Beispiel angenommen, daß der Flash-EEPROM eine 4 Mbit-Vorrichtung
mit acht Ausgangsdatenleitungen ist (d. h. ein 512 KByte-Speicher)
und daß die Speichersektoren S1–S8 eine
gleiche Größe aufweisen,
dann weist jeder Speichersektor eine Größe von 212 Kbit auf.
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Die Speichersektoren S1–S8 sind
in zwei Teile unterteilt, nämlich
eine linke Seite S1L–S8L
und eine rechte Seite S1R–S8R.
Wie besser im folgenden erläutert
wird, enthält
jede Seite von jedem Speichersektor 246K Speicherzellen,
die an den Schnittstellen von Zeilen (Wortleitungen) WL0–WL255 und Spalten
(Bitleitungen) angeordnet sind. Mit jeder Seite eines Speichersektors
ist ein entsprechender Zeilendecoder RD zum Auswählen einer Wortleitung aus
den 256 verfügbar.
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Jeder Speichersektor S1–S8 ist
in acht Abschnitte D1–D8
der gleichen Größe (64 Kbit)
unterteilt, wobei jeder Abschnitt einem Speicherplatz entspricht,
der für
eine entsprechende Ausgangsdatenleitung der Speichervorrichtung
reserviert ist. Die linke Seite S1L–S8L eines jeden Speichersektors
enthält
die ersten vier Abschnitte D1–D4
entsprechend einem Beispiel der vier geringstwertigen Bit 01–04 der
acht Ausgangsdatenleitungen; die rechte Seite S1R–S8R der
Speichersektoren enthält
die verbleibenden vier Abschnitte D5–D8 entsprechend den vier höchstwertigen
Bit 05–08
der acht Ausgangsdatenleitungen.
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Wie in 2 sichtbar
ist, die im einzelnen die Struktur eines Abschnittes Di (i = 1 ..
8) eines gegebenen Speichersektors Sk (k = 1 .. 8) zeigt, enthält jeder
Abschnitt Di 256 Bitleitungen BL0–BL255. Die Speicherzellen
MC werden durch MOS-Transistoren mit schwebendem Gate dargestellt,
von denen jeder eine Steuergateelektrode, die mit einer entsprechenden
Wortleitung (eine aus 256 Wortleitungen WL0–WL255)
verbunden ist, eine Drainelektrode, die mit einer entsprechenden
Bitleitung (eine aus 256 Bitleitungen BL0–BL255)
verbunden ist, und eine Sourceelektrode, die gemeinsam mit den Sourceelektroden
all der anderen Speicherzellen MC des gleichen Speichersektors
Sk mit einer schaltbaren Sourceleitung SLk (die zwischen Masse und
dem Ausgang einer Löschsourcespannungsversorgung 1 geschaltet
werden kann) verbunden ist, verbunden ist. Innerhalb eines jeden
Abschnittes Di sind die Bitleitungen Bl0–Bl255 in
Gruppen von vier gruppiert, wobei jede Gruppe mit einer entsprechenden
Bitleitung zweiten Niveaus B1–B64 verbunden ist;
Auswahltransistoren ersten Niveaus 2, die durch entsprechende
Auswahlsignale ersten Niveaus YO0k–Y03k getrieben werden,
ermöglichen
die Auswahl einer Bitleitung BL0–BL255 innerhalb jeder Gruppe,
so daß die
ausgewählte
Bitleitung BL0–BL255 elektrisch
mit der entsprechenden Bitleitung zweiten Niveaus B1–B64 verbunden
werden kann. Wie in 1 zu
sehen ist, sind die Bitleitungen zweiten Niveaus B1–B64 eines
gegebenen Abschnittes Di eines gegebenen Speichersektors Sk all
den Abschnitten Di der anderen Speichersektoren gemeinsam. Ein Feld
von acht Spaltendecodern CDi (i = 1 .. 8) (ein gegebener
Spaltendecoder CDi ist mit, den Abschnitten Di aller acht
Speichersektoren S1–S8 verknüpft) erlaubt,
eine der 64 Bitleitungen zweiten Niveaus B1– B64 auszuwählen, wobei
die 64 Bitleitungen zweiten Niveaus B1– B64 in eine einzelne
Leitung Li (i = 1 .. 8) gemultiplext werden. Wie in 2 gezeigt ist, sind die Bitleitungen B1–B64 in Gruppen
von acht zusammen gruppiert. Jeder Spaltendecoder CDi weist
acht Gruppen von acht Auswahltransistoren zweiten Niveaus 3,
die durch Auswahlsignale zweiten Niveaus YN0–YN7 (die
allen Speichersektoren gemeinsam sind) getrieben werden und die
Auswahl von einer der Bitleitungen zweiten Niveaus B1–B64 innerhalb
jeder Gruppe von acht ermöglichen,
und acht Auswahltransistoren dritten Niveaus 4, die durch
Auswahlsignale dritten Niveaus YM0–YM7 (die auch allen
Speichersektoren gemeinsam sind) getrieben werden und die Auswahl
von einer der acht Gruppen von acht Bitleitungen zweiten Niveaus B1–B64 ermöglichen.
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Jeder Spaltendecoder CDi beliefert
einen entsprechenden Leseverstärker
SAi (i = 1 .. 8), und jeder Leseverstärker SAi beliefert wiederum
einen entsprechenden Ausgangspuffer OBi (i = 1 .. 8), der eine entsprechende
Ausgangsdatenleitung Oi (i = 1 .. 8) treibt.
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Die Auswahlsignale ersten, zweiten
und dritten Niveaus YO0k– YO3k (k = 1 .. 8), YN0–YN7 und YM0–YM7 werden
durch einen Decodierschaltung 9 erzeugt, die mit einem
Adreßsignalbus ADD beliefert wird.
Die Erzeugung der Auswahlsignale ersten, zweiten und dritten Niveaus
wird im einzelnen später beschrieben.
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Wenn auf die Speichervorrichtung
in einem Lese- oder Programmiermodus zugegriffen wird, werden acht
Bitleitungen simultan ausgewählt,
eine Bitleitung für
jeden der acht Abschnitte D1– D8
des gegenwärtig
adressierten Speichersektors.
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Wie weiter in 2 gezeigt ist, sind mit jedem Abschnitt
Di eines jeden Speichersektors Sk vier Spalten (Redundanzbitleitungen RBL0–RBL3)
von Redundanzspeicherzellen RMC identisch zu den Speicherzellen MC verknüpft. Vier
Redundanzauswahltransistoren ersten Niveaus 2R, die durch
die vier Redundanzauswahlsignale ersten Niveaus YO0k–Y03k getrieben
werden, ermöglichen
die Auswahl von einer der vier Redundanzbitleitungen RBL0– RBL3,
das elektrische Verbinden der ausgewählten Redundanzbitleitungen
mit einer Redundanzbitleitung zweiten Niveaus RBi (i = 1 .. 8);
die Redundanzbitleitung zweiten Niveaus RBi eines gegebenen Abschnittes
Di eines gegebenen Speichersektors ist allen Abschnitten Di der
anderen Speichersektoren gemeinsam. In dem Spaltendecoder CDi ermöglicht ein
Redundanzauswahltransistor zweiten Niveaus 4R, der durch
ein Redundanzauswahlsignal zweiten Niveaus YR (allen Speichersektoren
gemeinsam), elektrisch die Redundanzbitleitung zweiten Niveaus RBi
mit dem Leseverstärker
SAi zu verbinden, der mit dem Abschnitt Di verknüpft ist. Nebenbei sollte angemerkt
werden, daß die
Sourceelektroden der Redundanzspeicherzellen RMC nicht mit der gemeinsamen
Sourceleitung SLk des Speichersektors SK verbunden ist, was ein
unabhängiges elektrisches
Löschen
erlaubt.
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3 zeigt
schematisch die physikalische Struktur der Bitleitungen und der
Bitleitungen zweiten Niveaus. Die Bitleitungen BL0–BL255 und
die Redundanzbitleitungen RBL0–RBL3 sind für jeden
Abschnitt Di lokal (d. h. die Bitleitungen und die Redundanzbitleitungen
eines gegebenen Abschnittes Di eines gegebenen Sektors sind physikalisch
von den Bitleitungen und den Redundanzbitleitungen der Abschnitte
Di der anderen Speichersektoren unterschiedlich) und sind zum Beispiel
mittels von Streifen von einer Verbindungsschicht ersten Niveaus
gebildet (z. B. bei einem Doppelmetallschichtherstellungsprozeß werden sie
durch Streifen der Metallschicht ersten Niveaus gebildet). Die Bitleitungen
zweiten Niveaus B1–B64 und
die Redundanzbitleitungen zweiten Niveaus RBi eines gegebenen Abschnittes
Di eines gegebenen Speichersektors sind stattdessen allen Abschnitten
Di der anderen Speichersektoren gemeinsam und sind zum Beispiel
mittels von Streifen einer Verbindungsschicht zweiten Niveaus gebildet (bei
einem Doppelmetallschichtprozeß sind
sie durch Streifen der Metallschicht des zweiten Niveaus gebildet).
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4 stellt
schematisch die physikalische Anordnung der Redundanzbitleitungen
innerhalb eines Speichersektors dar. In dieser Figur ist nur die linke
Seite der Speichersektoren gezeigt, die rechte Seite ist symmetrisch
dazu. Die sechzehn Redundanzbitleitungen (vier lokale Redundanzbitleitungen RBL0– RBL3 für jeden
der vier Abschnitte D1–D4
in der linken Seite der Speichersektoren) sind zwischen den Abschnitten
D2 und D3 eines jeden Speicherabschnittes S1–S8 angeordnet.
Insgesamt sind 256 Redundanzbitleitungen in der Speichervorrichtung
vorgesehen.
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5 zeigt
schematisch eine Redundanzsteuerschaltung, die in den Flash-EEPROM
integriert ist. Die Schaltung weit einen inhaltsadressierbaren Speicher
(CAM) auf, der vier Speicherbänke CAM1–CAM4 aufweist.
Die erste Speicherbank CAM1 ist mit der Redundanzbitleitung BLR0
in jedem Abschnitt Di eines jeden Speichersektors Sk verknüpft; ähnlich sind
die zweite, dritte und vierte Speicherbank CAM2–CAM4 mit den Redundanzbitleitungen BLR1–BLR3 in
jedem Abschnitt Di eines jeden Speichersektors Sk verknüpft. Jede
Speicherbank CAM1–CAM4
weist acht CAM-Zeilen (CAM-Speicherplätze) auf,
die individuell mittels acht entsprechender CAM-Zeilenauswahlsignale CR1–CR8 adressierbar
sind. Jede CAM-Zeile weist neun Speicherelemente auf: die er sten
acht Speicherelemente AB0–AB7 können einen
Digitalcode von acht Bit entsprechend einer Adresse einer defekten
Bitleitung aus den 256 Bitleitungen BL0–BL255 eines Abschnittes
Di des Speichersektors speichern, während das neunte Speicherelement
GB (sogenanntes "Schutzbit") programmiert ist
zum Signalisieren, daß eine
Defektbitleitungsadresse in den Speicherelementen AB0–AB7 gespeichert
ist. Jede CAM-Zeile ist mit einem entsprechenden Speichersektor
verknüpft:
zum Beispiel ist die erste CAM-Zeile einer jeden Speicherbank CAM1–CAM4 mit
dem ersten Speichersektor S1 verknüpft, usw.; eine gegebene CAM-Zeile
wird gelesen, wenn der entsprechende Speichersektor adressiert wird.
Auf diese Weise ist es, wenn die gegenwärtig adressierte Bitleitung
des gegenwärtig
adressierten Speichersektors eine defekte Bitleitung ist, möglich, die
defekte Bitleitung durch eine Redundanzbitleitung zu ersetzen, die
zu dem adressierten Speichersektor gehört; Bitleitungen, die zu anderen
Speichersektoren gehören,
aber die gleiche Adresse wie die defekte Bitleitung aufweisen, werden
nicht durch Redundanzbitleitungen ersetzt; dieses ermöglicht es,
eine höhere
Zahl von Defekten zu reparieren.
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Jedes der neun Speicherelemente AB0–AB7 und
GB in jeder Speicherbank CAM1–CAM4
ist mit einer entsprechenden Leseschaltung 5 zum Lesen
des Inhaltes des entsprechenden Speicherelementes verknüpft; genauer,
all die Speicherelemente AB0 der acht CAM-Zeilen einer gegebenen
Speicherbank sind mit einer eindeutigen Leseschaltung 5 verknüpft, und
das gleiche trifft für
die anderen Speicherelemente AB1–AB7 und GB zu. Die
Ausgabe einer jeden Leseschaltung 5 mit der Ausnahme der
Ausgabe der Leseschaltung 5, die mit dem Schutzbit GB verknüpft ist,
wird an ein entsprechendes EXOR-Gatter mit zwei Eingängen 6 geliefert,
dessen anderer Eingang ein entsprechendes Adreßsignal A0–A7 des
Adreßsignalbusses ADD ist; A0–A7 tragen
das gegenwärtige gehaltene
Adreßsignal.
Jedes EXOR-Gatter vergleicht den Inhalt des entsprechenden Speicherelementes AB0–AB7 der zugehörigen CAM-Speicherbank
mit dem logischen Zustand des entsprechenden der Spaltenadreßsignale A0–A7.
Die Ausgaben der EXOR-Gatter 6 und die Ausgabe der Erfassungsschaltung 5,
die mit dem Schutzbit GB verknüpft
ist, werden an ein AND-Gatter mit neun Eingängen 7 geliefert,
dessen Ausgaben RS0–RS3 zusammen
mit den Ausgaben der drei anderen AND-Gatter 7, die mit
den verbleibenden drei CAM-Speicherbänken CAM2 .. CAM4 verknüpft sind, zu
der Spaltendecodierschaltung 9 und einem OR-Gatter mit
vier Eingängen 12 geliefert
werden. Eine Ausgabe des OR-Gatters 12 bildet das Redundanzauswahlsignal
zweiten Niveaus YR und wird ebenfalls an die Spaltendecodierschaltung 9 geliefert.
Die Ausgabe eines gegebenen AND-Gatters 7 ist nur hoch,
wenn der Digitalcode, der in den Speicherelementen AB0–AB7 der
ausgewählten CAM-Zeile
der zugehörigen
CAM-Speicherbank mit der gegenwärtigen
Logikkonfiguration der Spaltenadreßsignale A0–A7 übereinstimmt
und wenn das Schutzbit GB der ausgewählten CAM-Zeile programmiert ist.
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Zu Testzwecken werden die Ausgaben RS0–RS3 der
AND-Gatter 7 auch direkt durch entsprechende Schalter SW1–SW4 auf
die Ausgangsdatenleitungen O1–O4 getrieben. Die
Schalter SW1–SW4 werden
durch ein Testsignal NED gesteuert, das durch eine Steuerlogik 50 intern
zu der Speichervorrichtung erzeugt wird, die in besonderen Testbedingungen
aktiviert wird zum direkten Verbinden der Ausgaben RS0–RS3 mit
den entsprechenden Ausgangsdatenleitungen O1–O4.
Das Signal NED steuert auch einen Schalter SW5,
der, wenn er geschlossen ist, direkt die Ausgabe YR des
OR-Gatters 12 mit der Ausgangsdatenleitung O5 verbindet.
Auf diese Weise ist es möglich
zu testen, ob eine an die Speichervorrichtung gelieferte gegebene
Adresse einer defekten Bitleitung in dem gegenwärtig adressierten Speichersektor
ent spricht: In dem bejahenden Fall erscheint auf der Ausgangsdatenleitung O5 ein
Hochlogikpegel; zu der gleichen Zeit ist es durch gerade Steuern
der Logikpegel auf den Ausgangsdatenleitungen O1–O4 möglich zu
bestimmen, welche der Redundanzbitleitungen RBL0–RBL3 zum
Ersetzen der defekten Bitleitung benutzt worden ist. Durch aufeinanderfolgendes
Adressieren aller acht Speichersektoren werden die acht CAM-Zeilen CR1–CR8 aufeinander
ausgewählt,
so daß eine
vollständige Kenntnis
der Zahl der defekten Bitleitungen erhalten werden kann als auch über die
Redundanzbitleitungen, die zum Ersetzen der defekten Bitleitungen
benutzt sind.
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6 zeigt
im einzelnen die Struktur der CAM-Speicherelemente AB0–AB7 oder
GB und der entsprechenden Leseschaltung 5. Wie zu sehen
ist, weist jedes CAM-Speicherelement AB0–AB7 oder GB
zwei Speicherzellen 10A, 10B (schematisiert als MOS-Transistoren mit
schwebendem Gate) auf mit entsprechenden Steuereingängen, die
mit einem entsprechenden der CAM-Zeilenauswahlsignale CR1–CR8 beliefert
werden; Drainelektroden der zwei Speicherzellen 10A, 10B sind
mit entsprechenden Leseleitungen 11A, 11B verbunden,
die den Speicherelementen der gleichen Spalte der anderen CAM-Zeilen
gemeinsam sind; Sourceelektroden der Speicherzellen 10A, 10B sind
mit einer gemeinsamen Sourceleitung 12 verbunden, die für alle CAM-Speicherelemente AB0–AB7 und
GB des CAM-Speicher gemeinsam sind. Jedes CAM-Speicherelement weist
auch zwei weitere MOS-Transistoren mit schwebendem Gate 13A, 13B auf,
deren Steuergate mit dem entsprechenden Zeilenauswahlsignal verbunden
sind, die Source mit der gemeinsamen Sourceleitung 12 verbunden
ist und deren Drain mit entsprechenden Programmierleitungen 14A, 14B verbunden
ist, die für
die anderen CAM-Zeilen gemeinsam sind. Eine Speicherzelle 10A und
ein MOSFET mit schwebendem Gate 13A und ähnlich eine Speicherzelle 10B und
ein MOS-Transistor mit schwebendem Gate 13B weisen schwebende
Gates auf, die miteinander kurzgeschlossen sind. Jede der Speicherzellen 10A, 10B ist
bevorzugt aus vier MOS-Transistoren mit schwebendem Gate 10A, 10B gebildet
(identisch zu den MOS-Transistoren 13A, 13B mit
schwebendem Gate und allgemeiner mit den MOS-Transistoren mit schwebendem
Gate, die die Speicherzellen MC des Speicherfeldes bilden),
die parallel geschaltet sind: dieses ermöglicht einen hohen Lesestrom
ohne Zunahme des Programmierstromes, da der in dem Kanal von z.
B. 13A erzeugte Strom heißer Elektronen alle fünf MOS-Transistoren mit
schwebendem Gate 10A und 13A simultan programmiert;
der zum Programmieren der Speicherzelle benötigte Programmierstrom ist
im wesentlichen gleich dem eines einzelnen MOS-Transistor mit schwebenden
Gate, aber der Lesestrom ist ungefähr viermal dem Lesestrom eines
einzelnen MOS-Transistors mit schwebendem Gate bei den gleichen
Vorspannungsbedingungen.
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Die Leseleitungen 11A, 11B sind
durch entsprechende Spannungsbegrenzungstransistoren 15A, 15B mit
entsprechenden Eingängen
einer bistabilen Verriegelung mit zwei Invertern I1, I2 verbunden.
Eine Ausgabe 16 der Verriegelung wird an einen Inverter I3 geliefert,
und die Ausgabe von I3 wird an das entsprechende EXOR-Gatter 16 oder
im Falle der Schutzbits GB direkt an das entsprechende AND-Gatter 7 geliefert.
Die Gateelektroden der Spannungsbegrenzungstransistoren 15A, 15B sind durch
eine Vorspannung VB von ungefähr
2 V vorgespannt, was die Spannung auf den Drains der Speicherzellen 10A, 10B auf
ungefähr
1V zum Verhindern von Soft-Schreibfehlern begrenzt. Die Programmierleitungen 14A, 14B sind
mit entsprechenden P-Kanal-MOSFET 17A, 17B verbunden,
die durch komplementäre
Signale AN, AX entsprechend gesteuert werden, worin für die CAM-Speicherelemente AB0–AB7 das
AX eines der Adreßsignale A0–A7 ist und
AN das logische Komplement des Signales ist. Die Source der MOSFETs 17A, 17B sind
mit einem P-Kanal-MOSFET 18 verbunden, der mit einer Programmierspannungsversorgung
VPD beliefert wird und durch ein Programmfreigabesignal PGEN gesteuert
wird, das auch von der Steuerlogik 50 erzeugt ist. Die
Sourceleitung 12 kann ähnlich
zu den gemeinsamen Sourceleitungen Sk der Speichersektoren zwischen
Masse und einer positiven Löschspannung
geschaltet werden zum Ermöglichen
eines elektrischen Löschens
der MOS-Transistoren mit schwebendem Gate des CAM-Speichers.
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In 6 sind
ebenfalls zwei N-Kanal-MOSFETs 19A, 19B zu sehen,
die jeder mit einer entsprechenden der Leseleitungen 11A, 11B und
Masse verbunden sind; diese MOSFETs werden durch zwei Signale SL, SR gesteuert,
die von der Steuerlogik 50 erzeugt wird, und sie sind zum
Setzen der durch die Inverter I1, I2 gebildeten
bistabilen Verriegelung in zwei entgegengesetzte Konditionen zu
Testzwecken nützlich,
wie im einzelnen später
beschrieben wird.
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7 zeigt
schematisch die Struktur der Spaltendecodierschaltung 9.
Die Schaltung weist einen ersten Decoder 20 auf, der mit
den Spaltenadreßsignale A5–A7 beliefert
wird und die acht Auswahlsignale dritten Niveaus YM0–YM7 erzeugt;
in Abhängigkeit
von der speziellen Logikkonfiguration der Adreßsignale A5–A7 wird
nur eines der Auswahlsignale dritten Niveaus YM0– YM7 aktiviert.
Der erste Decoder wird ebenfalls mit dem Signal YR zum
Verhindern der Aktivierung irgendeines der Auswahlsignale dritten
Niveaus YM0–YM7 unabhängig von
dem Zustand der Adreßsignale A5–A7 beliefert,
wenn das Signal YR aktiv ist. Ein zweiter Decoder 21 wird
mit den Spaltenadreßsignalen A2–A4 beliefert
und erzeugt die acht Auswahlsignale zweiten Niveaus YN0–YN7:
nur eines dieser Signale YN0–YN7 wird aktiviert
in Abhängigkeit
des Zustandes der Adreßsignale A2–A4.
Ein dritter Decoder 22 wird mit den verbleibenden Spaltenadreßsignalen A0– A1 und
mit acht Speichersektorauswahlsignalen SS1–SS8 beliefert
und erzeugt die acht Gruppen von Auswahlsignalen ersten Niveaus YO0k–Y03k (k
= 1 .. 8). Die Sektorauswahlsignale SS1–SS8 werden durch
einen anderen Decoder 23 erzeugt, der ebenfalls durch den Adreßsignalbus
ADD beliefert wird, und gemäß der speziellen
Logikkonfiguration der Adreßsignale ADD wird
eines der Sektorauswahlsignale SSk (k = 1 .. 8) aktiviert. Die Aktivierung
eines gegebenen der Signale SSk erlaubt die Aktivierung eines entsprechenden der
vier Signale YO0k–YO3k
der Gruppe k gemäß der Konfiguration
der Adreßsignale A0–A1;
alle anderen Auswahlsignale ersten Niveaus der anderen Gruppen YO0-k-YO3k
werden nicht aktiviert. Der dritte Decoder 22 wird ebenfalls
mit dem Signal YR und mit den Redundanzauswahlsignalen RS0–RS3 beliefert:
wenn das Signal YR aktiv ist, hängt die Aktivierung von einem
der Auswahlsignale ersten Niveaus YO0k–YO3k entsprechend
dem ausgewählten
Sektor k nicht von den Adreßsignalen A0–A1 sondern
von den entsprechenden Signalen RS0–RS3 ab. Der dritte
Decoder 22 wird auch durch ein Signal DMAR beliefert, das
von der Steuerlogik 50 erzeugt ist; die Funktion des Signales
DMAR wird später
erläutert;
für den
Augenblick ist es ausreichend zu sagen, daß, wenn das Signal DMA aktiv
ist, alle Auswahlsignale ersten Niveaus Yok0–Yok3 deaktiviert sind.
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Es sei angemerkt, daß, wenn
in einem gegebenen Abschnitt Di eines gegebenen Speichersektors
eine defekte Bitleitung durch eine der vier Redundanzbitleitungen RBL0–RBL3 ersetzt
wird, die mit dem Abschnitt Di verknüpft sind, die gleiche Ersetzung
findet für
alle Bitleitungen statt, die zu den anderen Abschnitten des Speichersektors
gehören, aber
die gleiche Adresse der defekten Bitleitung aufweisen; mit anderen
Worten, die Redundanz einer defekten Bitleitung ist nicht unabhängig von
dem Abschnitt Di, in dem die defekte Bitleitung gefunden wird.
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8 zeigt
schematisch eine Schaltung zum Erzeugen der CAM-Zeilenauswahlsignale CR1–CR8. Die
Sektorauswahlsignale SS1– SS8, die jeweils durch
eine spezielle Konfiguration der Adreßsignale der Speichervorrichtung
aktiviert werden, beliefern entsprechende Treiberschaltungen DC1–DC8,
die an ihren Ausgängen
die CAM-Zeilenauswahlsignale CR1–CR8 vorsehen. Im
normalen Betrieb der Speichervorrichtung werden die Treiberschaltungen DC1–DC8 durch
eine Spannung UGV beliefert, die von einem Spannungsregulator 30 vorgesehen
wird; die Spannung UGV wird niedriger als der Wert der externen
Spannungsversorgung VCC der Speichervorrichtung gehalten (zum Beispiel
auf 4,5 V) zum Vermeiden unnötigen
elektrischen Stresses der MOS-Transistoren mit schwebendem Gate
der CAM-Speicherelemente. Ein Schalter SW7 jedoch, der
von der Steuerlogik 50 gesteuert wird, erlaubt das Schalten
der Versorgung der Treiberschaltungen DC1–DC8 auf
die externe Spannungsversorgung VCC; dieses ist nützlich bei
besonderen Testbedingungen, die später erläutert werden.
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9 ist
ein schematisches Schaltbild, das die Schaltung und die physikalische
Layoutanordnung zeigt, die zum Vorsehen einiger Testmerkmale der
Redundanzsteuerschaltung benutzt werden. In der Zeichnung ist eines
der CAM-Speicherelemente AB0– AB7, GB des CAM-Speichers
schematisch gezeigt; nur eine der zwei Speicherzellen 10A, 10B und der
zugehörigen
MOS-Transistoren mit schwebendem Gate 13A, 13B sind
gezeigt, aber eine identische Anordnung ist für die zweite Speicherzelle
des CAM-Speicherelementes
vorgesehen. Die in 6 gezeigte
Leseleitung 11A ist nicht nur mit der entsprechenden Leseschaltung 5 verbunden,
sondern sie ist auch durch einen entsprechenden N-Kanal-MOSFET 24 mit
einer der Bitleitungen zweiten Niveaus B1– B64 des
Speicherfeldes verbunden. Der MOSFET 24 wird durch das
Signal DMAR gesteuert, das von der Steuerlogik 50 erzeugt wird.
Wie in Verbindung mit 6 erläutert wurde,
sind all die Speicherzellen 10A der CAM-Speicherelemente AB0–AB7,
GB, die zu der gleichen Spalte der gleichen CAM-Speicherbank gehören, mit
der gleichen Leseleitung 11A verbunden; die Speicherzelle 10B ist
durch entsprechende MOSFETs 24 mit einer anderen Bitleitung
zweiten Niveaus B1–B64 des
Speicherfeldes verbunden. Das Signal DMAR ist für alle Speicherelemente des
CAM-Speichers gemeinsam. Auf
diese Weise können
die Drainelektroden all der Speicherzellen 10A, 10B alle
CAM-Speicherelemente AB0–AB7, GB des CAM-Speichers
mit den entsprechenden Bitleitungen zweiten Niveaus B1–B64 des
Speicherfeldes verbunden werden. Von einem Gesichtspunkt des physikalischen
Layouts ist dieses möglich
gemacht, daß die
Speicherzellen des CAM-Speichers identisch zu den Speicherzellen MC in
dem Speicherfeld sind, wobei die ersteren den gleichen Abstand wie
die letzteren aufweisen.
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In 9 ist
ein Schalter SW6 ebenfalls gezeigt, der ermöglicht,
selektiv die Leitung Li an dem Ausgang des Spaltendecoders CDi entweder
mit dem entsprechenden Leseverstärker
SAi oder direkt mit der Ausgangsdatenleitung Oi zu verbinden.
Der Schalter SW6 wird durch ein Signal DMA gesteuert, das
von der Steuerlogik 50 erzeugt wird und die sogenannten "Direktspeicherzugriffs-(DMA)" Schaltungen schematisiert,
die normalerweise in Speichervorrichtungen zu Testzwecken vorgesehen
sind: wenn die Speichervorrichtung in einen DMA-Testmodus versetzt
ist, ist die Ausgangsleitung Li des Spaltendecoders CDi direkt
mit der entsprechenden Ausgangsdatenleitung Oi verbunden;
somit ist es möglich,
den Strom zu messen, der von der adressierten Speicherzelle MC in
dem Speicherfeld gezogen wird; Variieren der externen Versorgung
der Speichervorrichtung ist somit möglich zum Bestimmen der Strom-Spannungseigenschaft
der adressierten Speicherzelle MC. Ähnliche Schalter SW6 sind
an den Ausgängen all
der Spaltendecoder CDi vorgesehen, die in 1 gezeigt sind.
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Dank der Anordnung von 9 kann der DMA-Testmodus
der CAM-Speicherelemente
unter Benutzung der gleichen Schaltungen durchgeführt werden,
die für
den DMA-Test der Speicherzellen MC des Speicherfeldes vorgesehen
sind: es ist tatsächlich
ausreichend, den DMA-Testmodus zu aktivieren (Signal DMA aktiv)
und das DMR-Signal zu aktivieren; auf diese Weise ist keine der
Bitleitungen BL0–BL255 mit
der Bitleitung zweiten Niveaus B1–B6 verbunden (da
die Auswahlleitungen ersten Niveaus YO0k– Y03k alle
deaktiviert sind), und die Leseleitung 11A, 11B des
CAM-Speicherelementes AB0–AB7, GB wird stattdessen
durch den MOSFET 24 mit der Bitleitung zweiten Niveaus B1–B64 und somit
mit der Ausgangsdatenleitung Oi verbunden. Die Auswahl
der Speicherzelle 10A, 10B zum Test wird durch
Auswählen
einer der CAM-Speicherzeilen und Auswählen (mittels der Transistoren 3 und 4)
der Bitleitung zweiten Niveaus erzielt. Es ist somit möglich, den
Strom zu messen, der von der Speicherzelle 10A, 10B gezogen
wird (was, wie bereits gesagt wurde, bevorzugt parallel von vier
MOS-Transistoren mit schwebendem Gate gebildet ist).
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Die Benutzung der gleichen DMA-Schaltungen,
die für
den DMA-Test der
Speicherzellen MC in dem Speicherfeld vorgessehen sind,
ermöglicht
das Vorsehen eines kompakten Layout.
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Ein anderes wichtiges Testmerkmal
ist die Fähigkeit
des Verifizierens der Schwellenspannungen der CAM-Speicherzellen 10A, 10B der CMA-Speicherelemente AB0–AB7,
GB sowohl in dem gelöschten
als auch dem programmierten Zustand.
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Es sei zuerst angenommen, daß der CMA-Speicher
elektrisch gelöscht
ist (dieses ist der typische Zustand an dem Beginn des Testens der Speichervorrichtung
in der Fabrik, da als ein vorangehender Schritt alle Speicherzellen
MC des Speicherfeldes, alle Redundanzspeicherzellen RMC und alle
Speicherzellen des CAM-Speichers elektrisch gelöscht werden): es ist nützlich,
die Schwellenspannungen der Speicherzellen des CAM-Speichers zu verifizieren
zum Sicherstellen, daß alle
Speicherzellen tatsächlich
gelöscht
sind. Diese Art des Tests wird durch Adressieren eines der Speichersektoren
Sk zu einer Zeit zum Auswählen
von einer der acht CAM-Zeilen zur Zeit durchgeführt. Die Steuerlogik 50 schaltet
den Schalter SW7 zum Verbinden der Versorgung der Treiberschaltung DC1–DC8 mit
der externen Spannungsversorgung VCC; auf diese Weise wird das CAM-Zeilenauswahlsignal
der ausgewählten
CAM-Zeile auf die VCC-Spannung anstatt der UGV-(4,5V) Spannung gesetzt.
Zum Verifizieren der Schwellenspannung der Speicherzellen 10A der CAM-Speicherelemente,
die zu der ausgewählten CMA-Zeile
gehören,
wird jede der bistabilen Verriegelungen, die durch die Inverter I1, I2 in
den Leseschaltungen 5 gebildet sind, mittels der MOSFETs 19A und 19B auf
einen anfänglichen
Zustand gesetzt, in dem die Leseleitungen 11A auf hoch
gesetzt sind und die Leseleitungen 11B auf niedrig gesetzt sind;
dann wird VCC allmählich
erhöht:
solange VCC niedriger als die Schwellenspannung der Speicherzellen 10A,
bleiben die Leseleitungen 11A hoch, aber wenn VCC die Schwellenspannung
der Speicherzellen 10A erreicht, werden die Leseleitungen 11A auf Masse
gezogen; wenn die Speichervorrichtung mit einer Adresse A0=...=A7=1
beliefert wird und wenn das Signal NED durch die Steuerlogik 50 aktiviert wird,
wird ein Übergang
an den Ausgangsleitungen O1–O4 erfaßt, was
anzeigt, daß die
Schwellenspannung der Speicherzellen 10A der CAM-Speicherelemente,
die zu der ausgewählten
CAM-Zeile gehören, erreicht
worden ist. Zum Verifizieren der Schwellenspan nung der Speicherzellen 10B wird
jede der bistabilen Verriegelungen I1, I2 mittels
der MOSFETs 19A, 19B in die entgegengesetzte Bedingung
gesetzt, bei der die Leseleitungen 11B auf hoch gesetzt sind
und die Leseleitungen 11A auf niedrig gesetzt sind; VCC
wird dann allmählich
erhöht:
wenn VCC die Schwellenspannung der Speicherzellen 10B erreicht,
schalten die letzteren ein und ziehen Strom; die Leitungen 11B gehen
auf niedrig, aber die Leitungen 11A verbleiben niedrig:
kein Übergang
findet an den Ausgangsdatenleitungen O1–O5 statt, das Erreichen
der Schwellenspannung der Speicherzellen 10B kann jedoch
durch Messen einer signifikanten Zunahme in dem Strom erfaßt werden,
der von der Spannungsversorgung VCC gezogen wird, da die Leitungspfade
von VCC zu Masse durch die Pull-up-Transistoren der Inverter I1, I2 und
die Speicherzellen 10A, 10B erzeugt werden.
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Das Testen der Schwellenspannungen
im programmierten Zustand der Speicherzellen 10A, 10B nach
einem elektrischen Programmierpuls kann auf eine ähnliche
Weise erzielt werden: zum Beispiel werden zum Verifizieren der Schwellenspannung
im programmierten Zustand der Zellen 10A der CAM-Speicherelemente,
die zu einer ausgewählten CMA-Zeile
gehören,
die bistabilen Verriegelungen I1, I2 mittels der
MOSFETs 19A, 19B in einen anfänglichen Zustand versetzt,
in dem die Leseleitungen 11A auf hoch gesetzt werden und
die Leseleitungen 11B auf niedrig gesetzt werden. VCC wird
dann allmählich erhöht: so lange
VCC niedriger als die Schwellenspannung im programmierten Zustand
der Zellen 10A ist, bleiben die Leitungen 11A hoch,
aber wenn VCC die Schwellenspannung im programmierten Zustand der
Zellen 10A erreicht, werden die Leitungen 11A auf
Masse gezogen, die bistabilen Verriegelungen schalten, und ein Übergang
kann an den Ausgangsdatenleitungen O1–O4 erfaßt werden.
Zum Verifizieren der Schwellenspannung im programmierten Zustand
der Spei cherzellen 10B werden die bistabilen Verriegelungen I1, I2 in
die entgegensetzte Bedingung versetzt, VCC wird allmählich erhöht und der von
der externen Versorgung VCC gezogene Strom wird gemessen: wenn dieser
Strom eine signifikante Zunahme zeigt, hat VCC die Schwellenspannung
der Speicherzellen 10B erreicht.