KR100317492B1 - 플래쉬 메모리 소자의 코드저장 셀 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 소자의 코드저장(Code Addressable Memory; CAM) 셀에 관한 것으로, 저전압에서 동작하는 플래쉬 메모리 소자에서 코드저장 셀의 동작을 안정화하기 위하여, 플로팅 게이트를 둘 이상의 액티브 영역에 연속되도록 형성하고 소오스 및 드레인 영역을 공통으로 사용하여 둘 이상의 셀 어레이가 병렬로 접속된 구조를 갖도록 CAM 셀을 제조하므로써, CAM 셀의 게이트 커플링비를 증가시키므로써 저전압용 소자에서 CAM 셀의 동작을 안정화할 수 있도록 한 플래쉬 메모리 소자의 코드저장 셀이 개시된다.

Description

플래쉬 메모리 소자의 코드저장 셀{Structure of code addressable memory cell in a flash memory device}
본 발명은 플래쉬 메모리 소자의 코드저장(Code Addressable Memory; 이하 'CAM'이라 함) 셀에 관한 것으로, 특히 낮은 전압에서 CAM 셀의 동작특성을 개선할 수 있는 플래쉬 메모리 소자의 CAM 셀에 관한 것이다.
플래쉬 메모리 소자는 전기적으로 소거 및 프로그램이 가능한 불휘발성 메모리 소자로서, 플래쉬 메모리 제품 사용시 보호되어야 하는 코드 정보에 대한 보호/비보호(Protection/Unprotection) 기능 및 제품 테스팅 과정에서 수율 향상을 위한 리페어 등을 가능하게 하는 기능을 갖추고 있다. 예를 들어, 플래쉬 메모리 소자를이용한 제품에 대한 제조 회사의 ID, 일련번호 등을 저장하는 기능과 일반 사용자에 의한 정보 삭제 방지 등의 목적으로 보호되어야 할 정보의 코드 정보에서는 특정 메모리 영역을 보호하기 위한 정보를 저장하고 있어야 한다.
이를 위하여 주변 회로에 플래쉬 메모리 셀과 같은 구조를 갖는 CAM 셀을 이용한 CAM 회로를 삽입한다. CAM 셀은 일반적으로 리페어나 보호기능을 목적으로 사용하게 되며, 정보는 노말 독출동작(Normal Read Operation)시 전원전압(Vcc) 에서도 CAM 데이터가 쉽게 독출되어야 한다. 그러면 종래 CAM 셀을 도 1을 참조하여 설명하면 다음과 같다.
도 1a 및 1b는 종래 플래쉬 메모리 소자의 코드저장 셀의 구조를 설명하기 위한 도면으로서, 도 1a는 레이아웃도이고, 도 1b는 개략적인 단면도이다.
도시된 것과 같이, 반도체 기판(11) 상에 플로팅 게이트(12)와 콘트롤 게이트(13)가 적층되어 게이트를 이루고, 게이트 양측의 반도체 기판(11)에 각각 소오스(S) 및 드레인(D)이 형성된다. 이와 같이, 종래의 CAM 셀은 메인 셀(Main cell)과 같은 구조를 갖는다.
일반적으로 셀의 정보를 독출할 때에는 콘트롤 게이트에 전압을 인가하고 드레인(D)으로 흐르는 전류량을 센싱하여 정보를 독출한다. 이때 콘트롤 게이트에 가해지는 전압은 전원전압(Vcc)을 직접 사용하는 경우가 대부분인데 현재 플래쉬 메모리 소자가 저전압 제품화되는 추세이므로 전원전압(Vcc)을 직접 사용할 경우 드레인에 흐르는 전류량이 너무 작아 센싱이 불가능해지는 문제점이 있다.
즉, CAM 셀의 독출시에, 플로팅 게이트(12)와 콘트롤 게이트(13) 사이의 유전체막에서 발생되는 약 0.55 정도의 커플링 캐패시턴스에(Coupling Capacitance) 의해 셀의 도전도(Conductance, Gm)가 저하되며, 이로 인해 메인 셀과 같은 약 2.0V의 문턱전압(VT)으로는 콘트롤 게이트(13)의 전압으로 사용되는 메모리 소자의 동작전압이 낮아지면서 셀 전류량이 급격히 줄어들게 된다. 따라서 임의의 셀 정보를 독출하기 어려워져 부득이하게 셀을 과도소거시켜 셀 문턱전압을 0V 이하로 낮추어 CAM 셀의 데이터 센싱을 가능하게 한다. 그러나 이와 같이 CAM 셀을 과도소거하게 되면 고온이나 고전압에서 동작하는 여러 가지 불리한 환경에서는 셀의 누설 전류 등으로 인해 장시간의 정보저장이 어려운 문제점이 있다.
따라서, 본 발명은 플로팅 게이트와 콘트롤 게이트의 커플링비를 증대시켜 저전압에서도 CAM 셀이 안정적으로 동작하도록 할 수 있는 플래쉬 메모리 소자의 코드저장 셀을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 코드저장 셀은 액티브 영역을 정의하기 위해 반도체 기판상에 형성된 필드 산화막; 터널 산화막에 의해 상기 반도체 기판과 전기적으로 절연되며, 상기 필드 산화막에 의해 격리되는 적어도 2개 이상의 상기 액티브 영역을 공유하도록 형성된 플로팅 게이트; 상기 플로팅 게이트 상에 형성된 유전체막; 상기 유전체막 상에 상기 플로팅게이트와 중첩되도록 형성된 콘트롤 게이트; 상기 콘트롤 게이트에 의해 분리되며 상기 다수의 액티브 영역 각각에 형성되는 다수의 소오스 및 다수의 드레인; 및 상기 다수의 소오스를 연결하는 소오스 라인 및 상기 다수의 드레인을 연결하는 드레인 라인으로 구성되는 것을 특징으로 한다.
도 1a 및 1b는 종래 플래쉬 메모리 소자의 코드저장 셀의 구조를 설명하기 위한 도면.
도 2는 코드저장 셀의 소거 시간과 게이트 커플링비에 따른 코드저장 셀의 문턱전압 변화 특성을 설명하기 위한 그래프.
도 3은 코드저장 셀의 콘트롤 게이트 전압과 게이트 커플링비에 따른 독출전류의 변화 특성을 설명하기 위한 그래프.
도 4a 내지 4c는 본 발명의 제 1 실시 예에 따른 플래쉬 메모리 소자의 코드저장 셀을 설명하기 위한 레이아웃도 및 단면도.
도 5는 본 발명의 제 2 실시 예에 따른 플래쉬 메모리 소자의 코드저장 셀을 설명하기 위한 레이아웃도.
<도면의 주요 부분에 대한 부호 설명>
11 : 반도체 기판 12 : 플로팅 게이트
13 : 콘트롤 게이트
41 : 반도체 기판 42 : 필드 산화막
43 : 터널 산화막 44, 51 : 플로팅 게이트
45 : 유전체막 46, 52 : 콘트롤 게이트
47A, 53A : 제 1 소오스 콘택 47B, 53B : 제 2 소오스 콘택
48A, 54A : 제 1 드레인 콘택 48B, 54B : 제 2 드레인 콘택
49, 55 : 소오스 라인 50, 56 : 드레인 라인
G1 : 제 1 플로팅 게이트 G2 : 제 2 플로팅 게이트
100, 300 : 제 1 액티브 영역 200, 400 : 제 2 액티브 영역
S : 소오스 D : 드레인
플래쉬 메모리 소자의 소거 동작은 곧 콘트롤 게이트에 네거티브 바이어스를 인가하고 기판에 높은 포지티브 바이어스를 인가하여 플로팅 게이트 내에 차지된 전하를 제거하여 플로팅 게이트의 전위를 높이는 것이다. 이와 같은 소거 동작에서 가장 중요한 것은 콘트롤 게이트의 전압이 플로팅 게이트로 전달되는 지수인 게이트 커플링비(Kipo)이다. 즉, 게이트 커플링비(Kipo)가 클수록 소거동작 후 셀의 문턱전압을 더욱 효과적으로 낮출 수 있는 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 2는 코드저장 셀의 소거 시간과 게이트 커플링비에 따른 코드저장 셀의 문턱전압 변화 특성을 설명하기 위한 그래프이다.
도시된 것과 같이, 콘트롤 게이트와 플로팅 게이트의 커플링비(Kipo)가 큰 경우(21), 게이트 커플링비(Kipo)가 낮은 경우(22)보다 낮은 게이트 바이어스에서도 같은 바이어스가 플로팅 게이트로 전달이 용이해지기 때문에 소거가 높은 정도로 이루어질 수 있고, 이에 따라 같은 시간동안 소거한 후 CAM 셀의 문턱전압을 더욱 효과적으로 낮출 수 있다.
도 3은 코드저장 셀의 콘트롤 게이트 전압과 게이트 커플링비에 따른 독출전류의 변화 특성을 설명하기 위한 그래프이다.
도시된 것과 같이, 게이트 커플링비(Kipo)가 큰 경우(31)에 게이트 커플링비(Kipo)가 작은 경우(32)보다 독출 전류량(IRead)이 큰 것을 알 수 있다.
예를 들어, 콘트롤 게이트 전압(Vcg)이 Vcc일 때, 게이트 커플링비(Kipo)가 큰 CAM 셀의 독출 전류(IRead)는 게이트 커플링비(Kipo)가 작은 CAM 셀의 독출 전류(IRead)의 두 배정도 되는 것을 알 수 있다.
이와 같은 결과에서, 게이트 커플링비(Kipo)를 크게 하면, 동일한 CAM 셀에 대해 같은 시간동안 소거한 후에도 CAM 셀의 문턱전압을 더욱 효과적으로 감소시킬 수 있고, 드레인 전류량 또한 증가시킬 수 있음을 알 수 있다. 본 발명은 게이트 커플링비(Kipo)를 증가시키기 위한 방법으로 플로팅 게이트와 콘트롤 게이트의 접촉면적을 증가시키는 방법을 이용한다. 즉, 2개 이상의 셀 어레이를 병렬로 연결하여 드레인과 소오스를 공유하도록 제조하는 것이다.
도 4a 내지 4c는 본 발명의 제 1 실시 예에 따른 플래쉬 메모리 소자의 코드저장 셀을 설명하기 위한 레이아웃도 및 단면도로서, 도 4b는 도 4a의 A-A' 부분에 대한 단면도이고, 도 4c는 도 4a의 B-B' 부분에 대한 단면도이다.
도시된 것과 같이, 필드 산화막(42)을 형성하여 액티브 영역 및 필드 영역이 정의된 반도체 기판(41) 상에 터널 산화막(43)에 의해 반도체 기판(41)과 전기적으로 절연되는 플로팅 게이트(44)를 형성한다. 이때 플로팅 게이트는 인접하는 두 액티브 영역 및 인접하는 액티브 영역(100, 200) 사이의 필드 산화막(42) 상에도 연장되도록 형성하므로써, 인접하는 2개의 액티브 영역(100, 200)을 공유하도록 형성한다. 이후, 플로팅 게이트(44) 상에 플로팅 게이트(44)와 자기정렬적으로 유전체막(45) 및 콘트롤 게이트(46)를 형성한다. 이에 따라 제 1 및 제 2 액티브 영역(100, 200)에 각각 제 1 및 제 2 게이트(G1, G2)가 형성되게 된다. 다음에, 소오스/드레인 이온주입 공정으로 제 1 및 제 2 액티브 영역(100, 200)에 각각 소오스(S) 및 드레인 영역(D)을 형성한 후, 전체구조 상에 층간 절연막(40)을 형성하고 소오스(S) 및 드레인(D) 영역이 노출되도록 층간 절연막(40)을 식각하여 콘택홀을 형성한다. 이후, 금속 등의 도전물질을 이용하여 콘택홀을 매립하여 제 1 액티브 영역(100)에 제 1 소오스 및 드레인 콘택(47A, 48A)을 형성하는 동시에, 제 2 액티브 영역(200)에 제 2 및 제 2 드레인 콘택(47B, 48B)을 형성한다. 그리고, 금속선을 이용하여 제 1 및 제 2 소오스 콘택(47A, 47B)을 연결시키므로써 소오스 라인(49)을 형성하며, 제 1 및 제 2 드레인 콘택(48A, 48B)을 연결시키므로써 드레인 라인(50)을 형성한다. 결과적으로, CAM 셀은 플로팅 게이트(44), 유전체막(45)및 콘트롤 게이트(46)가 인접하는 두 액티브 영역(100, 200) 사이의 필드 산화막(42) 상에 형성되게 되고, 소오스 및 드레인은 각각 소오스 라인(49) 및 드레인 라인(50)에 의해 공유된 구조를 갖게 된다. 이와 같이, 플로팅 게이트(44)를 필드 산화막(42) 상에 연장하여 형성함에 따라 콘트롤 게이트(46)와의 접촉면적이 증가되어 셀의 게이트 커플링비가 증가하게 된다.
도 5는 본 발명의 제 2 실시 예에 따른 플래쉬 메모리 소자의 코드저장 셀을 설명하기 위한 레이아웃도이다.
본 발명의 제 2 실시 예에서는 플로팅 게이트(51)를 액티브 영역으로부터 인접하는 액티브 영역(300, 400) 사이의 필드 산화막 상에도 연장되도록 형성하되, 플로팅 게이트(51)와 콘트롤 게이트(52)의 커플링비를 더욱 증가시키기 위해 필드 산화막 상의 플로팅 게이트가 연장된 부분(51C)에서 콘트롤 게이트(52)가 플로팅 게이트(51)를 감싸도록 형성한다. 즉, 필드 산화막 상에 위치하는 플로팅 게이트(51)의 폭을 줄여, 플로팅 게이트(51)와 콘트롤 게이트(52)와의 접촉 면적을 증가시키는 것이다. 이후, 소오스/드레인 형성, 층간 절연막 형성 및 콘택 홀 형성 공정을 진행하고, 콘택 홀 매립에 의해 제 1 제 2 소오스 콘택(53A, 53B)과 제 1 및 제 2 드레인 콘택(54A, 54B)을 형성한다. 그리고 제 1 및 제 2 소오스 콘택(53A, 53B)을 금속선을 이용하여 연결시키므로써 소오스 라인(55)을 형성하며, 제 1 및 제 2 드레인 콘택(54A, 54B)을 금속선을 이용하여 연결시키므로써 드레인 라인(56)을 형성한다.
이와 같은 구조의 CAM 셀은 2개 이상의 CAM 셀이 병렬로 연결되도록 하므로, 동일한 소거 상태에 있어서도 전류가 두 배로 흐르게 된다. 따라서, 동일한 소거 문턱전압에 있어서 높은 전류를 얻을 수 있으므로 센싱이 용이하게 되는 장점이 있다. 또한, 필드 산화막 위로 플로팅 게이트, 유전체막 및 콘트롤 게이트가 존재하게 되어 종래의 CAM 셀보다 게이트 커플링비(Kipo)가 대폭 향상될 수 있다. 이렇게 향상된 게이트 커플링비(Kipo)는 드레인 전류를 증가시킬 뿐만 아니라, 소거 속도 또한 향상시켜 저전압용 플래쉬 소자에 응용할 경우 CAM 셀의 역할을 충분히 할 수 있게 된다.
상술한 바와 같이, 본 발명은 플로팅 게이트와 콘트롤 게이트의 접촉면적을 증가시킴에 따라 게이트 커플링비를 증대시킬 수 있다. CAM 셀의 드레인 전류가 증가되고 이에 따라 CAM 셀의 소거 속도 또한 향상되어 저전압 플래쉬 소자에서 CAM 셀이 안정적으로 동작할 수 있는 효과가 있다.

Claims (2)

  1. 액티브 영역을 정의하기 위해 반도체 기판상에 형성된 필드 산화막;
    터널 산화막에 의해 상기 반도체 기판과 전기적으로 절연되며, 상기 필드 산화막에 의해 격리되는 적어도 2개 이상의 상기 액티브 영역을 공유하도록 형성된 플로팅 게이트;
    상기 플로팅 게이트 상에 형성된 유전체막;
    상기 유전체막 상에 상기 플로팅 게이트와 중첩되도록 형성된 콘트롤 게이트;
    상기 콘트롤 게이트에 의해 분리되며 상기 다수의 액티브 영역 각각에 형성되는 다수의 소오스 및 다수의 드레인; 및
    상기 다수의 소오스를 연결하는 소오스 라인 및 상기 다수의 드레인을 연결하는 드레인 라인으로 구성되는 것을 특징으로 하는 플래쉬 메모리 소자의 코드저장 셀.
  2. 제 1 항에 있어서,
    상기 플로팅 게이트는 상기 필드 산화막 상에서 좁은 폭으로 형성되어 상기 콘트롤 게이트에 의해 감싸지도록 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 코드저장 셀.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1511082B1 (en) * 2003-08-29 2006-10-18 STMicroelectronics S.r.l. CAM (Content addressable memory) with floating gate and corresponding manufacturing process
US8716779B2 (en) * 2009-07-30 2014-05-06 Hynix Semiconductor Inc. Flash memory device and mask for fabricating the same

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4812885A (en) * 1987-08-04 1989-03-14 Texas Instruments Incorporated Capacitive coupling
US5102814A (en) * 1990-11-02 1992-04-07 Intel Corporation Method for improving device scalability of buried bit line flash EPROM devices having short reoxidation beaks and shallower junctions
JP2728819B2 (ja) * 1991-12-18 1998-03-18 川崎製鉄株式会社 半導体集積回路
JP3450467B2 (ja) * 1993-12-27 2003-09-22 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US5466624A (en) * 1994-09-30 1995-11-14 Intel Corporation Isolation between diffusion lines in a memory array
US5898614A (en) * 1994-11-30 1999-04-27 Nkk Corporation Non-volatile semiconductor memory device
US5553018A (en) * 1995-06-07 1996-09-03 Advanced Micro Devices, Inc. Nonvolatile memory cell formed using self aligned source implant
US5789776A (en) * 1995-09-22 1998-08-04 Nvx Corporation Single poly memory cell and array
KR100187653B1 (ko) * 1996-02-27 1999-06-01 김주용 메모리 셀 어레이
EP0797145B1 (en) * 1996-03-22 2002-06-12 STMicroelectronics S.r.l. Sectorized electrically erasable and programmable non-volatile memory device with redundancy
JPH09293842A (ja) * 1996-04-26 1997-11-11 Ricoh Co Ltd 半導体記憶装置の製造方法
EP0806773B1 (en) * 1996-05-09 2003-03-19 STMicroelectronics S.r.l. Electrically erasable and programmable non-volatile memory device with testable redundancy circuits
KR100227625B1 (ko) * 1996-11-04 1999-11-01 김영환 반도체 소자의 테스트 패턴 제조방법
US6153469A (en) * 1998-07-13 2000-11-28 Samsung Electronics, Co., Ltd. Method of fabricating cell of flash memory device
KR100316709B1 (ko) * 1998-07-13 2001-12-12 윤종용 불휘발성 메모리 장치 제조 방법
JP2000031305A (ja) * 1998-07-14 2000-01-28 Mitsubishi Electric Corp Ａｎｄ型不揮発性半導体記憶装置およびその製造方法

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