KR100187653B1 - 메모리 셀 어레이 - Google Patents
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Abstract
본 발명은 메모리 셀 어레이에 관한 것으로, 프로그램 효율을 향상시키기 위하여 플로팅 게이트를 두각의 크기가 다른 두각의 크기보다 큰 사각 형태로 형성한다. 그러므로 핫 케리어의 발생율이 증가되어 프로그램 효율이 향상되고, 따라서 고속의 동작 속도를 갖는 비휘발성 메모리 장치를 구현할 수 있도록 한 메모리 셀 어레이에 관한 것이다.
Description
제1도는 종래 메모리 셀의 단면도.
제2도는 종래의 메모리 셀 어레이를 설명하기 위한 레이-아웃도.
제3도는 본 발명에 따른 메모리 셀 어레이를 설명하기 위한 레이-아웃도.
제4a도는 제3도의 b-b'부분을 절취한 상태의 단면도.
제4b도는 제3도의 c-c'부분을 절취한 상태의 단면도.
제4c도는 제3도의 d-d'부분을 절취한 상태의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 및 11 : 실리콘 기판 2 및 12 : 소오스 영역
3 및 13 : 드레인 영역 4 및 14 : 터널 산화막
5 및 15 : 플로팅 게이트 6 및 16 : 유전체막
7 및 17 : 콘트롤 게이트 8 및 18 : 콘택부
10 및 20 : 필드 산화막
본 발명은 메모리 셀 어레이에 관한 것으로, 특히 프로그램 효율이 향상될 수 있도록 한 메모리 셀 어레이에 관한 것이다.
일반적으로 전기적인 프로그램(Program) 및 소거(Erasure) 기능을 가지는 비휘발성 메모리 장치는 주변 회로와 메모리 셀 어레이(Memory Cell Array)로 구성된다. 상기 메모리 셀 어레이는 워드 라인(Word Line) 및 비트 라인(Bit Line) 신호에 의해 각각 선택되는 다수의 메모리 셀(Memory Cell)로 이루어지며, 상기 메모리 셀에 정보가 기억되는 것이다. 상기 메모리 셀에 정보를 기억시키기 위한 프로그램 동작은 플로팅 게이트(Floating gate)로 핫 케리어(Hot carrier)가 주입(injection)되는 것에 의해 이루어지며, 소거 동작은 터널링(Tunnelling) 현상에 의해 주입된 핫 케리어가 소실(Discharge)되는 것에 의해 이루어진다. 그러므로 핫 케리어의 발생 정도는 메모리 셀의 프로그램 효율을 결정하는 중요한 요소가 된다.
또한, 메모리 셀은 적층(Stack) 또는 스프리트(Split) 구조의 게이트 전극을 갖는데, 그러면 적층 구조의 게이트 전극을 갖는 메모리 셀로 이루어진 종래의 메모리 셀 어레이를 제1 및 제2도를 통해 설명하면 다음과 같다.
적층-게이트 구조를 갖는 종래의 비휘발성 메모리 셀은 제1도에 도시된 바와 같이 실리콘 기판(1)의 채널(Channel) 지역 상부에 터널 산화막(4), 플로팅 게이트(5), 유전체막(6) 및 콘트롤 게이트(7)가 순차적으로 적층된 게이트 전극이 형성되며, 상기 게이트 전극 양측부의 상기 실리콘 기판(1)에 소오스 및 드레인 영역(2 및 3)이 각각 형성된다.
그리고 상기 메모리 셀로 이루어진 메모리 셀 어레이는 제2도에 도시된 바와 같이 상기 실리콘 기판(1)의 소자 분리 영역에 필드 산화막(10)이 각각 형성되며, 상기 각 필드 산화막(10)의 양측 상부에는 상기 필드 산호막(10)과 교차되도록 상기 콘트롤 게이트(7)가 각각 연장되어 형성된다. 그리고 상기 필드 산화막(10)을 일부 포함하는 상기 각 콘트롤 게이트(7)의 하부에는 플로팅 게이트(5)가 형성되며, 상기 각 필드 산화막(10)과 교차되는 두 개의 콘트롤 게이트(7) 내측부의 상기 실리콘 기판(1)에는 드레인 영역(3)이 형성되고, 상기 두 개의 콘트롤 게이트(7) 외측부의 상기 실리콘 기판(1)에는 소오스 영역(2)이 형성된다. 또한 상기 각각의 드레인 영역(3)에는 상기 콘트롤 게이트(7)와 교차되도록 연장되어 형성된 비트 라인(Bit line)과의 접속을 위한 콘택부(8)가 형성되며, 상기 제1도는 A-A' 부분을 절취한 상태의 단면도이다. 그러면 상기와 같이 구성된 메모리 셀 어레이의 프로그램 동작을 설명하면 다름과 같다.
프로그램 하고저 하는 메모리 셀의 콘트롤 게이트(7), 드레인 영역(3) 그리고 소오스 영역(2)에 각각의 프로그램 바이어스(Bias) 전압이 인가되면 상기 실리콘 기판(1)에는 수평 방향으로 전기장(Electiric field)이 형성된다. 이때 상기 드레인 영역(3)의 가장자리(Edge)에는 채널 핀치-오프 영역(Channel pinch-off region)이 형성되는데, 이로 인해 상기 전기장의 세기는 상기 드레인 영역(3)의 주위에서 최대가 된다. 이러한 조건에서 상기 소오스 영역(2)으로부터 전자(Electron)들이 상기 실리콘 기판(1)의 표면 부위에 형성된 채널을 따라 움직이다가 상기 드레인 영역(3) 주위의 고전기장을 통과하면서 가속되어 상당한 에너지를 얻게 되는데, 이를 핫 케리어(Hot carrier)라 한다. 이러한 가속된 전자(핫 케리어)들은 상기 드레인 영역(3)내의 실리콘(Si) 결정 구조와 충돌하여 그 운동 방향을 바꾸게 되고, 그 결과 상기 플로팅(Capacitor coupling)에 의해 상기 콘트롤 게이트(7)로부터 플로팅 게이트(5)로 유지되는 수직 방향의 전기장의 도움으로 실리콘-산화막의 에너지 장벽(Energy barrier)을 뛰어 넘어 상기 플로팅 게이트(5)로 주입된다. 이와 같은 드레인 측면에서의 핫 케리어의 주입(Drain side injection)에 의해 소정의 데이터(Data)가 프로그램된다. 그런데 상기와 같은 충돌 이온화 현상(Impact ionization effect)에 의해 실리콘(Si) 원자와 충돌한 상기 가속된 전자들은 충돌 지점으로부터 모든 방향으로 되튈 확률을 갖고 있으나, 플로팅 게이트 방향(즉, 수직 방향)으로 되튄 전자들만이 플로팅 게이트에 주입되기 때문에 프로그램의 효율이 저하된다.
따라서 본 발명은 두각의 크기가 다른 두각의 크기보다 큰 사각 형태의 플로팅 게이트를 갖는 메모리 셀을 이용하므로써 상기한 단점을 해소 할 수 있는 메모리 셀 어레이를 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 실리콘 기판의 소자 분리 영역에 각각 형성된 필드 산화막과, 상기 각 필드 산화막의 양측 상부에 각각 연장되어 형성되며, 상기 필드 산화막과 교차되도록 형성된 콘트롤 게이트와, 상기 각 콘트롤 레이트 하부의 상기 필드 산화막간에 형성되며, 상기 필드 산화막을 일부 포함하고 두각의 크기가 다른 두각의 크기보다 큰 사각 형태로 형성된 플로팅 게이트와, 상기 각 필드 산화막과 교차되는 두 개의 콘트롤 게이트 내측부의 상기 실리콘 기판에 형성된 드레인 영역과, 상기 두 개의 콘트롤 게이트 외측부의 상기 실리콘 기판에 형성된 소오스 영역과, 상기 각 드레인 영역에 형성된 콘택부로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제3도는 본 발명에 따른 메모리 셀 어레이를 성명하기 위한 레이아웃도로서, 본 발명에 따른 메모리 셀 어레이는 실리콘 기판(11)의 소자 분리 영역에 필드 산화막(20)이 각각 형성되며, 상기 각 필드 산화막(20)의 양측 상부에는 상기 필드 산화막(20)과 교차되도록 콘트롤 게이트(17)가 각각 연장되어 형성된다. 그리고 상기 각 콘트롤 게이트(17) 하부의 상기 필드 산화막(20)간에는 상기 필드 산화막(20)을 일부 포함하며, 상기 콘트롤 게이트(17)와 중첩되도록 플로팅 게이트(!5)가 형성되되, 상기 플로팅 게이트(15)는 두각의 크기가 다른 두각의 크기보다 큰 사각 형태, 예를들어 마름모 또는 사다리 형태로 형성된다. 또한, 상기 각 필드 산화막(20)과 교차되는 두 개의 콘트롤 게이트(17) 내측부의 상기 실리콘 기판(11)에는 드레인 영역(13)이 형성되고, 상기 두 개의 콘트롤 게이트(17) 외측부의 상기 실리콘 기판(11)에는 소오스 영역(12)이 형성된다. 그리고 상기 각 드레인 영역(13)에는 상기 콘트롤 게이트(17)와 교차되도록 연장되어 형성된 비트 라인과의 접속을 위한 콘택부(18)가 형성된다. 그러면 본 발명의 이해를 돕기 위해 상기 메모리 셀 어레이를 구성하는 메모리 셀의 각 부분을 제4a 내지 제4c도를 참조하여 설명하기로 한다.
제4a도는 상기 제3도의 B-B'부분을 절취한 상태의 단면도로서, 상기 실리콘 기판(11)에 형성된 필드 산화막(20) 및 소오스 영역(12)은 채널 지역(CA)만큼 이격되며, 상기 채널 지역(CA) 및 상기 필드 산화막(20)을 이부 포함하는 부분의 상기 실리콘 기판(11)상에 터널 산화막(14) 및 플로팅 게이트(15)가 적층되어 형성된다. 그리고 상기 플로팅 게이트(15)의 측벽 및 상부에는 유전체막(16)이 형성되며, 상기 필드 산화막(20)의 일부 및 상기 유전체막(16)상에는 콘트롤 게이트(17)가 형성된다.
제4b도는 상기 제3도의 C-C' 부분을 절취한 상태의 단면도로서, 상기 실리콘 기판(11)의 채널 지역(CB) 상부에 터널 산화막(14), 플로팅 게이트(15), 유전체막(16) 및 콘트롤 게이트(17)가 순차적으로 적층된 게이트 전극이 형성되며, 상기 게이트 전극 양측부의 상기 실리콘 기판(11)에는 상기 소오스 및 드레인 영역(12 및 13)이 각각 형성된다.
제4c도는 상기 제3도의 D-D'부분을 절취한 상태의 단면도로서, 상기 실리콘 기판(11)에 형성된 필드 산화막(20) 및 드레인 영역(13)은 채널 지역(CC)만큼 이격되며, 상기 채널 지역(CC) 및 상기 필드 산화막(20)을 일부 포함하는 부분의 상기 실리콘 기판(11)상에 터널 산화막(14) 및 플로팅 게이트(15)가 적층되어 형성된다. 그리고 상기 플로팅 게이트(15)의 측벽 및 상부에는 유전체막(16)이 형성되며, 상기 필드 산화막(20)의 일부 및 상기 유전체막(16)상에는 콘트롤 게이트(17)가 형성된다.
그러면 상기 같이 이루어진 메모리 셀 어레이의 프로그램 동작을 설명하면 다음과 같다.
프로그램 하고저 하는 메모리 셀의 콘트롤 게이트(17), 드레인 영역(13) 그리고 소오스 영역(12)에 각각의 프로그램 바이어스 전압이 인가되면 상기 실리콘 기판(11)의 채널 지역(CA, CB 및 CC)에는 수평 방향으로 전기장이 형성된다. 이때 상기 제4b도에 도시된 채널 지역(CB)에 형성되는 채널의 길이가 종래의 메모리 셀과 동일하다고 가정하면 상기 제4a 및 제4c도에 도시된 채널 지역(CA 및 CC)에 형성되는 채널의 길이는 상기 채널 지역(CB)의 길이보다 작아진다. 그러나 상기 제4b도의 도시된 채널 지역(CB)에 형성되는 채널은 상기 플로팅 게이트(15)의 형태로 인하여 종래의 메모리 셀에 비해 그 폭이 좁게 형성되기 때문에 상기 채널 지역(CB)에서 전계의 집중이 발생된다. 그러므로 상기 채널 지역(CB) 부분에서 핫 케리어 발생율이 증가되고, 상기 발생된 핫 케리어가 상기 플로팅 게이트(15)로 주입되는 확률이 증가되어 프로그램 효율이 향상된다. 또한 이에 의해 프로그램 동작 속도가 증가되어 소자의 동작 특성이 향상된다.
상술한 바와 같이 본 발명에 의하면 핫 케리어의 발생율을 증가시키가 위하여 플로팅 게이트를 두각의 크기가 다른 두각의 크기보다 큰 사각 형태로 형성된다. 그러므로 프로그램 효율이 높으며 고속의 동작 속도를 갖는 비휘발성 메모리 장치를 구현할 수 있는 탁월한 효과가 있다.
Claims (3)
- 메모리 셀 어레이에 있어서, 실리콘 기판의 소자 분리 영역에 각각 형성된 필드 산화막과, 상기 각 필드 산화막의 양측 상부에 각각 연장되어 형성되며, 상기 필드 산화막과 교차되도록 형성된 콘트롤 게이트와, 상기 각 콘트롤 게이트 하부의 상기 필드 산화막간에 형성되며, 상기 필드 산화막을 일부 포함하고 두각의 크기가 다른 두각의 크기보다 큰 사각 형태로 형성된 플로팅 게이트와, 상기 각 필드 산화막과 교차되는 두 개의 콘트롤 게이트 내측부의 상기 실리콘 기판에 형성된 드레인 영역과, 상기 두 개의 콘트롤 게이트 외측부의 상기 실리콘 기판에 형성된 소오스 영역과, 상기 각 드레인 영역에 형성된 콘택부로 이루어지는 것을 특징으로 하는 메모리 셀 어레이.
- 제1항에 있어서, 상기 플로팅 게이트는 마름모 형태로 형성된 것을 특징으로 하는 메모리 셀 어레이.
- 제1항에 있어서, 상기 플로팅 게이트는 사다리꼴 형태로 형성된 것을 특징으로 하는 메모리 셀 어레이.
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