KR100264965B1 - 비휘발성 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
비휘발성 메모리 셀의 고집적화를 이룰 수 있도록 한 비휘발성 반도체 소자 및 그 제조방법이 개시된다. 반도체 기판 상의 소정 부분에는 터널 절연막이 형성되고, 그 주변의 상기 기판 상의 소정 부분에는 상기 터널 절연막과 접하도록 제 1 게이트 절연막이 형성되며, 상기 터널 절연막과 상기 제 1 게이트 절연막 상에는 층간 절연막을 사이에 두고 플로우팅 게이트와 컨트롤 게이트가 적층되는 구조의 센스 트랜지스터가 형성되고, 상기 컨트롤 게이트 상에는 임의막이 형성되며, 상기 임의막을 포함한 상기 센스 트랜지스터의 측벽에는 스페이서가 형성되고, 상기 스페이서 주변의 상기 기판 상에는 제 2 게이트 절연막이 형성되며, 상기 임의막 상의 일측 에지부와 상기 스페이서를 포함한 상기 제 2 게이트 절연막 상의 소정 부분에 걸쳐서는 셀렉트 게이트가 형성되고, 상기 터널 절연막 하측의 상기 기판 내부에는 상기 셀렉트 게이트와 소정 부분 오버랩되도록 정션 영역이 형성되며, 상기 센스 트랜지스터와 상기 셀렉트 트랜지스터 양 끝단의 상기 기판 내부에는 소오스 영역과 드레인 영역이 형성된다. 그 결과, 센스 트랜지스터와 셀렉트 트랜지스터가 서로 소정 간격 이격되도록 형성되던 종래의 경우에 비해 기판 상에서 이들 트랜지스터가 차지하는 면적을 줄일 수 있게 되므로, 단위 셀 면적을 최소화하는 것이 가능하게 된다.
Description
본 발명은 비휘발성 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 트랜지스터의 구조 변경을 통하여 비휘발성 메모리 셀의 고집적화를 이룰 수 있도록 한 비휘발성 반도체 소자 및 그 제조방법에 관한 것이다.
비휘발성 반도체 소자는 전기적으로 데이터의 소거와 저장이 가능하고, 전원이 공급되지 않아도 데이터의 보존이 가능하다는 잇점을 지녀, 최근 다양한 분야에서 그 응용범위를 확대하고 있다.
이러한 비휘발성 반도체 소자는 메모리 셀 어레이의 구조에 따라 크게, 낸드형(NAND type)과 노어형(NOR type)으로 구분되는데, 이들은 고집적화와 고속성으로 대별되는 각각의 장단점을 지니고 있어, 각각의 장점이 부각되는 응용처에서의 사용이 증가되고 있는 추세이다.
이중, 본 발명과 직접적으로 관련된 노어형 비휘발성 반도체 소자는 하나의 비트 라인에 다수의 메모리 셀 트랜지스터가 병렬로 연결되고, 비트 라인에 연결되는 드레인과 소오스 라인 사이에 하나의 셀 트랜지스터만이 연결되도록 이루어져, 메모리 셀의 전류가 증대되고 고속동작이 가능하다는 특징을 갖는 반면, 비트 라인에 메모리 셀이 병렬로 연결되어 있는 관계로 인해, 선택된 셀을 읽을 때 공통 비트 라인의 이웃된 셀이 과잉 소거되어져 메모리 셀 트랜지스터의 Vth가 비 선택 셀의 제 2 게이트 전극에 인가되는 전압(예컨대, 0V)보다 낮아지게 되면, 선택 셀의 온(on), 오프(off)에 관계없이 전류가 흘러 모든 셀이 온(on) 셀로 읽혀지는 오동작(일명, read-disturbance)이 발생되는 단점을 갖는 것으로 알려져 있다.
이로 인해, 최근에는 오동작 발생을 구조적으로 해결하기 위하여 비휘발성 반도체 소자의 메모리 셀 제조시, 드레인과 소오스 라인 사이에 한 개의 트랜지스터를 추가로 더 형성시켜 주어 두 개의 트랜지스터가 한 개의 메모리 셀을 구성하도록 하고 있다.
도 1 내지 도 8에는 이와 관련된 종래의 노어형 비휘발성 반도체 소자 제조방법을 도시한 공정수순도가 제시되어 있다. 상기 공정수순도를 참조하여 그 제조방법을 구체적으로 살펴보면 다음과 같다.
도 1에 도시된 바와 같이, 반도체 기판(10) 상의 소정 부분에 필드 산화막(12)을 형성하여, 비활성영역과 활성영역을 구분해 준다.
도 2에 도시된 바와 같이, 반도체 기판(10) 상의 활성영역에 게이트 절연막(14)을 형성하고, 게이트 절연막(14)의 표면이 소정 부분 노출되도록 그 위에 감광막 패턴(16)을 형성한 다음, 표면이 노출된 게이트 절연막(14) 상으로 불순물을 이온주입하여 기판(10) 내에 제 1 정션 영역(junction area)(18a)를 형성한다.
도 3에 도시된 바와 같이, 감광막 패턴(16)을 제거하고, 제 1 정션 영역(18a) 상의 기판(10) 표면이 소정 부분 노출되도록 게이트 절연막(14)을 선택식각한 다음, 이 부분에 게이트 절연막(14)보다 얇은 두께의 터널 절연막(20)을 형성한다. 그 결과, 중앙부에 형성된 터널 절연막(20)이 그 주변에 형성된 게이트 절연막(14)에 의해 둘러싸이는 구조의 패턴이 형성된다.
도 4에 도시된 바와 같이, 필드 산화막(12)과 터널 절연막(20)을 포함한 게이트 절연막(14) 상에 폴리실리콘 재질의 제 1 도전성막(22)을 형성한다.
도 5에 도시된 바와 같이, 제 1 도전성막(22) 전면에 층간 절연막(24)을 형성하고, 셀과 셀간의 플로우팅 게이트 분리를 위해 필드산화막(12)의 표면이 소정 부분 노출되도록 도시되지 않은 종방향(도면상에서 지면을 뚫고 들어가는 방향)의 층간 절연막(24)과 제 1 도전성막(22)을 소정 부분 선택식각한다. 참조부호 A에는 이해를 돕기 위하여 층간 절연막(24)과 제 1 도전성막(22)이 소정 부분 식각처리된 상태에서, 도 5의 점선으로 표기된 부분을 위에서 내려다본 평면도가 제시되어 있다.
도 6에 도시된 바와 같이, 필드 산화막(12)의 표면 노출부를 포함한 층간 절연막(24) 상에 폴리실리콘 재질의 제 2 도전성막(26)을 형성한다.
도 7에 도시된 바와 같이, 산화막을 식각마스크로 이용하여 게이트 절연막(14)의 표면이 소정 부분 노출되도록 제 2 도전성막(26)과 층간 절연막(24) 및 제 1 도전성막(22)을 선택식각한다. 그 결과, 터널 절연막(20)과 제 1 정션 영역(18a)이 형성된 부분의 기판(10) 상에는 층간 절연막(24)을 사이에 두고 제 1 도전성막 재질의 플로우팅 게이트(22a)와 제 2 도전성막 재질의 컨트롤 게이트(26a)가 적층되는 구조의 센스 트랜지스터(sense transistor)가 형성되고, 그 일측의 기판(10) 상에는 층간 절연막(24)을 사이에 두고 제 1 도전성막 재질의 플로우팅 게이트(22a)와 제 2 도전성막 재질의 컨트롤 게이트(26a)가 적층되는 구조의 셀렉트 트랜지스터(select transistor)가 형성된다.
도 8에 도시된 바와 같이, 게이트 절연막(14)의 표면 노출부로 불순물을 이온주입하여, 제 1 정션 영역(18a)과 인접된 부분의 기판(10) 내부에는 셀렉트 트랜지스터와 일부 오버랩되도록 제 2 정션 영역(18b)을 형성하고, 센스 트랜지스터 일측의 기판(10) 내부에는 소오스 영역(28)을 형성하며, 셀렉트 트랜지스터 일측의 기판(10) 내부에 드레인 영역(30)을 형성해 주므로써, 본 공정 진행을 완료한다.
그 결과, 필드 산화막(12)이 구비된 반도체 기판(10) 상의 활성영역에는 기판(10) 표면이 소정 부분 노출되도록 게이트 절연막(14)이 형성되고, 게이트 절연막(14) 사이의 표면이 노출된 기판(10) 상에는 상기 게이트 절연막(14)보다 얇은 두께의 터널 절연막(20)이 형성되며, 터널 절연막(20)과 그 주변의 게이트 절연막(14) 상의 소정 부분에는 층간 절연막(24)을 사이에 두고 플로우팅 게이트(22a)와 컨트롤 게이트(26a)가 적층되는 구조의 센스 트랜지스터가 형성되고, 센스 트랜지스터 일측의 상기 게이트 절연막(14) 상의 소정 부분에는 센스 트랜지스터와 동일한 적층 구조의 셀렉트 트랜지스터가 형성되며, 터널 절연막(20) 하측의 기판(10) 내부에는 제 1 정션 영역(18a)이 형성되고, 제 1 정션 영역(18a)의 일측에는 셀렉트 트랜지스터와 일부 오버랩되도록 제 2 정션 영역(18b)이 형성되며, 필드 산화막(12)과 센스 트랜지스터 사이의 공간에 해당되는 영역의 기판(10) 내부에는 소오스 영역(28)이 형성되고, 필드 산화막(12)과 셀렉트 트랜지스터 사이의 공간에 해당되는 영역의 기판(10) 내부에는 비트 라인과 연결되어질 드레인 영역(30)이 형성되어 있는 구조의 비휘발성 반도체 소자가 완성된다.
따라서, 상기 구조의 비휘발성 반도체 소자는 데이터의 저장과 소거 및 판독 작업과 관련된 일련의 동작이 다음과 같은 방식으로 이루어지게 된다. 이 경우, 데이터의 저장과 관련되는 이레이즈(erase) 및 데이터의 소거와 관련되는 프로그램(program)(또는 쓰기(write))은 FN 터널(fowler-nordheim tunnel) 방식으로 이루어지는데, 이를 구체적으로 살펴보면 다음과 같다.
먼저, 이레이즈의 경우에 대하여 살펴본다. 센스 트랜지스터의 컨트롤 게이트에 고전압(예컨대, 16V)을 인가하고, 드레인 영역과 연결된 비트 라인을 접지시킨 상태에서 트랜지스터를 선택적으로 온(on)시켜 주는 역할을 담당하는 셀렉트 트랜지스터의 컨트롤 게이트에 고전압(예컨대, 16V)을 인가해 주어 센스 트랜지스터의 컨트롤 게이트와 비트 라인 간에 강한 전계를 공급하게 되면, 터널 절연막의 장벽이 얇아지게 되어, 소오스 영역과 드레인 영역 사이에 형성된 채널을 통해 이동되던 전자중의 일부가 터널 절연막(20)을 통해 FN 터널 방식으로 센스 트랜지스터의 플로우팅 게이트 내로 주입되게 된다. 그 결과, 이레이즈가 이루어져 프로그램된 셀에 데이터가 기록되게 된다. 이와 같이 플로우팅 게이트에 전자들이 채워지게 되면, 이 전자들로 인해 메모리 셀의 문턱 전압(이하 Vth라 한다)이 올라가게 되므로 워드 라인과 연결된 컨트롤 게이트에 전원 전압을 공급하여 셀을 읽으면, 높은 문턱 전압으로 인해 채널이 형성되지 않게 되어 전류가 흐르지 못하므로, 한가지 상태를 기억시킬 수 있게 된다.
다음으로, 새로운 정보를 저장하기 위하여 프로그램을 하고자 할 경우에 대하여 살펴본다. 센스 트랜지스터의 컨트롤 게이트를 접지시키고 드레인 영역과 연결되는 비트 라인에 고전압(예컨대, 16V)를 인가한 상태에서 트랜지스터를 선택적으로 온시켜 주는 역할을 담당하는 셀렉트 트랜지스터의 컨트롤 게이트에 고전압(예컨대, 16V)을 인가해 주어 센스 트랜지스터의 플로우팅 게이트와 기판 사이의 터널 절연막 양단에 강한 전계를 공급하게 되면, 터널 절연막의 장벽이 얇아지게 되어 FN 터널 방식으로 플로우팅 게이트 내에 저장된 전하들이 얇은진 절연막 장벽을 투과하여 한꺼번에 제 1 및 제 2 정션 영역(18a),(18b)를 거쳐 기판(10) 내부의 드레인 영역쪽으로 빠져나가게 된다. 그 결과, 데이터의 프로그램이 이루어지게 된다. 이렇게 되면, 플로우팅 게이트 내에 전하들이 없어 셀의 Vth가 낮아지기 때문에 워드 라인과 연결된 컨트롤 게이트에 전원 전압을 인가하여 셀을 읽으면, 낮은 Vth로 인해 채널이 형성되어져 전류가 흐르게 되므로, 처음과는 다른 한가지 상태를 기억시킬 수 있다.
즉, 데이터의 판독(read)이 선택 셀의 비트 라인과 컨트롤 게이트에 적정 전압을 인가하여 메모리 셀 트랜지스터의 전류 유.무를 판독해 주는 방식으로 이루어짐을 확인할 수 있다.
그러나, 상기 구조를 가지도록 소자를 제조할 경우에는 한 개의 메모리 셀에 두 개의 트랜지스터가 형성되도록 비휘발성 소자가 구성되므로, 기존 소자에 비해 단위 셀의 면적이 커질 수밖에 없고, 또한 이로 인해 스마트 카드 IC에 내장되어 양산되는 제품의 칩 사이즈 축소에 한계가 따르게 되어 반도체 소자의 고집적화를 이룰 수 없다는 단점이 발생하게 된다.
이러한 단점은 통상, 노어형의 비휘발성 반도체 소자가 메모리 셀의 전류가 증대되고 고속동작이 가능하다는 잇점을 갖는 반면, 비트 라인 콘택과 소오스 라인이 차지하는 면적의 증대로 인해 메모리 소자의 고집적화가 어렵다는 단점을 지니고 있다는 점을 감안할 때 더욱 문제시 될 수밖에 없으므로, 이에 대한 개선책이 시급하게 요구되고 있다.
이에 본 발명의 목적은, 센스 트랜지스터와 셀렉트 트랜지스터가 구비된 메모리 셀의 구조 변경을 통하여 비휘발성 소자의 단위 셀 면적을 최소화시켜 주므로써, 메모리 셀의 고집적화를 실현할 수 있도록 한 비휘발성 반도체 소자를 제공함에 있다.
본 발명의 다른 목적은 상기 비휘발성 반도체 소자를 효과적으로 제조할 수 있는 소자 제조방법을 제공함에 있다.
도 1 내지 도 8은 종래의 비휘발성 반도체 소자 제조방법을 도시한 공정수순도,
도 9 내지 도 16은 본 발명에 의한 비휘발성 반도체 소자 제조방법을 도시한 공정수순도이다.
상기 목적을 달성하기 위하여 본 발명에서는 반도체 기판 상의 소정 부분에 형성된 터널 절연막과, 상기 터널 절연막과 접하도록 그 주변의 상기 기판 상의 소정 부분에 형성된 제 1 게이트 절연막과, 상기 터널 절연막과 상기 제 1 게이트 절연막 상에 형성되며, 층간 절연막을 사이에 두고 플로우팅 게이트와 컨트롤 게이트가 적층되는 구조의 센스 트랜지스터와, 상기 컨트롤 게이트 상에 형성된 임의막과, 상기 임의막을 포함한 상기 센스 트랜지스터의 측벽에 형성된 스페이서와, 상기 스페이서 주변의 상기 기판 상에 형성된 제 2 게이트 절연막과, 상기 임의막 상의 일측 에지부와 상기 스페이서를 포함한 상기 제 2 게이트 절연막 상의 소정 부분에 걸쳐 형성된 셀렉트 게이트와, 상기 셀렉트 게이트와 소정 부분 오버랩되도록 상기 터널 절연막 하측의 상기 기판 내부에 형성된 정션 영역, 및 상기 센스 트랜지스터와 상기 셀렉트 트랜지스터 양 끝단의 상기 기판 내부에 형성된 소오스 영역과 드레인 영역으로 이루어진 비휘발성 반도체 소자가 제공된다.
상기 다른 목적을 달성하기 위하여 본 발명에서는 필드 산화막이 구비된 반도체 기판 상의 활성영역에 제 1 게이트 절연막을 형성하는 공정과, 상기 제 1 게이트 절연막 하단의 상기 기판 내부 소정 부분에 정션 영역을 형성하는 공정과, 상기 정션 영역이 형성된 부분의 상기 기판 표면이 소정 부분 노출되도록 상기 제 1 게이트 절연막을 선택식각하고, 그 표면 노출부에 터널 절연막을 형성하는 공정과, 상기 터널 절연막을 포함한 상기 제 1 게이트 절연막 상에 제 1 도전성막과 층간 절연막을 순차적으로 형성하는 공정과, 상기 필드 산화막 표면이 소정 부분 노출되도록 상기 층간 절연막과 상기 제 1 도전성막의 소정 부분을 선택식각하는 공정과, 상기 필드 산화막의 표면 노출부를 포함한 상기 층간 절연막 상에 제 2 도전성막을 형성하는 공정과, 상기 제 2 도전성막 상의 소정 부분에 임의막을 형성하는 공정과, 상기 임의막을 마스크로 이용하여, 상기 제 2 도전성막과 상기 층간 절연막 그리고 상기 제 1 도전성막과 상기 제 1 게이트절연막을 순차적으로 식각하여, 층간 절연막을 사이에 두고 그 상·하부에 컨트롤 게이트와 플로우팅 게이트가 적층되는 구조의 센스 트랜지스터를 형성하는 공정과, 상기 임의막을 포함한 상기 센스 트랜지스터의 양 측벽에 스페이서를 형성하는 공정과, 상기 스페이서 주변의 상기 기판 상에 제 2 게이트 절연막을 형성하는 공정과, 상기 임의막 상의 일측 에지부와 상기 스페이서를 포함한 상기 제 2 게이트 절연막 상의 소정 부분에 걸쳐 제 3 도전성막 재질의 셀렉트 게이트를 형성하는 공정, 및 상기 센스 트랜지스터와 상기 셀렉트 트랜지스터 양 끝단의 상기 기판 내부에 소오스 영역과 드레인 영역을 형성하는 공정으로 이루어진 비휘발성 반도체 소자 제조방법이 제공된다.
상기와 같이 비휘발성 반도체 소자를 제조할 경우, 절연막(예컨대, 임의막과 스페이서)을 매개체로 이용하여 센스 트랜지스터의 상단과 측면에 직접 셀렉트 트랜지스터가 형성되는 구조를 가지도록 메모리 셀의 트랜지스터가 형성되므로, 비휘발성 반도체 소자의 단위 셀 면적을 최소화할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은 센스 트랜지스터와 셀렉트 트랜지스터가 구비된 비휘발성 메모리 셀의 구조 변경을 통하여 비휘발성 소자의 단위 셀 면적으로 최소화할 수 있도록 하는데 주안점을 둔 기술로서, 이를 도 9 내지 도 16에 도시된 공정수순도를 참조하여 구체적으로 살펴보면 다음과 같다.
제 9에 도시된 바와 같이, 반도체 기판(100) 상의 소정 부분에 필드 산화막(102)을 형성하여, 비활성영역과 활성영역을 구분해 준다.
도 10에 도시된 바와 같이, 기판(100) 상의 활성영역에 250 ~ 350Å 두께의 제 1 게이트 절연막(104)을 형성하고, 게이트 절연막(104)의 표면이 소정 부분 노출되도록 그 위에 감광막 패턴(106)을 형성한 다음, 표면이 노출된 게이트 절연막(104) 상으로 불순물을 이온주입하여 기판(100) 내에 정션 영역(108)를 형성한다.
도 11에 도시된 바와 같이, 감광막 패턴(106)을 제거하고, 정션 영역(108) 상의 기판(100) 표면이 소정 부분 노출되도록, 상기 절연막(104) 위에 감광막 패턴(미 도시)을 형성한 다음, 이를 마스크로 이용하여 제 1 게이트 절연막(104)을 습식식각하고, 감광막 패턴을 제거한다. 이어, 제 1 게이트 절연막(104)이 식각된 부분의 기판(100) 표면에 70 ~ 100Å 두께의 터널 절연막(110)을 형성한다. 그 결과, 중앙부에 형성된 터널 절연막(110)이 그 주변에 형성된 제 1 게이트 절연막(104)에 의해 둘러싸이는 구조의 패턴이 형성된다.
도 12에 도시된 바와 같이, 필드 산화막(102)과 터널 절연막(110)을 포함한 제 1 게이트 절연막(104) 상에 폴리실리콘 재질의 제 1 도전성막(112)과 층간 절연막(114)을 순차적으로 형성한 다음, 셀과 셀간의 플로우팅 게이트 분리를 위해 필드 산화막(102)의 표면이 소정 부분 노출되도록 도시되지 않은 종방향(도면상에서 지면을 뚫고 들어가는 방향)의 층간 절연막(114)과 제 1 도전성막(112)을 소정 부분 선택식각한다. 참조부호 A에는 이해를 돕기 위하여 층간 절연막(114)과 제 1 도전성막(112)이 소정 부분 식각처리된 상태에서, 도 12의 점선으로 표기된 부분을 위에서 내려다본 평면도가 제시되어 있다. 이때, 층간 절연막(114)으로는 산화막의 단층 구조나 "산화막/질화막/산화막"의 다층 구조가 모두 적용 가능하다.
도 13에 도시된 바와 같이, 필드 산화막(102)의 표면 노출부를 포함한 층간 절연막(114) 상에 폴리실리콘 재질의 제 2 도전성막(116)과 산화막 재질의 임의막(118)을 순차적으로 형성하고, 그 위에 센스 트랜지스터 형성부를 한정하는 감광막 패턴(106)을 형성한 다음, 이를 마스크로 이용하여 임의막(118)을 식각한다. 이어, 상기 감광막 패턴(106)과 임의막(118)을 식각마스크로 이용하여 제 2 도전성막과 층간 절연막(114) 그리고 제 1 도전성막(112)과 제 1 게이트 절연막(104)을 순차적으로 식각한다. 그 결과, 터널 절연막(110)과 제 1 게이트 절연막(104) 상에는 층간 절연막(114)을 사이에 두고 제 1 도전성막 재질의 플로우팅 게이트(112a)와 제 2 도전성막 재질의 컨트롤 게이트(116a)가 적층되는 구조의 센스 트랜지스터가 형성되고, 그 좌·우측의 기판(100) 표면은 노출되게 된다. 이와 같이, 산화막 재질의 임의막(118)을 마스크로 이용하여 센스 트랜지스터를 형성해 준 것은 식각 공정의 정확성을 기하기 위함이다. 이 경우, 상기 제 2 도전성막으로는 폴리실리콘의 단층 구조외에 "폴리실리콘/W-실리사이드"의 다층 구조도 적용 가능하다.
도 14에 도시된 바와 같이, 감광막 패턴(106)을 제거하고, 임의막(118)과 센스 트랜지스터를 포함한 기판(100) 전면에 산화막이나 질화막 재질의 절연막을 형성하고, 이를 에치백한다. 그 결과, 임의막(118)과 센스 트랜지스터의 측벽에 절연막 재질의 스페이서(120)가 형성된다.
도 15에 도시된 바와 같이, 산화 공정을 이용하여 기판(100) 상의 표면 노출부에 제 2 게이트 절연막(122)을 형성하고, 그 전면에 폴리실리콘 재질의 제 3 도전성막(124)을 형성한 다음, 제 3 도전성막(124) 상에 셀렉트 트랜지스터 형성부를 한정하는 감광막 패턴(미 도시)을 형성하고, 이를 마스크로 이용하여 제 3 도전성막(124)을 식각한다. 그 결과, 임의막(118) 상의 일측 에지부와 스페이서(120)를 포함한 제 2 게이트 절연막(122) 상의 소정 부분에 걸쳐 제 3 도전성막 재질의 셀렉트 트랜지스터가 형성된다. 이 경우 역시, 상기 제 3 도전성막으로는 폴리실리콘의 단층 구조외에 "폴리실리콘/W-실리사이드"의 다층 구조가 모두 적용 가능하다.
도 16에 도시된 바와 같이 제 2 게이트 절연막(112)의 표면 노출부로 불순물을 이온주입하여, 센스 트랜지스터와 셀렉트 트랜지스터 양 끝단의 기판(100) 내부에 소오스 영역(126)과 드레인 영역(128)을 형성해 주므로써, 본 공정 진행을 완료한다.
그 결과, 필드 산화막(102)이 구비된 반도체 기판(100) 상의 활성영역 소정 부분에는 터널 절연막(110)이 형성되고, 그 주변의 활성영역 소정 부분에는 터널 절연막(110)과 접하도록 제 1 게이트 절연막(104)이 형성되며, 터널 절연막(110)과 제 1 게이트 절연막(104) 상에는 층간 절연막(114)을 사이에 두고 제 1 도전성막 재질의 플로우팅 게이트와 제 2 도전성막 재질의 컨트롤 게이트가 순차적으로 적층되는 구조의 센스 트랜지스터가 형성되고, 컨트롤 게이트 상에는 임의막(118)이 형성되며, 임의막(118)과 센스 트랜지스터의 측벽에는 절연막 재질의 스페이서(120)가 형성되고, 스페이서(120) 주변의 활성영역에는 제 2 게이트 절연막(122)이 형성되며, 임의막(118) 상단의 일측 에지부와 스페이서(120)를 포함한 제 2 게이트 절연막(122) 상의 소정 부분에 걸쳐서는 제 3 도전성막 재질의 셀렉트 게이트가 형성되고, 터널 절연막(110) 하측의 기판(100) 내부에는 셀렉트 게이트와 소정 부분 오버랩되도록 정션 영역(108)이 형성되며, 센스 트랜지스터와 셀렉트 트랜지스터 양 끝단의 기판(100) 내부에는 소오스 영역(126)과 드레인 영역(128)이 형성되는 구조의 비휘발성 반도체 소자가 완성된다.
상기 구조를 가지도록 비휘발성 메모리 셀을 제조할 경우, 센스 트랜지스터와 셀렉트 트랜지스터가 머지(merge)한 형태를 가지게 되므로, 종래의 경우 보다 단위 셀 면적을 줄일 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 임의막과 스페이서를 매개체로하여 센스 트랜지스터의 상단 에지측과 측면을 포함한 제 2 게이트 절연막(122) 상의 소정 부분에 걸쳐 셀렉트 트랜지스터가 형성되도록 비휘발성 메모리 셀을 제조해 주므로써, 센스 트랜지스터와 셀렉트 트랜지스터가 서로 소정 간격 이격되도록 형성되던 종래의 경우에 비해 기판 상에서 이들 트랜지스터가 차지하는 면적을 줄일 수 있게 되므로, 단위 셀 면적을 최소화하는 것이 가능하게 되어 비휘발성 반도체 소자의 고집적화를 실현할 수 있게 된다.
Claims (15)
- 반도체 기판 상의 소정 부분에 형성된 터널 절연막과,상기 터널 절연막과 접하도록 그 주변의 상기 기판 상의 소정 부분에 형성된 제 1 게이트 절연막과,상기 터널 절연막과 상기 제 1 게이트 절연막 상에 형성되며, 층간 절연막을 사이에 두고 플로우팅 게이트와 컨트롤 게이트가 적층되는 구조의 센스 트랜지스터와,상기 컨트롤 게이트 상에 형성된 임의막과,상기 임의막을 포함한 상기 센스 트랜지스터의 측벽에 형성된 스페이서와,상기 스페이서 주변의 상기 기판 상에 형성된 제 2 게이트 절연막과,상기 임의막 상의 일측 에지부와 상기 스페이서를 포함한 상기 제 2 게이트 절연막 상의 소정 부분에 걸쳐 형성된 셀렉트 게이트와,상기 셀렉트 게이트와 소정 부분 오버랩되도록 상기 터널 절연막 하측의 상기 기판 내부에 형성된 정션 영역, 및상기 센스 트랜지스터와 상기 셀렉트 트랜지스터 양 끝단의 상기 기판 내부에 형성된 소오스 영역과 드레인 영역으로 이루어진 것을 특징으로 하는 비휘발성 반도체 소자.
- 제 1항에 있어서, 상기 컨트롤 게이트는 폴리실리콘의 단층 구조나 "폴리실리콘/W-실리사이드"의 다층 구조를 갖는 것을 특징으로 하는 비휘발성 반도체 소자.
- 제 1항에 있어서, 상기 셀렉트 트랜지스터는 폴리실리콘의 단층 구조나 "폴리실리콘/W-실리사이드"의 다층 구조를 갖는 것을 특징으로 하는 비휘발성 반도체 소자.
- 제 1항에 있어서, 상기 임의막은 산화막인 것을 특징으로 하는 비휘발성 반도체 소자.
- 제 1항에 있어서, 상기 스페이서는 산화막이나 질화막으로 이루어진 것을 특징으로 하는 비휘발성 반도체 소자.
- 제 1항에 있어서, 상기 층간 절연막은 산화막의 단층 구조나 "산화막/질화막/산화막"의 다층 구조를 갖는 것을 특징으로 하는 비휘발성 반도체 소자.
- 필드 산화막이 구비된 반도체 기판 상의 활성영역에 제 1 게이트 절연막을 형성하는 공정과,상기 제 1 게이트 절연막 하단의 상기 기판 내부 소정 부분에 정션 영역을 형성하는 공정과,상기 정션 영역이 형성된 부분의 상기 기판 표면이 소정 부분 노출되도록 상기 제 1 게이트 절연막을 선택식각하고, 그 표면 노출부에 터널 절연막을 형성하는 공정과,상기 터널 절연막을 포함한 상기 제 1 게이트 절연막 상에 제 1 도전성막과 층간 절연막을 순차적으로 형성하는 공정과,상기 필드 산화막 표면이 소정 부분 노출되도록 상기 층간 절연막과 상기 제 1 도전성막의 소정 부분을 선택식각하는 공정과,상기 필드 산화막의 표면 노출부를 포함한 상기 층간 절연막 상에 제 2 도전성막을 형성하는 공정과,상기 제 2 도전성막 상의 소정 부분에 임의막을 형성하는 공정과,상기 임의막을 마스크로 이용하여, 상기 제 2 도전성막과 상기 층간 절연막 그리고 상기 제 1 도전성막과 상기 제 1 게이트절연막을 순차적으로 식각하여, 층간 절연막을 사이에 두고 그 상·하부에 컨트롤 게이트와 플로우팅 게이트가 적층되는 구조의 센스 트랜지스터를 형성하는 공정과,상기 임의막을 포함한 상기 센스 트랜지스터의 양 측벽에 스페이서를 형성하는 공정과,상기 스페이서 주변의 상기 기판 상에 제 2 게이트 절연막을 형성하는 공정과,상기 임의막 상의 일측 에지부와 상기 스페이서를 포함한 상기 제 2 게이트 절연막 상의 소정 부분에 걸쳐 제 3 도전성막 재질의 셀렉트 게이트를 형성하는 공정, 및상기 센스 트랜지스터와 상기 셀렉트 트랜지스터 양 끝단의 상기 기판 내부에 소오스 영역과 드레인 영역을 형성하는 공정으로 이루어진 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.
- 제 7항에 있어서, 상기 제 1 게이트 절연막은 250 ~ 350Å의 두께의 산화막으로 형성하는 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.
- 제 7항에 있어서, 상기 터널 절연막은 70 ~ 100Å의 두께의 산화막으로 형성하는 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.
- 제 7항에 있어서, 상기 층간 절연막은 산화막의 단층 구조나 "산화막/질화막/산화막"의 다층 구조로 형성하는 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.
- 제 7항에 있어서, 상기 제 2 및 제 3 도전성막은 폴리실리콘의 단층 구조나 "폴리실리콘/W-실리사이드"의 다층 구조로 형성하는 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.
- 제 7항에 있어서, 상기 임의막은 산화막으로 형성하는 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.
- 제 7항에 있어서, 상기 임의막을 포함한 상기 센스 트랜지스터의 양 측벽에 스페이서를 형성하는 공정은, 상기 임의막과 상기 센스 트랜지스터를 포함한 상기 기판 전면에 소정 두께의 절연막을 형성하는 공정과, 상기 절연막을 에치백 하는 공정을 포함하는 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.
- 제 13항에 있어서, 상기 절연막은 산화막이나 질화막으로 형성하는 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.
- 제 7항에 있어서, 상기 제 2 게이트 절연막은 산화 공정으로 형성하는 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.
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