KR100885498B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

개시된 방법은 게이트 전극과 플레시 게이트 전극이 단일 기판 상에 형성된 맥램과 같은 반도체 장치의 제조에 관한 것이다. 기판의 활성 영역 상에 유전체막 패턴, 제1도전체막 패턴 및 제1절연막 패턴으로 이루어지는 플레시 게이트 전극을 형성하고, 기 플레시 게이트 전극의 양측벽에 스페이서를 형성한다. 그리고, 상기 기판의 활성 영역 상에 게이트 산화막 패턴, 제2도전체막 패턴 및 제2절연막 패턴으로 이루어진 게이트 전극을 형성한다. 이때, 상기 스페이서의 측벽에 제2도전체막이 잔류할 경우 상기 잔류 제2도전체막을 제거한다. 상기 제거는 식각 선택비를 사용한 건식 식각에 의해 달성되거나 습식 식각에 의해 달성된다.

Description

반도체 장치의 제조 방법{method for forming a semiconductor device}
도 1a 내지 도 1c는 종래의 맥램 반도체 장치를 제조하는 방법을 나타내는 단면도들이다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 게이트 전극과 플레시 게이트 전극이 단일 기판 상에 형성된 맥램(McRAM)과 같은 반도체 장치의 제조 방법에 관한 것이다.
최근, 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응함으로써, 상기 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.
그리고, 상기 반도체 장치는 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분할 수 있다. 상기 비휘발성 메모리 장치의 예로서는 플레시 메모리 장치, 맥램 장치 등을 들 수 있다.
상기 맥램 장치는 전력 소모가 적고, 제조 비용도 낮고, 정보 처리 속도도 빠르게 때문에 최근에 각광 받고 있다. 상기 맥램 장치는 하나에 셀 내에 게이트 전극과 플레시 게이트 전극이 형성된 특징을 갖는다.
도 1a 내지 도 1c는 종래의 맥램 반도체 장치를 제조하는 방법을 나타내는 단면도들이다.
도 1a를 참조하면, 활성 영역(2)과 비활성 영역(3)으로 구분된 기판(1)을 마련한다. 그리고, 상기 기판(1)의 활성 영역(2) 상에 유전체막 패턴(5), 제1도전체막 패턴(7) 및 절연막 패턴(9)으로 이루어지는 플레시 게이트 전극(10)을 형성한다.
이어서, 상기 플레시 게이트 전극(10)의 양측벽에 스페이서(11)를 형성한다.
도 1b를 참조하면, 상기 기판(1)의 표면에 게이트 산화막(13)을 형성하고, 상기 게이트 산화막(13)의 표면, 상기 플레시 게이트 전극(10)의 표면 및 스페이서(11)에 제2도전체막(15)을 연속적으로 형성한다. 그리고, 상기 제2도전체막(15) 상에 마스크층(17)을 형성한다.
도 1c를 참조하면, 상기 마스크층(17)을 식각 마스크로 사용한 식각을 실시한다. 이에 따라, 상기 제2도전체막(15) 및 게이트 산화막(13)이 순차적으로 제거 됨으로서 제2도전막 패턴(15a) 및 게이트 산화막 패턴(13a)이 형성된다. 그리고, 상기 마스크층(17)을 제거한다. 따라서, 상기 기판(1)의 활성 영역(2) 상에 상기 제2도전체막 패턴(15a) 및 게이트 산화막(17a)으로 이루어지는 게이트 전극(19)이 형성된다.
그러나, 상기 식각에서는 상기 스페이서(11)의 일측벽에 상기 제2도전체막(20)이 다소 남는다. 이와 같이, 상기 제2도전체막(20)이 완전히 제거되지 않고, 상기 기판(1) 상에 다소 잔류할 경우에는 소자의 특성을 저하시키는 원인으로 작용한다.
따라서, 상기 잔류 제2도전체막(20)을 제거해야 한다. 그러나, 상기 잔류 제2도전체막(20)을 제거할 경우 상기 게이트 전극(19)의 제2도전체막 패턴(15a)에 손상을 끼치기 때문에 이 또한 용이하게 실시하지 못한다.
본 발명의 목적은, 맥램과 같은 반도체 장치를 제조할 때 스페이서의 측벽에 잔류하는 물질을 기판에 손상을 끼치지 않은 상태에서 용이하게 제거하기 위한 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명은, 활성 영역과 비활성 영역을 갖는 기판을 마련하는 단계와, 상기 기판의 활성 영역 상에 유전체막 패턴, 제1도전체막 패턴 및 제1절연막 패턴으로 이루어지는 플레시 게이트 전극을 형성하는 단계와, 상기 플레시 게이트 전극의 양측벽에 스페이서를 형성하는 단계와, 상기 기판의 활 성 영역 상에 게이트 산화막 패턴, 제2도전체막 패턴 및 제2절연막 패턴으로 이루어진 게이트 전극을 형성하는 단계와, 상기 스페이서의 측벽에 제2도전체막이 잔류할 경우 상기 잔류 제2도전체막을 제거하는 단계를 포함한다.
본 발명에 의하면, 상기 스페이서의 측벽에 잔류하는 제2도전체막을 제거한다. 이때, 상기 제거는 식각 선택비를 사용한 건식 식각에 의해 달성되거나 습식 식각에 의해 달성된다. 그리고, 상기 습식 식각을 실시하여도 상기 제2절연막 패턴이 상기 식각의 손상을 다소 완화시킬 수 있다. 따라서, 상기 습식 식각에 의한 상기 잔류 제2도전체막의 제거가 가능하다. 이때, 상기 제2도전체막 패턴은 폴리 실리콘막 패턴이고, 상기 제2절연막 패턴은 산화막 패턴인 것이 바람직하다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸다.
도 2a를 참조하면, 기판(30)을 활성 영역(32)과 비활성 영역(33)으로 구분한다. 상기 구분은 상기 비활성 영역(33)에 트렌치 구조물을 형성함으로서 달성된다. 또한, 로코스 공정에 의한 필드 산화막을 형성함으로서 달성되기도 한다.
그리고, 상기 기판(30)의 활성 영역(32) 상에 플레시 게이트 전극(40)을 형성한다. 상기 플레시 게이트 전극(40)의 형성은 다음과 같다. 먼저, 기판(30) 상에 유전체막, 제1도전체막 및 제1절연막을 순차적으로 적층한다. 이때, 상기 제1도전 체막의 예로서는 폴리 실리콘막을 들 수 있고, 상기 제1절연막의 예로서는 산화막, 질화막 등을 들 수 있다. 그리고, 사진 식각 공정을 통하여 상기 제1절연막, 제1도전체막 및 유전체막을 순차적으로 제거한다. 따라서, 상기 제1절연막, 제1도전체막 및 유전체막 각각은 유전체막 패턴(35), 제1도전체막 패턴(37) 및 제1절연막 패턴(39)이 형성된다. 이에 따라, 상기 기판(30)의 활성 영역(32) 상에 유전체막 패턴(35), 제1도전체막 패턴(37) 및 제1절연막 패턴(39)으로 이루어지는 플레시 게이트 전극(40)이 형성된다.
그리고, 상기 플레시 게이트 전극(40)의 양측벽에 스페이서(41)를 형성한다. 상기 스페이서(41)의 형성은 상기 스페이서(41)로 형성하기 위한 박막을 상기 기판(30) 상에 형성한 후, 상기 박막을 에치백함으로서 달성된다.
도 2b를 참조하면, 상기 기판(30) 상에 게이트 전극으로 형성하기 위한 게이트 산화막(43)을 적층한다. 상기 게이트 산화막(43)은 상기 플레시 게이트 전극(40) 및 스페이서(41)를 제외한 영역의 기판(30) 상에 형성된다. 그리고, 제2도전체막(45)을 상기 게이트 산화막(43), 상기 스페이서(41) 및 상기 플레시 게이트 전극(40)의 표면 상에 연속적으로 형성한다. 이어서, 상기 제2도전체막(45) 상에 제2절연막(47)을 형성한다. 여기서, 상기 제2도전체막(45)의 예로서는 폴리 실리콘막을 들 수 있고, 상기 제2절연막(47)의 예로서는 산화막을 들 수 있다.
그리고, 상기 제2절연막(47) 상에 마스크층(49)을 형성한다. 상기 마스크층(49)은 포토레지스트 패턴인 것이 바람직하다. 따라서, 상기 제2절연막(47) 상에 포토레지스트막을 형성하고, 사진 식각 공정을 실시하여 상기 포토레지스트막의 일부를 제거함으로서 상기 마스크층(49)으로서의 포토레지스트 패턴이 형성된다.
도 2c를 참조하면, 상기 마스크층(49)을 식각 마스크로 사용한 식각을 실시한다. 이에 따라, 상기 제2절연막(47) 및 제2도전체막(45)이 제거된다. 따라서, 상기 제2절연막(47) 및 제2도전체막(45) 각각은 제2절연막 패턴(47a) 및 제2도전체막 패턴(45a)으로 형성된다. 이에 따라, 상기 기판(30) 상의 활성 영역(32) 상에는 상기 제2절연막 패턴(47a) 및 제2도전체막 패턴(45a)으로 이루어진 게이트 전극(50)이 형성된다.
그러나, 상기 게이트 전극(50)을 형성하기 위한 공정을 수행한 결과, 상기 플레시 게이트 전극(40)의 스페이서(41)의 일측벽에는 제2도전막(60)이 잔류하게 된다. 즉, 상기 스페이서(41)의 일측벽에는 제거되지 않은 제2도전막(60)이 잔류하는 것이다.
이와 같이, 상기 제2도전막(60)이 잔류할 경우, 소자의 특성을 저하시킬 수 있다. 따라서, 상기 잔류하는 제2도전막(60)은 제거해야 한다.
도 2d를 참조하면, 식각 공정을 실시하여 상기 잔류 제2도전막(60)을 제거한다. 이때, 상기 게이트 전극(40)을 구성하는 제2도전체막 패턴(45a)은 상기 제2도전체막(45a) 상에 형성된 제2절연막 패턴(47a)에 의해 보호된다. 따라서, 상기 잔류 제2도전막(60)을 용이하게 제거할 수 있다. 특히, 상기 잔류 제2도전막(60)과 상기 제2절연막 패턴(47a)의 식각 선택비를 이용한 식각을 실시할 경우 보다 용이하게 상기 잔류 제2도전막(60)을 제거할 수 있다. 이때, 상기 잔류 제2도전막(60) 의 제거는 건식 식각 또는 습식 식각에 의해 달성된다.
만약, 도 3에 도시된 바와 같이, 상기 습식 식각을 실시할 경우에는 등방성 식각이 다소 이루어지지만, 소자의 특성에는 영향을 끼치지 않을 정도로만 상기 제2도전막 패턴(45a)이 제거된다. 때문에, 상기 잔류 제2도전막(60)의 제거에서 건식 식각보다 습식 식각을 적용할 경우 기판(30)에 끼치는 영향도 억제할 수 있다.
따라서, 본 발명에 의하면, 기판 상에 불필요한 박막이 잔류하여도 이를 용이하게 제거할 수 있다. 때문에, 상기 잔류 박막으로 인한 불량을 줄일 수 있다. 특히, 습식 식각에 의해서도 잔류 박막의 제거가 가능하기 때문에 기판에 끼치는 영향도 다소 줄일 수 있다.
이와 같이, 본 발명의 방법은 불량의 원인을 용이하게 제거함으로서 반도체 장치의 제조에 따른 신뢰도를 확보할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (3)

  1. 활성 영역과 비활성 영역을 갖는 기판을 마련하는 단계;
    상기 기판의 활성 영역 상에 유전체막 패턴, 제1도전체막 패턴 및 제1절연막 패턴으로 이루어지는 플레시 게이트 전극을 형성하는 단계;
    상기 플레시 게이트 전극의 양측벽에 스페이서를 형성하는 단계;
    상기 플래시 게이트 전극의 표면 및 상기 스페이서 상에 게이트 산화막 패턴, 제2도전체막 패턴 및 제2절연막 패턴으로 이루어진 게이트 전극을 형성하는 단계; 및
    상기 스페이서의 어느 한 측벽에 제2도전체막이 잔류할 경우 상기 잔류 제2도전체막을 제거하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제2도전체막 패턴은 폴리 실리콘막 패턴이고, 상기 제2절연막 패턴은 산화막 패턴인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 제2도전체막의 제거는 식각 선택비를 사용한 건식 식각 또는 습식 식각에 의해 달성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100937651B1 (ko) * 2002-12-31 2010-01-19 동부일렉트로닉스 주식회사 반도체 장치 및 이의 제조 방법
US7494596B2 (en) * 2003-03-21 2009-02-24 Hewlett-Packard Development Company, L.P. Measurement of etching
KR101128697B1 (ko) * 2005-03-29 2012-03-26 매그나칩 반도체 유한회사 비휘발성 메모리 소자의 제조방법
KR100859490B1 (ko) * 2007-06-12 2008-09-23 주식회사 동부하이텍 반도체 트랜지스터 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970004039A (ko) * 1995-06-30 1997-01-29 김주용 이이피롬의 제조방법
KR970054230A (ko) * 1995-12-23 1997-07-31 김주용 플래쉬 이이피롬 및 그의 제조방법
KR100264965B1 (ko) 1998-03-27 2000-09-01 윤종용 비휘발성 반도체 소자 및 그 제조방법
JP2001189393A (ja) 1999-12-27 2001-07-10 Hyundai Electronics Ind Co Ltd フラッシュｅｅｐｒｏｍセル及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6001688A (en) * 1997-12-08 1999-12-14 Advanced Micro Devices, Inc. Method of eliminating poly stringer in a memory device
KR100270958B1 (ko) * 1998-07-10 2000-11-01 윤종용 비휘발성 반도체 소자 및 그 제조방법
US6284596B1 (en) * 1998-12-17 2001-09-04 Taiwan Semiconductor Manufacturing Company Method of forming split-gate flash cell for salicide and self-align contact
US6165845A (en) * 1999-04-26 2000-12-26 Taiwan Semiconductor Manufacturing Company Method to fabricate poly tip in split-gate flash
US6232185B1 (en) * 2000-05-15 2001-05-15 Integrated Memory Technologies, Inc. Method of making a floating gate memory cell
KR100368322B1 (ko) 2000-06-26 2003-01-24 주식회사 하이닉스반도체 플래쉬 메모리 소자의 플로팅 게이트 형성 방법
TW494542B (en) * 2000-12-05 2002-07-11 Winbond Electronics Corp Fabrication method of split-gate flash memory
US6455440B1 (en) * 2001-07-13 2002-09-24 Macronix International Co., Ltd. Method for preventing polysilicon stringer in memory device
TW503527B (en) * 2001-09-13 2002-09-21 Nanya Plastics Corp Manufacturing method of split-gate flash memory cell

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970004039A (ko) * 1995-06-30 1997-01-29 김주용 이이피롬의 제조방법
KR970054230A (ko) * 1995-12-23 1997-07-31 김주용 플래쉬 이이피롬 및 그의 제조방법
KR100264965B1 (ko) 1998-03-27 2000-09-01 윤종용 비휘발성 반도체 소자 및 그 제조방법
JP2001189393A (ja) 1999-12-27 2001-07-10 Hyundai Electronics Ind Co Ltd フラッシュｅｅｐｒｏｍセル及びその製造方法

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Publication number Publication date
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