KR100990936B1 - 플래쉬 메모리 소자의 게이트 형성방법 - Google Patents
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Abstract
본 발명은 소자의 신뢰성을 향상시키는 플래쉬 메모리 소자의 게이트 형성방법을 개시한다. 개시된 본 발명의 방법은, 플로팅 게이트가 구비된 기판을 제공하는 단계; 상기 플로팅 게이트의 양측벽에 스페이서를 형성하는 단계; 상기 스페이서 및 플로팅 게이트를 포함한 기판 전면에 희생산화막 및 컨트롤 게이트 형성 영역을 노출시키는 감광막패턴을 차례로 형성하는 단계; 상기 감광막패턴을 식각 장벽으로 이용하여 상기 희생산화막을 건식 식각하는 단계; 상기 감광막패턴을 제거한 후, 상기 스페이서를 포함한 플로팅 게이트 양측의 실리콘 기판 부분 상에 컨트롤 게이트 산화막을 형성하는 단계; 상기 컨트롤 게이트 산화막이 형성된 기판의 결과물 상에 컨트롤 게이트용 폴리실리콘막을 형성하는 단계; 상기 희생산화막이 노출되는 시점까지 상기 컨트롤 게이트용 폴리실리콘막을 제거하는 단계; 및 상기 희생산화막을 제거하여 컨트롤 게이트를 형성하는 단계;를 포함한다.
Description
도 1a 내지 도 1c는 종래의 기술에 따른 플래쉬 메모리 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2b는 종래의 기술에 따른 문제점을 설명하기 위한 공정별 단면도.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.
-도면의 주요 부분에 대한 부호의 설명-
30 : 실리콘 기판 31 : 터널 산화막
32 : 플로팅 게이트용 제1폴리실리콘막 33 : 하드마스크용 질화막
34 : 제1감광막패턴 35 : 플로팅 게이트
36a : 산화막 스페이서 36b : 질화막 스페이서
36 : 플로팅 게이트 스페이서 37 : 희생산화막
38 : 제2감광막패턴 39 : 컨트롤 게이트 산화막
40 : 컨트롤 게이트용 제2폴리실리콘막 41 : 컨트롤 게이트
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 보다 상세하게는,안정적인 측면 프로파일(Profile)을 갖는 컨트롤 게이트(Control Gate)를 형성함으로써, 소자의 신뢰성을 향상시키기 위한 플래쉬 메모리 소자의 게이트 형성방법에 관한 것이다.
반도체 메모리 장치는 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성이면서 데이터의 입ㆍ출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입ㆍ출력이 느린 ROM(Read Only Memory) 제품으로 크게 구분할 수 있다. 불휘발성 메모리 장치는 거의 무기한의 축적용량을 갖는데, EEPROM(Elecrtically Erasable and Programmable ROM)과 같이 전기적으로 입ㆍ출력이 가능한 플래쉬 메모리 소자(Flash Memory Device)에 대한 수요가 늘고 있다.
이러한 플래시 소자는 대체로 한 개의 트랜지스터(Transistor)로서 한 비트(Bit)의 저장 상태를 실현하며 전기적으로 프로그래밍과 소거를 수행한다. 이와 같은 특성을 갖는 플래시 메모리 소자는 실리콘 기판 상에 형성된 박막의 터널 산화막과, 절연막의 개재하에 적층된 플로팅 게이트(Floating Gate) 및 컨트롤 게이트(Control Gate)를 포함하여 이루어진다.
도 1a 내지 도 1c는 종래의 기술에 따른 플래쉬 메모리 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도이다.
이하에서는 종래 기술에 따른 0.18㎛급 MEEL(Merged EEPROM and Logic)소자의 게이트 형성방법을 도 1a 내지 도 1c를 참조하여 설명하도록 한다.
종래의 플래쉬 메모리 소자의 게이트 형성방법은, 도 1a에 도시된 바와 같이, 먼저, 소자분리막(미도시)이 구비된 실리콘 기판(10) 상에 터널 산화막(Tunnel Oxide)(11), 플로팅 게이트용 제1폴리실리콘막(12) 및 하드마스크(Hard Mask)용 산화막(13)이 차례로 적층된 구조를 갖는 플로팅 게이트(14)를 형성한다.
이어서, 상기 플로팅 게이트(14)를 포함한 기판 전면에 스페이서용 산화막(미도시)과 스페이서용 질화막(미도시)을 차례로 증착한다. 다음으로, 상기 스페이서용 질화막과 스페이서용 산화막을 에치백(Etch Back)하고, 이를 통해, 상기 플로팅 게이트(14)의 양측벽에 산화막 스페이서(15a) 및 질화막 스페이서(15b)의 이중 구조로 이루어지는 플로팅 게이트 스페이서(15)를 형성한다.
그리고, 도 1b에 도시된 바와 같이, 상기 플로팅 게이트 스페이서(15)를 포함한 플로팅 게이트(14)의 양측 기판상에 컨트롤 게이트 산화막(16)을 형성한다. 다음으로, 상기 결과물 상에 컨트롤 게이트용 제2폴리실리콘막(17) 및 컨트롤 게이트 형성영역(미도시)을 한정하는 감광막패턴(18)을 차례로 형성한다.
그런 다음, 도 1c에 도시된 바와 같이, 상기 감광막패턴을 식각 장벽으로 이용하여 상기 컨트롤 게이트용 제2폴리실리콘막(17) 및 컨트롤 게이트 산화막(16)을 차례로 식각하여 컨트롤 게이트(19)를 형성한다. 여기서, 상기 컨트롤 게이트(19) 형성을 위한 식각 공정은 플라즈마를 이용한 건식 식각으로 실시한다.
그리고 나서, 상기 감광막패턴을 제거한다.
도 2a 내지 도 2b는 종래의 기술에 따른 문제점을 설명하기 위한 공정별 단면도이다. 종래의 기술에서는, 먼저, 도 2a에 도시된 바와 같이, 컨트롤 게이트용 제2폴리실리콘막(27)의 형성 시에 단차(Topology)(A)가 발생하고, 도 2b에 도시된 바와 같이, 상기 컨트롤 게이트용 제2폴리실리콘막(27)의 건식 식각 과정에서 발생되는 폴리머(Polymer)가 상기 컨트롤 게이트용 제2폴리실리콘막(27)의 단차(A)부분에 첨단(Peak)형상으로 부착된다. 이 때, 상기 첨단(Peak) 형상의 폴리머는 누설(Leakage) 전류를 증가시켜 소자의 특성을 열화시키는 문제점이 발생된다.
도 2a 내지 도 2b에서 미설명된 도면부호 20은 실리콘 기판, 21은 터널 산화막, 22는 플로팅 게이트용 제1폴리실리콘막, 23은 산화막, 24는 플로팅 게이트, 25a는 산화막 스페이서, 25b는 질화막 스페이서, 25는 플로팅 게이트 스페이서, 26은 컨트롤 게이트 산화막, 28은 감광막패턴, 29는 컨트롤 게이트를 각각 나타낸 것이다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 컨트롤 게이트 형성을 위한 상기 컨트롤 게이트용 제2폴리실리콘막 식각 시에 발생되는 폴리머가 상기 컨트롤 게이트용 제2폴리실리콘막의 측벽에 첨단(Peak) 형상으로 부착되는 것을 방지하여 누설(Leakage) 전류를 감소시키고, 소자의 특성을 향상시킬 수 있는 플래쉬 메모리 소자의 게이트 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 말명의 플래쉬 메모리 소자의 게이트 형성방법은, 플로팅 게이트가 구비된 기판을 제공하는 단계; 상기 플로팅 게이트의 양측벽에 스페이서를 형성하는 단계; 상기 스페이서 및 플로팅 게이트를 포함한 기판 전면에 희생산화막 및 컨트롤 게이트 형성 영역을 노출시키는 감광막패턴을 차례로 형성하는 단계; 상기 감광막패턴을 식각 장벽으로 이용하여 상기 희생산화막을 건식 식각하는 단계; 상기 감광막패턴을 제거한 후, 상기 스페이서를 포함한 플로팅 게이트 양측의 실리콘 기판 부분 상에 컨트롤 게이트 산화막을 형성하는 단계; 상기 컨트롤 게이트 산화막이 형성된 기판의 결과물 상에 컨트롤 게이트용 폴리실리콘막을 형성하는 단계; 상기 희생산화막이 노출되는 시점까지 상기 컨트롤 게이트용 폴리실리콘막을 제거하는 단계; 및 상기 희생산화막을 제거하여 컨트롤 게이트를 형성하는 단계;를 포함한다.
여기서, 상기 희생산화막의 건식 식각은 C4F8 가스를 사용하여 수행하고, 상기 희생산화막의 제거는 BOE 및 희석된 HF 중 어느 하나를 이용하여 수행하며, 상기 희생산화막이 노출되는 시점까지 상기 컨트롤 게이트용 폴리실리콘막을 제거하는 단계는 화학적 기계적 연마로 수행한다.
본 발명에 따르면, 컨트롤 게이트의 형성을 위한 컨트롤 게이트용 폴리실리콘막의 식각 공정을 피할 수 있으므로, 종래의 기술에서 상기 컨트롤 게이트용 폴리실리콘막 식각 시에 발생되는 폴리머가 상기 컨트롤 게이트용 폴리실리콘막의 측벽에 첨단(Peak) 형상으로 부착되는 것을 방지하여 누설(Leakage) 전류를 감소시키고, 소자의 특성을 향상시킬 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 게이트 형성방법을 설명하기 위한 각 공정별 단면도이다.
본 발명의 실시예에 따른 플래쉬 메모리 소자의 게이트 형성방법은, 도 3a에 도시된 바와 같이, 먼저, 소자분리막(미도시)이 구비된 실리콘 기판(30) 상에 터널 산화막(Tunnel Oxide)(31), 플로팅 게이트용 제1폴리실리콘막(32), 하드마스크(Hard Mask)용 질화막(33) 및 플로팅 게이트 형성 영역(미도시)을 한정하는 제1감광막패턴(34)을 차례로 형성한다.
그리고, 도 3b에 도시된 바와 같이, 상기 제1감광막패턴을 식각 장벽으로 이용하여 상기 하드마스크용 질화막(33), 플로팅 게이트용 제1폴리실리콘막(32) 및 터널 산화막(31) 차례로 식각하여 플로팅 게이트(35)를 형성한다. 그다음, 상기 제1감광막패턴을 제거한다. 여기서, 상기 하드마스크용 질화막(33)의 식각 가스로서 CHF3 및 CF4의 혼합가스를 사용하고, 상기 제1폴리실리콘막(32)의 식각 가스로서 Cl2 및 HBr의 혼합가스를 사용한다.
이어서, 상기 플로팅 게이트(35)를 포함한 기판 전면에 스페이서용 산화막(미도시)과 스페이서용 질화막(미도시)을 차례로 증착한다. 다음으로, 상기 스페이서용 질화막과 스페이서용 산화막을 에치백(Etch Back)하고, 이를 통해, 상기 플로팅 게이트(35)의 양측벽에 산화막 스페이서(36a) 및 질화막 스페이서(36b)의 이중 구조로 이루어지는 플로팅 게이트 스페이서(36)를 형성한다. 여기서, 상기 에치백 공정시, 실리콘 기판의 어택(Attack)을 방지하기 위해 CHF3 및 O2의 혼합가스를 사용한다.
다음으로, 도 3c에 도시된 바와 같이, 상기 결과의 기판 전면에 희생산화막(Sacrificial Oxide)(37) 및 컨트롤 게이트 형성 영역(미도시)을 노출시키는 제2감광막패턴(38)을 차례로 형성한다.
그리고, 도 3d에 도시된 바와 같이, 상기 제2감광막패턴을 식각 장벽으로 이용하여 상기 희생산화막(37)을 플라즈마를 이용한 건식 식각한다. 여기서, 상기 희생산화막(37)의 건식 식각 시에 하드마스크용 질화막(33)과 질화막 스페이서(36b)의 어택(Attack)을 최소화 하기 위하여 식각 선택비가 우수한 C4F8가스를 사용한다.
그다음, 상기 제2감광막패턴을 제거한다.
이어서, 도 3e에 도시된 바와 같이, 상기 결과의 실리콘 기판(30) 상에, 즉, 상기 스페이서(36b)를 포함한 플로팅 게이트(35) 양측의 실리콘 기판(30) 부분 상에 컨트롤 게이트 산화막(39)을 형성한다. 다음으로, 컨트롤 게이트 산화막(39)이 형성된 기판의 결과물 상에 컨트롤 게이트용 제2폴리실리콘막(40)을 형성한다.
그리고, 도 3f에 도시된 바와 같이, 상기 희생산화막이 노출되는 시점까지 상기 컨트롤 게이트용 제2폴리실리콘막(40)을 화학적 기계적 연마(Chemical Mechanical Polishing)로 제거한다. 그리고 나서, 상기 희생산화막을 BOE(Buffered Oxide Etchant) 및 희석된(Diluted) HF 중 어느 하나를 이용하여 제거하여 컨트롤 게이트(41)를 형성한다.
이와 같이 하면, 컨트롤 게이트 형성을 위한 컨트롤 게이트용 제2폴리실리콘막의 식각 공정을 피할 수 있으므로, 종래의 기술에서 상기 컨트롤 게이트용 제2폴리실리콘막 식각 시에 발생되는 폴리머가 상기 컨트롤 게이트용 제2폴리실리콘막의 측벽에 첨단(Peak) 형상으로 부착되는 것을 방지할 수 있고, 이에, 누설(Leakage) 전류를 감소시키고, 소자의 특성을 향상시킬 수 있다.
이상에서와 같이, 본 발명은 컨트롤 게이트 형성을 위한 컨트롤 게이트용 폴리실리콘막의 식각 공정을 피할 수 있으므로, 종래의 기술에서 상기 컨트롤 게이트용 폴리실리콘막 식각 시에 발생되는 폴리머가 상기 컨트롤 게이트용 폴리실리콘막의 측벽에 첨단(Peak) 형상으로 부착되는 것을 방지할 수 있다. 이에, 누설(Leakage) 전류를 감소시키고, 소자의 특성을 향상시킬 수 있다.
Claims (4)
- 플로팅 게이트가 구비된 기판을 제공하는 단계;상기 플로팅 게이트의 양측벽에 스페이서를 형성하는 단계;상기 스페이서 및 플로팅 게이트를 포함한 기판 전면에 희생산화막 및 컨트롤 게이트 형성 영역을 노출시키는 감광막패턴을 차례로 형성하는 단계;상기 감광막패턴을 식각 장벽으로 이용하여 상기 희생산화막을 건식 식각하는 단계;상기 감광막패턴을 제거한 후, 상기 스페이서를 포함한 플로팅 게이트 양측의 실리콘 기판 부분 상에 컨트롤 게이트 산화막을 형성하는 단계;상기 컨트롤 게이트 산화막이 형성된 기판의 결과물 상에 컨트롤 게이트용 폴리실리콘막을 형성하는 단계;상기 희생산화막이 노출되는 시점까지 상기 컨트롤 게이트용 폴리실리콘막을 제거하는 단계; 및상기 희생산화막을 제거하여 컨트롤 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성방법.
- 제 1항에 있어서, 상기 희생산화막의 건식 식각은 C4F8 가스를 사용하여 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성방법.
- 제 1항에 있어서, 상기 희생산화막의 제거는 BOE 및 희석된 HF 중 어느 하나를 이용하여 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성방법.
- 제 1항에 있어서, 상기 희생산화막이 노출되는 시점까지 상기 컨트롤 게이트용 폴리실리콘막을 제거하는 단계는 화학적 기계적 연마로 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성방법.
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