KR100799056B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 기판 상부에 버퍼산화막 및 질화막을 순차적으로 형성한 후, 상기 질화막, 상기 버퍼산화막 및 상기 반도체 기판을 식각하여 트랜치를 형성하는 단계; 상기 반도체 기판 상부에 남겨진 질화막의 폭을 줄이는 단계; 상기 트랜치를 절연막으로 매립한 후, 상기 질화막 및 상기 버퍼산화막을 제거하여 상기 반도체 기판을 노출시키는 동시에 상기 절연막에 니플을 형성하는 단계; 상기 노출된 반도체 기판을 식각하는 단계; 상기 니플 폭을 줄여 상기 반도체 기판의 활성영역을 넓힌 후, 상기 활성영역에 터널산화막을 형성하는 단계; 및 상기 터널산화막 상부 및 상기 절연막 상부에 플로팅게이트용 도전층을 형성한 다음, 상기 니플을 식각하는 단계를 포함하는 반도체 소자의 제조 방법을 개시한다.
니플(Nipple), 음각처리, 활성영역(Active Area)의 유효 면적

Description

반도체 소자의 제조 방법{Method for fabricating a semiconductor device}
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조 공정을 나타낸 반도체 소자의 단면도 이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 반도체 기판 102 : 버퍼산화막
104 : 질화막 106 : 트랜치(Trench)
108 : 절연막 110 : 터널산화막
112 : 플로팅게이트용 제 1 폴리실리콘막
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 게이트가 형성될 반도체 기판의 활성영역(Active Area)을 음각처리하여 활성영역의 유효 면적을 넓힘으로써, 메모리 셀의 데이터 저장능력을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 일예로, 플래쉬 메모리 소자(Flash Memory Device)는 프로그래밍(Programming) 및 지우기(Erase) 특성을 구비한 이피롬(EPROM)과, 전기적으로 프로그래밍 및 지우는 특성을 갖는 이이피롬(EEPROM)의 장점을 살려 제조된 소자이다. 이러한 플래쉬 메모리 소자는 한 개의 트랜지스터(Transistor)로서 한 비트의 저장 상태를 실현하며, 전기적으로 프로그래밍(Programing)과 지우기(Erase)를 할 수 있다.
이와 같은 플래쉬 메모리 셀은 일반적으로 실리콘 기판 상에 형성된 플로팅 게이트(Floating Gate)를 구비하는 수직 적층형 게이트 구조를 갖는다. 다층 게이트 구조는 전형적으로 하나 이상의 터널 산화막 또는 유전체막과, 상기 플로팅 게이트의 상부 또는 주변에 형성된 컨트롤 게이트(Control Gate)를 포함한다.
이하, 종래 반도체 소자의 제조 방법에 대하여 간략히 설명하고, 종래 기술의 문제점을 도출한다.
반도체기판 상부에 터널 산화막, 질화막 및 하드마스크막을 형성한 후, 하드마스크막 상부에 감광막 패턴을 형성한다.
감광막 패턴을 마스크로, 하드마스크막, 질화막, 터널산화막 및 반도체 기판의 일부를 식각하여 트랜치(Trench)를 형성한다.
상기 트랜치에 절연막을 형성하는 갭필공정을 실시한 후, 하드마스크막 및 질화막을 제거하고, 제 1 폴리실리콘막, 유전체막, 제 2 폴리실리콘막, 텅스텐실리사이드막 및 하드마스크막 적층구조의 게이트를 형성한다.
그러나, 최근 반도체 디바이스(Device)가 소형화 되면서, 상기 게이트가 형성되는 반도체 기판 활성영역의 면적이 작아지는 문제점이 있다.
반도체 기판 활성영역의 면적은 플로팅 게이트용 제 1 폴리실리콘막으로의 데이터(Data) 저장시 전하의 통로로 이용되므로, 이 면적이 작을 경우 데이터 저장 속도가 떨어진다. 또한, 반도체 기판 활성영역 폭은 셀 채널의 폭에 해당되므로 이 길이는 셀의 온-커런트(On-Current)를 결정짓는 중요한 요소이다.
본 발명의 목적은 게이트가 형성될 반도체 기판의 활성영역(Active Area)을 음각처리하여 활성영역의 유효 면적을 넓힘으로써, 메모리 셀의 데이터 저장능력을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
본 발명의 일실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상부에 버퍼산화막 및 질화막을 순차적으로 형성한 후, 상기 질화막, 상기 버퍼산화막 및 상기 반도체 기판을 식각하여 트랜치를 형성하는 단계; 상기 반도체 기판 상부에 남겨진 질화막의 폭을 줄이는 단계; 상기 트랜치를 절연막으로 매립한 후, 상기 질화막 및 상기 버퍼산화막을 제거하여 상기 반도체 기판을 노출시키는 동시에 상기 절연막에 니플을 형성하는 단계; 상기 노출된 반도체 기판을 식각하는 단계; 상기 니플 폭을 줄여 상기 반도체 기판의 활성영역을 넓힌 후, 상기 활성영역에 터널산화막을 형성하는 단계; 및 상기 터널산화막 상부 및 상기 절연막 상부에 플로팅게이트용 도전층을 형성한 다음, 상기 니플을 식각하는 단계를 포함한다.
상기 질화막의 폭은 인산(H3PO4)을 이용한 식각공정을 실시하여 줄인다.
상기 질화막의 폭을 조절하여 상기 노출된 반도체 기판의 식각 폭을 조절한다. 상기 트렌치 매립 전, 상기 트랜치 표면에 월산화막을 형성하는 단계를 더 포함한다.
상기 노출된 반도체 기판을 식각하는 공정은 상기 니플 측벽의 손상을 방지하기 위하여 이방성 식각 특성을 갖는 건식식각방법을 사용하며, 불소계열의 CF4, SF6, NF3 등의 가스(Gas)를 사용하거나 염소계열의 Cl2, CCl2F2 등의 가스를 사용한다.
상기 니플 폭을 줄이는 식각공정은 HF 를 사용하여 실시한다.
상기 플로팅게이트용 도전층을 형성한 후, 화학적 기계적 연마 공정을 실시하여 평탄화 하는 단계를 더 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
본 발명의 기술적 사상은 반도체 소자의 제조에 관한 전 영역에 적용되나, 편의상 플래시 메모리 소자를 일례로 설명한다.
도 1a 내지 도 1e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 공정을 나타낸 단면도 이다.
도 1a를 참조하면, 반도체 기판(100) 상부에 버퍼산화막(102), 질화막(104) 및 하드마스크막(미도시)을 순차적으로 형성한 후, 하드마스크막(미도시) 상부에 감광막 패턴(미도시)을 형성한다.
감광막 패턴(미도시)을 마스크로, 상기 하드마스크막(미도시)을 패터닝한 후 , 패터닝된 하드마스크막을 마스크로, 질화막(104), 버퍼산화막(102) 및 반도체 기판(100)의 일부를 식각하여 트랜치(Trench)(106)를 형성한다.
도 1b는 도 1a의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 1b를 참조하면, 감광막 패턴(미도시) 및 하드마스크막(미도시)을 제거한 후, 상기 트랜치(106) 표면에 월(Wall)산화막(미도시)을 형성하기 위한 산화공정을 실시한다.
트랜치(106) 외에 반도체 기판(100)의 활성영역에 남아있는 질화막(104) 측면에 성장한 얇은 월산화막(미도시)은 HF 또는 BOE 용액을 이용하여 제거한다.
다음, 인산(H3PO4)을 이용하여 상기 질화막(104)을 식각하여 질화막(104)의 폭을 줄인다. 이때, 식각하는 질화막(104)의 폭을 조절하여 후공정에서 반도체 기판(100)을 음각하는 폭을 조절할 수 있다.
다음, 월산화막(미도시)을 포함한 트랜치(106)를 절연막(108)으로 매립하는 갭필 공정을 실시한 후, 질화막(104)을 스토퍼(Stopper)로 화학적 기계적 연마(CMP) 공정을 실시하여 평탄화 한다.
도 1c는 도 1b의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 1c를 참조하면, 남아있는 질화막(104) 및 버퍼산화막(102)을 인산(H3PO4)을 이용하여 완전히 제거하여, 반도체 기판(100)을 노출시킨다. 이때, 반도체 기판(100)보다 돌출된 절연막(108)은 니플(Nipple)로 형성된다.
다음, 상기 노출된 반도체 기판(100)을 음각으로 식각하기 위한 식각공정을 실시한다.
식각공정은 절연막(108) 측벽의 손상을 방지하기 위하여 이방성 식각 특성을 갖는 건식식각방법을 사용하며, 불소계열의 CF4, SF6, NF3 등의 가스(Gas)를 사용하거나 염소계열의 Cl2, CCl2F2 등의 가스를 사용한다.
도 1d는 도 1c의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 1d를 참조하면, 후공정에서 플로팅게이트용 폴리실리콘막의 형성 면적을 확보하기 위하여 절연막(108) 니플(Nipple)의 폭을 줄이는 식각공정을 실시한다. 니플 폭을 줄이는 식각공정은 HF 를 사용하는 것이 바람직하다.
다음, 반도체 기판(100)의 활성영역에 산화막을 성장시켜, 터널산화막(110)을 형성한다.
도 1e는 도 1d의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 1e를 참조하면, 터널산화막(110) 상부 및 절연막(108) 상부에 플로팅게이트용 제 1 폴리실리콘막(112)을 형성한 후, 화학적 기계적 연마 공정을 실시하여 절연막(108)을 노출시킨다. 노출된 절연막(108)을 소정깊이 식각하여 니플을 제거한다.
다음, 플로팅게이트용 제1 폴리실리콘막(112) 상부 및 절연막(108) 상부에 유전체막(미도시), 컨트롤게이트용 제 2 폴리실리콘막(미도시), 텅스텐실리사이드막(미도시) 및 하드마스크막(미도시) 적층구조의 게이트를 형성한다.
전술한 바와 같이 본 발명은 반도체 기판(100)의 활성영역(Active Area)을 음각처리하여 활성영역의 유효 면적을 넓힘으로써, 메모리 셀의 데이터 저장능력을 향상시킬 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 예시적인 것 에 불과하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 게이트가 형성될 반도체 기판의 활성영역(Active Area)을 음각처리하여 활성영역의 유효 면적을 넓힘으로써, 메모리 셀의 데이터 저장능력을 향상시킬 수 있다.
또한, 동일한 디자인 룰(Design rule)을 적용하는 셀에서 더 큰 활성영역 면적을 확보할 수 있으므로 프로그램(Program) 속도 향상 및 셀의 온-커런트(On-Current) 레벨을 향상시킬 수 있다.

Claims (7)

  1. 반도체 기판 상부에 버퍼산화막 및 질화막을 순차적으로 형성한 후, 상기 질화막, 상기 버퍼산화막 및 상기 반도체 기판을 식각하여 트랜치를 형성하는 단계;
    상기 반도체 기판 상부에 남겨진 질화막의 폭을 줄이는 단계;
    상기 트랜치를 절연막으로 매립한 후, 상기 질화막 및 상기 버퍼산화막을 제거하여 상기 반도체 기판을 노출시키는 동시에 상기 절연막에 니플을 형성하는 단계;
    상기 노출된 반도체 기판을 식각하는 단계;
    상기 니플 폭을 줄여 상기 반도체 기판의 활성영역을 넓힌 후, 상기 활성영역에 터널산화막을 형성하는 단계; 및
    상기 터널산화막 상부 및 상기 절연막 상부에 플로팅게이트용 도전층을 형성한 다음, 상기 니플을 식각하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 질화막의 폭은 인산(H3PO4)을 이용한 식각공정을 실시하여 줄이는 반도체 소자의 제조 방법.
  3. 제 1항에 있어서,
    상기 질화막의 폭을 조절하여 상기 노출된 반도체 기판의 식각 폭을 조절할 수 있는 반도체 소자의 제조 방법.
  4. 제 1항에 있어서, 상기 트렌치 매립 전,
    상기 트랜치 표면에 월산화막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  5. 제 1항에 있어서,
    상기 노출된 반도체 기판을 식각하는 공정은 상기 니플 측벽의 손상을 방지하기 위하여 이방성 식각 특성을 갖는 건식식각방법을 사용하며, 불소계열의 CF4, SF6, NF3 가스(Gas)를 사용하거나 염소계열의 Cl2, CCl2F2 가스를 사용하는 반도체 소자의 제조 방법.
  6. 제 1항에 있어서,
    상기 니플 폭을 줄이는 식각공정은 HF 를 사용하여 실시하는 반도체 소자의 제조 방법.
  7. 제 1항에 있어서,
    상기 플로팅게이트용 도전층을 형성한 후, 화학적 기계적 연마 공정을 실시 하여 평탄화 하는 단계를 더 포함하는 반도체 소자의 제조 방법.
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