KR100854876B1 - 플래쉬 메모리 소자의 제조 방법 - Google Patents
플래쉬 메모리 소자의 제조 방법 Download PDFInfo
- Publication number
- KR100854876B1 KR100854876B1 KR1020060011551A KR20060011551A KR100854876B1 KR 100854876 B1 KR100854876 B1 KR 100854876B1 KR 1020060011551 A KR1020060011551 A KR 1020060011551A KR 20060011551 A KR20060011551 A KR 20060011551A KR 100854876 B1 KR100854876 B1 KR 100854876B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- region
- film
- forming
- floating gate
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 238000002955 isolation Methods 0.000 claims abstract description 68
- 238000000034 method Methods 0.000 claims abstract description 64
- 238000005530 etching Methods 0.000 claims abstract description 44
- 150000004767 nitrides Chemical class 0.000 claims abstract description 41
- 230000002093 peripheral effect Effects 0.000 claims abstract description 34
- 239000004065 semiconductor Substances 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 238000001312 dry etching Methods 0.000 claims abstract description 19
- 230000000903 blocking effect Effects 0.000 claims abstract description 6
- 238000000059 patterning Methods 0.000 claims abstract description 5
- 239000003989 dielectric material Substances 0.000 claims description 6
- 238000000206 photolithography Methods 0.000 claims description 4
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 3
- 229910004129 HfSiO Inorganic materials 0.000 claims description 3
- 229910021193 La 2 O 3 Inorganic materials 0.000 claims description 3
- 229910002367 SrTiO Inorganic materials 0.000 claims description 3
- 229910010413 TiO 2 Inorganic materials 0.000 claims description 3
- 229910006501 ZrSiO Inorganic materials 0.000 claims description 3
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 229910003855 HfAlO Inorganic materials 0.000 claims description 2
- 229910007875 ZrAlO Inorganic materials 0.000 claims description 2
- 238000005498 polishing Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 102
- 239000007789 gas Substances 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 125000001153 fluoro group Chemical group F* 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000011038 discontinuous diafiltration by volume reduction Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 셀 영역 및 주변 회로 영역이 확정된 반도체 기판이 제공되는 단계; 상기 반도체 기판의 제 1 영역에 터널 산화막, 제 1 도전층 및 질화막이 적층된 플로팅 게이트 패턴을 형성하고, 상기 반도체 기판의 제 2 영역에 소자 분리막을 형성하는 단계; 상기 질화막을 제거하고 상기 주변 회로 영역을 차단한 후 건식 식각 공정으로 상기 셀 영역의 소자 분리막을 소정 두께 식각하는 단계; 및 전체 구조 상부에 유전체막, 제 2 도전층 및 하드 마스크막을 형성한 후 패터닝하여 콘트롤 게이트를 형성하고, 상기 콘트롤 게이트를 마스크로 상기 플로팅 게이트 패턴을 식각하여 플로팅 게이트를 형성하는 단계를 포함하여 EFH(Effective Field oxide Height)를 조절하기 위한 소자 분리막 식각 공정시 셀 영역의 플로팅 게이트용 도전층의 측면 및 상부 손상을 방지할 수 있고 주변 회로 영역의 모우트 발생을 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법이 제시된다.
EFH, 소자 분리막, 건식 식각, 질화막, 모우트, 플로팅 게이트 손상
Description
도 1(a) 내지 도 1(e)는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 순서적으로 설명하기 위해 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
A : 셀 영역 B : 주변 회로 영역
101 : 반도체 기판 102 : 터널 산화막
103 : 제 1 도전층 104 : 버퍼 산화막
105 : 질화막 106 : 소자 분리막
107 : 감광막 108 : 유전체막
109 : 제 2 도전층 110 : 하드 마스크막
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 EFH(Effective Field oxide Height)를 조절하기 위한 소자 분리막 식각 공정시 플로팅 게이트용 도전층의 측면 및 상부 손상을 방지할 수 있고, 주변 회로 영역의 모우트 발생을 방지할 수 있는 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
NAND형 플래쉬 메모리 소자는 파울러-노드하임(Fowler-Nordheim; FN) 터널링 현상을 이용하여 플로팅 게이트에 전자를 주입함으로써 데이터 프로그램을 수행하며, 대용량 및 높은 집적도를 제공한다.
NAND형 플래쉬 메모리 소자는 다수의 셀 블럭으로 구성된다. 하나의 셀 블럭은 데이터를 저장하기 위한 다수의 셀이 직렬 연결되어 하나의 스트링을 구성하는 다수의 셀 스트링, 셀 스트링과 드레인 및 셀 스트링과 소오스 사이에 각각 형성된 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터로 구성된다. 그리고, 셀의 프로그램, 소거 및 독출 동작을 위한 소정의 바이어스를 생성하고 이를 전달하는 다수의 회로 소자가 형성된 주변 회로 영역이 존재한다. 여기서, NAND형 플래쉬 메모리 셀은 반도체 기판상의 소정 영역에 소자 분리막을 형성한 후 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트를 형성하고, 게이트 양측에 접합부를 형성하여 구성된다.
그런데, 60㎚ 이하의 NAND형 플래쉬 메모리 소자의 제조 공정에서는 플로팅 게이트와 액티브 영역의 오버랩 마진(overlap margin)을 확보하는 동시에 터널 산화막 티닝(thinning) 현상을 방지하기 위하여 플로팅 게이트용 도전층을 높게 형성 하고, 소자 분리막을 형성하기 위한 트렌치 식각 공정을 도전층 식각 공정과 동시에 실시하는 방법을 이용하고 있다. 이러한 공정을 진행할 경우 유전체막과 플로팅 게이트의 접합 면적을 증대시키기 위해 소자 분리막을 소정 깊이로 식각하여 EFH(Effective Field oxide Height)를 조절하는 공정을 실시하였다. 한편, 60㎚ 이하의 소자에서는 트렌치와 플로팅 게이트 패턴이 동시에 형성됨으로써 콘트롤 게이트를 형성하기 위한 식각 공정시 액티브 영역이 노출되어 손상되는 문제가 발생하기 때문에 주변 회로 영역의 EFH를 셀 영역의 EFH보다 높게 확정하는 듀얼 EFH 구조를 적용하고 있다. 이를 위해 주변 회로 영역에만 감광막을 형성한 후 셀 영역의 소자 분리막 식각 공정을 실시하고 있다.
그러나, EFH를 조절하기 위한 소자 분리막의 식각 공정은 습식 식각 공정을 이용하기 때문에 소자 분리막이 식각되어 노출되는 플로팅 게이트용 도전층의 측면이 손상되게 된다. 또한, 트렌치 식각을 위한 하드 마스크로 질화막을 이용하는데, 질화막은 소자 분리막을 소정 두께로 식각하고 주변 회로 영역에 형성된 감광막을 제거한 후 인산(H3PO4)등을 이용한 습식 식각 공정으로 제거하게 된다. 그런데, 질화막 제거시 셀 영역의 플로팅 게이트용 도전층의 상부 일부가 손상되게 된다. 그리고, 질화막을 제거한 후 최종적으로 EFH를 조절하기 위해 HF를 이용하여 소자 분리막을 식각한다. HF는 소자 분리막이 식각되는 동안 도전층이 거의 식각되지 않는 특성을 갖고 있다. 따라서, 주변 회로 영역의 소자 분리막이 등방성으로 식각되면서 소자 분리막과 도전층 사이에 모우트(moat)가 발생된다.
이렇게 소자 분리막 식각 및 질화막 제거시 발생된 플로팅 게이트용 도전층의 손상은 향후 게이트 식각시 액티브 영역의 손상을 유발할 뿐만 아니라 플로팅 게이트의 부피가 줄어들게 되어 플로팅 게이트의 데이터 저장 기능에 심각한 문제를 일으키게 된다. 즉, 플로팅 게이트의 부피 감소에 의하여 저장 용량이 줄어드는 문제 뿐만 아니라 손상된 플로팅 게이트 상부에 형성되는 유전체막의 두께가 불균일하게 되어 문턱 전압 변화를 유발하거나 저장된 전자의 누설 원인이 되기도 하여 소자 동작에 치명적인 문제를 발생시키게 된다.
본 발명의 목적은 질화막 식각 및 소자 분리막 식각시 플로팅 게이트용 도전층의 측면 및 상부가 손상되는 것을 방지할 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 최종적으로 EFH를 조절하는 과정에서 주변 회로 영역의 소자 분리막과 도전층 사이에서 모우트의 발생을 방지할 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법은 셀 영역 및 주변 회로 영역이 확정된 반도체 기판이 제공되는 단계; 상기 반도체 기판의 제 1 영역에 터널 산화막, 제 1 도전층 및 질화막이 적층된 플로팅 게이트 패턴을 형성 하고, 상기 반도체 기판의 제 2 영역에 소자 분리막을 형성하는 단계; 상기 질화막을 제거하고 상기 주변 회로 영역을 차단한 후 건식 식각 공정으로 상기 셀 영역의 소자 분리막을 소정 두께 식각하는 단계; 및 전체 구조 상부에 유전체막, 제 2 도전층 및 하드 마스크막을 형성한 후 패터닝하여 콘트롤 게이트를 형성하고, 상기 콘트롤 게이트를 마스크로 상기 플로팅 게이트 패턴을 식각하여 플로팅 게이트를 형성하는 단계를 포함한다.
상기 플로팅 게이트 패턴 및 소자 분리막은 상기 셀 영역 및 주변 회로 영역이 확정된 반도체 기판 상부에 상기 터널 산화막, 상기 제 1 도전층 및 질화막을 순차적으로 형성하는 단계; 소자 분리 마스크를 이용한 사진 및 식각 공정으로 상기 질화막 내지 상기 터널 산화막의 소정 영역을 식각하여 상기 플로팅 게이트 패턴을 형성한 후 상기 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계; 상기 트렌치가 매립되도록 전체 구조 상부에 절연막을 형성하는 단계; 및 상기 질화막이 노출되도록 상기 절연막을 연마하여 상기 소자 분리막을 형성하는 단계에 의해 형성된다.
상기 절연막은 HDP 산화막으로 형성하거나 HDP 산화막과 SOD막을 적층하여 형성한다.
상기 질화막을 제거하기 이전에 상기 소자 분리막을 상기 질화막 두께만큼 제거하는 단계를 더 포함한다.
상기 건식 식각 공정은 상기 제 1 도전층이 식각되지 않고 상기 소자 분리막만을 식각하는 조건으로 실시한다.
상기 건식 식각 공정은 CF4 또는 CHF3 가스가 포함된 혼합 가스를 이용하여 실시한다.
상기 건식 식각 공정은 ICP 타입의 장비 또는 MERIE 장비를 이용하여 실시한다.
상기 ICP 타입의 장비를 이용한 건식 식각 공정은 3 내지 100mTorr의 압력과 500 내지 1000W의 소오스 및 바이어스 파워를 인가하여 실시한다.
상기 MERIE 장비를 이용한 건식 식각 공정은 10 내지 200mTorr의 압력과 100 내지 1000W의 소오스 및 바이어스 파워를 인가하여 실시한다.
상기 셀 영역의 소자 분리막을 식각한 후 상기 셀 영역 및 상기 주변 회로 영역의 상기 소자 분리막을 소정 두께 식각하는 단계를 더 포함한다.
상기 유전체막은 ONO 구조 또는 고유전체 물질을 이용하여 형성한다.
상기 고유전체 물질은 Al2O3, HfO2, ZrO2, SiON, La2O3, Y2O3, TiO2, CeO2, N2O3, Ta2O5, BaTiO3, SrTiO3, BST 또는 PZT의 재료와 혼합 산화물인 HfxAlyOz, ZrxAlyOz, HfSiO4 또는 ZrSiO4를 포함한다.
상기 하드 마스크막은 산화막 또는 아모포스 카본 등을 이용하여 형성한다.
또한, 본 발명의 다른 실시 예에 따른 플래쉬 메모리 소자의 제조 방법은 셀 영역 및 주변 회로 영역이 확정된 반도체 기판이 제공되는 단계; 상기 반도체 기판의 제 1 영역에 터널 산화막, 제 1 도전층 및 질화막을 적층하고, 상기 반도체 기 판의 제 2 영역에 소자 분리막을 형성하는 단계; 상기 질화막을 제거하고 상기 주변 회로 영역을 차단한 후 건식 식각 공정으로 상기 셀 영역의 상기 소자 분리막을 소정 두께 식각하는 단계; 상기 소자 분리막과 일부 중첩되도록 상기 제 1 도전층 상부에 제 2 도전층을 형성하여 플로팅 게이트 패턴을 형성하는 단계; 및 전체 구조 상부에 유전체막, 제 3 도전층 및 하드 마스크막을 형성한 후 패터닝하여 콘트롤 게이트를 형성하고, 상기 콘트롤 게이트를 마스크로 상기 플로팅 게이트 패턴을 식각하여 플로팅 게이트를 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1(a) 내지 도 1(e)는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 순서적으로 설명하기 위해 도시한 소자의 단면도이다.
도 1(a)를 참조하면, 셀 영역(A) 및 주변 회로 영역(B)이 확정된 반도체 기판(101) 상부에 터널 산화막(102), 제 1 도전층(103), 버퍼 산화막(104) 및 질화막(105)을 순차적으로 형성한다. 제 1 도전층(103)은 폴리실리콘막을 이용하여 500∼2000Å의 두께로 형성하는데, 바람직하게는 언도프트 폴리실리콘막 및 도프트 폴리실리콘막을 적층하여 형성한다. 그리고, 액티브 영역과 필드 영역을 확정하기 위해 소자 분리 마스크를 이용한 사진 및 식각 공정으로 질화막(105)을 패터닝한다. 패터닝된 질화막(105)을 식각 마스크로 버퍼 산화막(104), 제 1 도전층(103), 터널 산화막(102) 및 반도체 기판(101)을 소정 깊이로 식각하여 트렌치를 형성한다. 트렌치는 셀 영역(A)보다 주변 회로 영역(B)에서 그 폭이 더 크게 형성된다. 트렌치에 의해 액티브 영역과 필드 영역이 평행하게 확정되는데, 액티브 영역에는 제 1 도전층(103)이 패터닝되어 플로팅 게이트 패턴이 확정된다. 그리고, 트렌치가 매립되도록 전체 구조 상부에 절연막을 형성한 후 질화막(105)이 노출되도록 CMP 공정을 실시하여 소자 분리막(106)을 형성한다. 여기서, 소자 분리막(106)은 HDP 산화막을 이용하거나, HDP 산화막과 SOD막을 적층하여 형성한다.
도 1(b)를 참조하면, BOE를 이용한 습식 식각 공정으로 소자 분리막(106)을 소정 두께 식각한 후 인산(H3PO4)를 이용한 습식 식각 공정으로 질화막(105)을 제거한다. 소자 분리막(106)은 질화막(105) 두께로 식각하여 질화막(105) 식각 후 소자 분리막(106)과 버퍼 산화막(104)의 높이가 거의 같아지도록 한다. 여기서, 버퍼 산화막(104)은 질화막(105) 제거시 제 1 도전층(103)을 보호하는 역할을 한다.
도 1(c)를 참조하면, 전체 구조 상부에 감광막(107)을 형성한 후 주변 회로 영역 차단 마스크를 이용한 노광 및 현상 공정으로 주변 회로 영역(B)에만 감광막(107)이 잔류하도록 한다. 주변 회로 영역(B)에만 감광막(107)이 형성된 상태에서 제 1 도전층(103)은 식각되지 않으면서 소자 분리막(106)만 식각되는 조건의 건식 식각 공정으로 소자 분리막(106)을 소정 두께 식각하여 소자 분리막(106)의 EFH(Effective Field oxide Height)를 조절한다. 이때, 소자 분리막(106)이 식각되면서 버퍼 산화막(104)도 식각된다. 소자 분리막(106)을 식각하기 위한 건식 식각 공정은 CF4 및/또는 CHF3 가스가 포함된 혼합 가스, 바람직하게는 CF4, CHF3, 아르곤 (Ar) 및 산소의 혼합 가스를 이용하여 실시한다. 여기서, 아르곤 가스는 0 내지 50sccm 정도로 미량 유입시킨다. 한편, 소자 분리막(106) 식각 공정은 ICP 타입의 장비 또는 MERIE 장비를 이용하여 실시한다. ICP 타입의 장비를 이용할 경우 20∼100mTorr의 압력과 500∼1000W의 소오스 및 바이어스 파워를 인가하여 실시하고, MERIE 장비를 이용할 경우 10∼200mTorr의 압력과 100∼500W의 소오스 파워 및 100∼1000W의 바이어스 파워를 인가하여 실시한다. 특히, ICP 타입의 장비를 이용할 경우 불소 원자에 의한 제 1 도전층(103)의 상부 손상을 최소화하기 위해 불소 원자의 농도를 최소화하면서 폴리머를 형성할 수 있도록 소오스 파워는 낮게 인가하고 바이어스 파워는 높게 인가한다. 상기와 같은 조건으로 소자 분리막(106)을 건식 식각함으로써 부수적으로 셀 영역(A)의 제 1 도전층(103)의 상부 모서리를 라운딩하게 형성할 수 있다. 제 1 도전층(103)의 상부 모서리를 라운딩하게 형성하게 되면 모서리에 전기장이 집중되지 않도록 하고, 이후 유전체막이 균일하게 증착되도록 할 수 있다.
도 1(d)를 참조하면, 주변 회로 영역(B)에 형성된 감광막(107) 및 버퍼 산화막(104)을 제거한다. 그리고, HF를 이용한 습식 세정 공정으로 셀 영역(A) 및 주변 회로 영역(B)의 소자 분리막(106)을 소정 두께로 식각하여 최종적인 EFH를 조절한다. 그런데, 질화막(105)을 제거하기 이전에 소자 분리막(106)을 소정 두께 식각하기 때문에 EFH를 조절하기 위한 소자 분리막(106) 식각 공정 시간 및 최종적인 EFH를 조절하기 위한 공정 시간을 단축시킬 수 있어 셀 영역(A)의 제 1 도전층(103)의 손상 및 주변 회로 영역(B)의 모우트 발생을 방지할 수 있다.
도 1(e)를 참조하면, 전체 구조 상부에 유전체막(108), 제 2 도전층(109) 및 하드 마스크막(110)을 형성한다. 유전체막(108)은 ONO 구조의 막 또는 고유전체 물질을 이용하여 형성한다. 고유전체 물질로는 Al2O3, HfO2, ZrO2, SiON, La2O3, Y2O3, TiO2, CeO2, N2O3, Ta2O5, BaTiO3, SrTiO3, BST 또는 PZT의 재료와 혼합 산화물인 HfAlO, ZrAlO, HfSiO4 또는 ZrSiO4를 사용한다. 한편, 제 2 도전층(109)은 폴리실리콘막의 단일층 또는 폴리실리콘막과 텅스텐 실리사이드막의 적층 구조를 이용하여 형성한다. 또한, 하드 마스크막(110)은 산화막 또는 아모포스 카본 등을 이용하여 형성한다. 그리고, 콘트롤 게이트 마스크를 이용한 사진 및 식각 공정으로 하드 마스크막(110)을 패터닝한 후 제 2 도전층(109)을 식각하여 소자 분리막(106)과 수직 방향으로 콘트롤 게이트를 형성한다. 계속된 식각 공정으로 유전체막(108) 내지 터널 산화막(102)의 소정 영역을 식각하여 플로팅 게이트를 형성한다.
한편, 상기 실시 예에서는 플로팅 게이트용 도전층을 단일층으로 형성하는 공정에 대해 기술하였지만, 여기에 국한되지 않고 콘트롤 게이트 및 플로팅 게이트 형성시 노출된 영역의 소자 분리막이 식각되어 반도체 기판의 측면이 노출되는 다른 공정에도 이용될 수 있다. 예컨데, 제 1 및 제 2 도전층의 적층 구조를 이용하여 플로팅 게이트를 형성하는 소위 SA-STI(Self Aligned Shallow Trench Isolation) 공정에도 이용할 수 있는데, 그 공정을 개략적으로 설명하면 다음과 같다. 셀 영역 및 주변 회로 영역이 확정된 반도체 기판 상부에 터널 산화막, 제 1 도전층, 버퍼 산화막 및 질화막을 형성한 후 이들의 소정 영역 및 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성한다. 트렌치를 매립하여 소자 분리막을 형성한 후 소자 분리막을 소정 두께 식각하고, 질화막을 제거한다. 주변 회로 영역에만 감광막을 형성한 후 EFH를 조절하기 위해 셀 영역의 소자 분리막을 식각하는 공정을 제 1 도전층은 식각되지 않으면서 소자 분리막이 식각되는 조건의 건식 식각 공정으로 실시한다. 주변 회로 영역의 감광막 및 버퍼 산화막을 제거한 후 세정 공정을 실시하여 최종적인 EFH를 조절한다. 그리고, 소자 분리막과 중첩되도록 제 2 도전층을 형성하여 제 1 및 제 2 도전층으로 이루어진 플로팅 게이트 패턴을 형성한다. 이후 공정은 도면을 이용하여 설명한 공정과 동일하다. 여기서, 제 1 도전층은 100∼1000Å의 두께로 형성하고, 제 2 도전층은 200∼1500Å의 두께로 형성한다.
상술한 바와 같이 본 발명에 의하면 트렌치를 형성하기 위한 식각 마스크로 작용하는 질화막을 제거한 후 EFH를 조절하기 위한 소자 분리막 식각 공정을 도전층은 식각되지 않으면서 소자 분리막이 식각되는 조건의 건식 식각으로 실시함으로써 플로팅 게이트용 도전층의 측면 및 상부 손상을 방지할 수 있고, 주변 회로 영역의 모우트 발생을 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있다.
Claims (14)
- 셀 영역 및 주변 회로 영역이 확정된 반도체 기판이 제공되는 단계;상기 반도체 기판의 제 1 영역에 터널 산화막, 제 1 도전층 및 질화막이 적층된 플로팅 게이트 패턴을 형성하고, 상기 반도체 기판의 제 2 영역에 소자 분리막을 형성하는 단계;상기 질화막을 제거하고 상기 주변 회로 영역을 차단한 후 건식 식각 공정으로 상기 셀 영역의 소자 분리막을 소정 두께 식각하는 단계; 및전체 구조 상부에 유전체막, 제 2 도전층 및 하드 마스크막을 형성한 후 패터닝하여 콘트롤 게이트를 형성하고, 상기 콘트롤 게이트를 마스크로 상기 플로팅 게이트 패턴을 식각하여 플로팅 게이트를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 플로팅 게이트 패턴 및 소자 분리막은상기 셀 영역 및 주변 회로 영역이 확정된 반도체 기판 상부에 상기 터널 산화막, 상기 제 1 도전층 및 질화막을 순차적으로 형성하는 단계;소자 분리 마스크를 이용한 사진 및 식각 공정으로 상기 질화막 내지 상기 터널 산화막의 소정 영역을 식각하여 상기 플로팅 게이트 패턴을 형성한 후 상기 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계;상기 트렌치가 매립되도록 전체 구조 상부에 절연막을 형성하는 단계; 및상기 질화막이 노출되도록 상기 절연막을 연마하여 상기 소자 분리막을 형성하는 단계에 의해 형성되는 플래쉬 메모리 소자의 제조 방법.
- 제 2 항에 있어서, 상기 절연막은 HDP 산화막으로 형성하거나 HDP 산화막과 SOD막을 적층하여 형성하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 질화막을 제거하기 이전에 상기 소자 분리막을 상기 질화막 두께만큼 제거하는 단계를 더 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 건식 식각 공정은 상기 제 1 도전층이 식각되지 않고 상기 소자 분리막만을 식각하는 조건으로 실시하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 건식 식각 공정은 CF4 또는 CHF3 가스가 포함된 혼 합 가스를 이용하여 실시하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 건식 식각 공정은 ICP 타입의 장비 또는 MERIE 장비를 이용하여 실시하는 플래쉬 메모리 소자의 제조 방법.
- 제 7 항에 있어서, 상기 ICP 타입의 장비를 이용한 건식 식각 공정은 3 내지 100mTorr의 압력과 500 내지 1000W의 소오스 및 바이어스 파워를 인가하여 실시하는 플래쉬 메모리 소자의 제조 방법.
- 제 7 항에 있어서, 상기 MERIE 장비를 이용한 건식 식각 공정은 10 내지 200mTorr의 압력과 100 내지 1000W의 소오스 및 바이어스 파워를 인가하여 실시하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 셀 영역의 소자 분리막을 식각한 후 상기 셀 영역 및 상기 주변 회로 영역의 상기 소자 분리막을 소정 두께 식각하는 단계를 더 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 유전체막은 ONO 구조 또는 고유전체 물질을 이용하여 형성하는 플래쉬 메모리 소자의 제조 방법.
- 제 11 항에 있어서, 상기 고유전체 물질은 Al2O3, HfO2, ZrO2, SiON, La2O3, Y2O3, TiO2, CeO2, N2O3, Ta2O5, BaTiO3, SrTiO3, BST 또는 PZT의 재료와 혼합 산화물인 HfAlO, ZrAlO, HfSiO4 또는 ZrSiO4를 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 하드 마스크막은 산화막 또는 아모포스 카본을 이용하여 형성하는 플래쉬 메모리 소자의 제조 방법.
- 셀 영역 및 주변 회로 영역이 확정된 반도체 기판이 제공되는 단계;상기 반도체 기판의 제 1 영역에 터널 산화막, 제 1 도전층 및 질화막을 적층하고, 상기 반도체 기판의 제 2 영역에 소자 분리막을 형성하는 단계;상기 질화막을 제거하고 상기 주변 회로 영역을 차단한 후 건식 식각 공정으 로 상기 셀 영역의 상기 소자 분리막을 소정 두께 식각하는 단계;상기 소자 분리막과 일부 중첩되도록 상기 제 1 도전층 상부에 제 2 도전층을 형성하여 플로팅 게이트 패턴을 형성하는 단계; 및전체 구조 상부에 유전체막, 제 3 도전층 및 하드 마스크막을 형성한 후 패터닝하여 콘트롤 게이트를 형성하고, 상기 콘트롤 게이트를 마스크로 상기 플로팅 게이트 패턴을 식각하여 플로팅 게이트를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060011551A KR100854876B1 (ko) | 2006-02-07 | 2006-02-07 | 플래쉬 메모리 소자의 제조 방법 |
| JP2006182760A JP2007214530A (ja) | 2006-02-07 | 2006-06-30 | フラッシュメモリ素子の製造方法 |
| US11/478,794 US20070181916A1 (en) | 2006-02-07 | 2006-06-30 | Method of manufacturing flash memory device |
| DE102006031158A DE102006031158A1 (de) | 2006-02-07 | 2006-07-04 | Verfahren zur Herstellung eines Flashspeicherbauelements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060011551A KR100854876B1 (ko) | 2006-02-07 | 2006-02-07 | 플래쉬 메모리 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070080334A KR20070080334A (ko) | 2007-08-10 |
| KR100854876B1 true KR100854876B1 (ko) | 2008-08-28 |
Family
ID=38600730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060011551A KR100854876B1 (ko) | 2006-02-07 | 2006-02-07 | 플래쉬 메모리 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100854876B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101064555B1 (ko) * | 2005-10-07 | 2011-09-15 | 매그나칩 반도체 유한회사 | 반도체 소자의 게이트 제조방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100967025B1 (ko) * | 2008-01-14 | 2010-06-30 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010065186A (ko) * | 1999-12-29 | 2001-07-11 | 박종섭 | 플래쉬 메모리 소자의 제조방법 |
| KR20030043498A (ko) * | 2001-11-28 | 2003-06-02 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
| JP2003197782A (ja) | 2001-12-22 | 2003-07-11 | Hynix Semiconductor Inc | フラッシュメモリセルの製造方法 |
-
2006
- 2006-02-07 KR KR1020060011551A patent/KR100854876B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010065186A (ko) * | 1999-12-29 | 2001-07-11 | 박종섭 | 플래쉬 메모리 소자의 제조방법 |
| KR20030043498A (ko) * | 2001-11-28 | 2003-06-02 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
| JP2003197782A (ja) | 2001-12-22 | 2003-07-11 | Hynix Semiconductor Inc | フラッシュメモリセルの製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101064555B1 (ko) * | 2005-10-07 | 2011-09-15 | 매그나칩 반도체 유한회사 | 반도체 소자의 게이트 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20070080334A (ko) | 2007-08-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100745957B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| KR101221598B1 (ko) | 유전막 패턴 형성 방법 및 이를 이용한 비휘발성 메모리소자 제조방법. | |
| US7745284B2 (en) | Method of manufacturing flash memory device with conductive spacers | |
| US7442606B2 (en) | Method of manufacturing a semiconductor device | |
| US7049189B2 (en) | Method of fabricating non-volatile memory cell adapted for integration of devices and for multiple read/write operations | |
| US20070232019A1 (en) | Method for forming isolation structure in nonvolatile memory device | |
| KR100854875B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| KR100771805B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| CN1988117B (zh) | 快闪存储器件的制造方法 | |
| KR100723764B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| KR100854876B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| US20090050952A1 (en) | Flash memory device and fabrication method thereof | |
| KR101085620B1 (ko) | 불휘발성 메모리 소자의 게이트 패턴 형성방법 | |
| US20070181916A1 (en) | Method of manufacturing flash memory device | |
| JP5030049B2 (ja) | フラッシュメモリ素子、その駆動方法および製造方法 | |
| US7521320B2 (en) | Flash memory device and method of manufacturing the same | |
| KR100602126B1 (ko) | 플래시 메모리 셀 및 그 제조 방법 | |
| KR100719738B1 (ko) | 플래쉬 메모리 소자, 그 구동 방법 및 제조 방법 | |
| KR100771553B1 (ko) | 전하트랩층을 갖는 매몰형 불휘발성 메모리소자 및 그제조방법 | |
| KR100823694B1 (ko) | 불휘발성 메모리 장치의 플로팅 게이트 구조물의 형성 방법 | |
| KR100799056B1 (ko) | 반도체 소자의 제조 방법 | |
| US9431406B1 (en) | Semiconductor device and method of forming the same | |
| KR100799113B1 (ko) | 비휘발성 메모리 셀 제조방법 | |
| KR100638966B1 (ko) | 플래시 메모리 소자의 게이트 형성 방법 | |
| KR20080061201A (ko) | 비휘발성 메모리 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110726 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20120720 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |