CN1988117B - 快闪存储器件的制造方法 - Google Patents

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Abstract

一种制造快闪存储器件的方法，其一个实施方案包括以下步骤：形成浮动栅极，其中隧道氧化物膜、第一导电层和氮化物膜层叠在半导体衬底第一区域上，并在半导体衬底第二区域上形成隔离膜；剥除氮化物膜，随后通过干刻蚀过程将隔离膜刻蚀至预定厚度；和在整个结构上顺序形成介电膜、第二导电层和硬掩模层，使硬掩模层图案化以形成控制栅极，并利用控制栅极作为掩模刻蚀浮动栅极图案，从而形成浮动栅极。在剥除用作形成沟道的刻蚀掩模的氮化物膜之后，在仅刻蚀隔离膜而不刻蚀导电层的条件下进行用于控制EFH的隔离膜刻蚀过程。因此，可以防止对用于浮动栅极的导电层侧部和上部的损伤，可以防止在周边区域产生深沟，以及由此提高器件的可靠性。

Description

快闪存储器件的制造方法
技术领域
本发明一般地涉及半导体存储器件。更具体而言，本发明涉及快闪存储器件(flashmemory device)的制造方法，该方法可在用于控制有效域高度(EFH)的隔离膜刻蚀过程中防止用于浮动栅极的导电层的侧部和上部损伤并可防止在周边区域形成深沟。
背景技术
NAND快闪存储器件通过利用Fowler-Nordheim(FN)隧道将电子注入浮动栅极来进行数据编程，由此证明大容量和高集成度。
NAND快闪存储器件包括多个单元块。一个单元块包括多个单元串，其中用于存储数据的多个单元串联连接以形成一串，并且在单元串与漏极和单元串与源极之间分别形成漏极选择晶体管和源极选择晶体管。各单元块还包括周边区域，其中形成产生用于单元的编程、擦除和读取操作的预定偏压和转移所述偏压的多个电路元件。
NAND快闪存储器件通过在半导体衬底上形成隔离膜，形成其中隧道氧化物膜、浮动栅极、介电膜和控制栅极层叠在半导体衬底上的栅极，以及在该栅极两侧形成连接而形成。
然而，在60nm或以下的NAND快闪存储器件制造过程中，为了防止在固定浮动栅极和有源区域的重叠边缘时隧道氧化物膜的变薄现象，采用形成用于浮动栅极的导电层和在导电层刻蚀过程的同时进行用于形成隔离膜的沟道刻蚀过程的方法。然而，在此为了提高介电膜与浮动栅极的接触面积，已经执行通过刻蚀隔离膜至预定深度而控制EFH的过程。
同时，在60nm或以下器件中，由于同时形成沟道和浮动栅极，导致有源区域暴露并在形成控制栅极的刻蚀过程中受损伤。为了防止该问题，采用双EFH结构，其中周边区域的EFH设置得高于单元区域中的EFH。为此，仅在周边区域中形成光刻胶膜之后，执行单元区域的隔离膜刻蚀过程。
然而，用于控制EFH的隔离膜刻蚀过程采用湿刻蚀方法。因此，通过刻蚀隔离膜而暴露的用于浮动栅极的导电层侧面受损。此外，氮化物膜用作刻蚀沟道的硬掩模。通过湿刻蚀方法，利用磷酸(H3PO4)将隔离膜刻蚀至预定厚度来剥除氮化物膜，随后剥除形成在周边区域中的光刻胶膜。然而，当剥除氮化物膜时，用于单元区域浮动栅极的导电层部分上表面受损。此外，在剥除氮化物膜之后，利用HF刻蚀隔离膜，以最终控制EFH。HF具有在刻蚀隔离膜的同时几乎不刻蚀导电层的特性。由此，当各向同性刻蚀周边区域的隔离膜时，在隔离膜和导电层之间产生深沟。
这种对用于浮动栅极的导电层的损伤在刻蚀隔离膜和剥除光刻胶膜时产生，该损伤不仅导致在随后刻蚀栅极时对有源区域的损伤，而且引起浮动栅极的数据存储功能中的一系列问题，这是因为浮动栅极的体积下降。
换言之，浮动栅极的这种体积下降不仅导致存储容量减少，而且导致形成在受损浮动栅极上的介电膜厚度不规则。结果，阈电压可变化并且存储的电子可泄漏，导致对器件操作的严重破坏。
发明内容
在一实施方案中，本发明提供一种制造快闪存储器件的方法，该方法可在刻蚀氮化物膜和隔离膜时防止损伤用于浮动栅极的导电层侧部和上部。
在另一实施方案中，本发明提供一种制造快闪存储器件的方法，该方法可通过在氮化物膜刻蚀后的控制EFH的隔离膜刻蚀过程中，以仅刻蚀隔离膜而不刻蚀导电层的方式执行干刻蚀过程，从而防止损伤用于浮动栅极的导电层侧部和上部。
在又一实施方案中，本发明提供一种制造快闪存储器件的方法，该方法可在最终控制EFH的过程中，防止在周边区域的绝缘层和导电层之间出现深沟。
根据一个方面，本发明提供一种制造快闪存储器件的方法，包括以下步骤：形成浮动栅极，其中隧道氧化物膜、第一导电层和氮化物膜层叠在半导体衬底第一区域上，并在半导体衬底第二区域上形成隔离膜：剥除氮化物膜，随后通过干刻蚀过程将隔离膜刻蚀至预定厚度；和在整个结构上顺序形成介电膜、第二导电层和硬掩模膜，使硬掩模膜图案化以形成控制栅极，并利用控制栅极作为掩模刻蚀浮动栅极图案，从而形成浮动栅极。
该方法还可包括以下步骤：剥除隔离膜至一定厚度，该厚度等于氮化物膜被剥除前的氮化物膜厚度。
干刻蚀过程可优选在仅刻蚀隔离膜而不刻蚀第一导电层的条件下进行。
干刻蚀过程可优选使用CF4和/或CHF3的混合气体进行。
干刻蚀过程可优选利用ICP型设备或MERIE设备进行。
采用ICP型设备的干刻蚀过程可优选通过施加3mTorr-100mTorr的压力和500W-1000W的源和偏压功率来执行。
采用MERIE设备的干刻蚀过程可优选通过施加10mTorr-200mTorr的压力和100W-1000W的源和偏压功率来执行。
该方法还可任选包括以下步骤：在形成介电膜之前执行清洗过程，由此将隔离膜刻蚀至预定厚度。
硬掩模膜可优选由氧化物膜、无定形碳等形成。
根据另一方面，本发明提供一种制造快闪存储器件的方法，包括以下步骤：提供其中限定单元区域和周边区域的半导体衬底；形成浮动栅极图案，其中隧道氧化物膜、第一导电层和氮化物膜层叠在半导体衬底第一区域上，并在半导体衬底第二区域上形成隔离膜；剥除氮化物膜，阻挡周边区域，随后通过干刻蚀过程将单元区域的隔离膜刻蚀至预定厚度；和在整个结构上顺序形成介电膜、第二导电层和硬掩模膜，使硬掩模膜图案化以形成控制栅极，并利用控制栅极作为掩模刻蚀浮动栅极图案，从而形成浮动栅极。
该方法还可任选包括以下步骤：剥除隔离膜至一定厚度，该厚度等于氮化物膜被剥除前的氮化物膜厚度。
干刻蚀过程可优选在仅刻蚀隔离膜而不刻蚀第一导电层的条件下进行。
干刻蚀过程可优选使用CF4和/或CHF3的混合气体进行。
干刻蚀过程可优选利用ICP型设备或MERIE设备进行。
采用ICP型设备的干刻蚀过程可优选通过施加3mTorr-100mTorr的压力和500W-1000W的源和偏压功率来执行。
采用MERIE设备的干刻蚀过程可优选通过施加10mTorr-200mTorr的压力和100W-1000W的源和偏压功率来执行。
该方法还可任选包括以下步骤：在刻蚀单元区域的隔离膜之后，刻蚀单元区域和周边区域的隔离膜至预定厚度。
硬掩模膜可优选由氧化物膜、无定形碳等形成。
根据又一方面，本发明提供一种制造快闪存储器件的方法，包括以下步骤：提供其中限定单元区域和周边区域的半导体衬底；在半导体衬底第一区域上顺序层叠隧道氧化物膜、第一导电层和氮化物膜，并在半导体衬底第二区域上形成隔离膜；剥除氮化物膜，阻挡周边区域，随后通过干刻蚀过程将单元区域的隔离膜刻蚀至预定厚度；在第一导电层上形成第二导电层，使其与隔离膜部分交叠，形成浮动栅极图案；和在整个结构上顺序形成介电膜、第二导电层和硬掩模膜，使硬掩模膜图案化以形成控制栅极，并利用控制栅极作为掩模刻蚀浮动栅极图案，从而形成浮动栅极。
附图说明
联系附图，通过以下详细描述更好地理解本发明的同时，将容易更全面理解本发明及其附加的许多优点，在附图中相同的附图标记指示相同或相似的组件，其中：
图1A-1D是说明根据本发明实施方案制造快闪存储器件的方法的截面图：和
图2A-2E是说明根据本发明另一实施方案制造快闪存储器件的方法的截面图。
具体实施方式
以下参考附图联系特定示例性实施方案来详细说明本发明。
图1A-1D是说明根据本发明实施方案制造快闪存储器件的方法的截面图。参考图1A，在半导体衬底101上顺序形成有隧道氧化物膜102、第一导电层103、缓冲氧化物膜104和氮化物膜105。第一导电层103可采用多晶硅膜形成
Figure S06198826120060720D000041
的厚度。优选第一导电层103通过层叠未掺杂多晶硅膜和掺杂多晶硅膜而形成。
为了限定有源区域和场区域，利用隔离掩模通过光刻和刻蚀过程使氮化物膜105图案化。利用图案化的氮化物膜105作为刻蚀掩模顺序刻蚀缓冲氧化物膜104、第一导电层103、隧道氧化物膜102和预定部分的半导体衬底101，从而形成沟道。沟道形成在场区域和有源区域，并且场区域被平行限定。在有源区域中，使第一导电层103图案化并限定浮动栅极图案。
在整个结构上形成隔离膜从而包埋沟道之后，执行化学机械抛光(CMP)过程以形成隔离膜106。隔离膜106可采用高密度等离子体(HDP)氧化物膜形成或可通过层叠HDP氧化物膜和SOD膜而形成。
参考图1B，在部分刻蚀隔离膜106之后，通过湿刻蚀过程剥除氮化物膜105，优选使用磷酸(H3PO4)。将隔离膜106刻蚀至与氮化物膜105相同的厚度，使得在刻蚀氮化物105之后，隔离膜106具有与缓冲氧化物膜104几乎相同的高度。缓冲氧化物膜104用于在剥除氮化物膜105时保护第一导电层103。
参考图1C，通过干刻蚀过程，在仅刻蚀隔离膜106而不刻蚀第一导电层103的条件下，将隔离膜106刻蚀至预定厚度。因此，可以控制隔离膜106的EFH。此时，当刻蚀隔离膜106时，也刻蚀缓冲氧化物膜104。隔离膜106的刻蚀过程可利用CF4和/或CHF3的混合气体来进行。优选利用CF4、CHF3、Ar和氧气(O2)的混合气体来进行刻蚀过程。引入少量约Osccm-50sccm的氩气。
同时，隔离膜106的刻蚀过程可利用感应耦合等离子体(ICP)型设备或磁增强反应离子刻蚀(MERIE)设备进行。当使用ICP型设备时，刻蚀过程优选采用3mTorr-100mTorr的压力和500W-1000W的源和偏压功率进行。当使用MERIE设备时，刻蚀过程优选采用10mTorr-200mTorr的压力和100W-1000W的源和偏压功率进行。
更具体而言，MERIE型设备的氧化物膜刻蚀室与其它刻蚀室相比，可保证对于导电层的高刻蚀选择性，并能够使在使用低偏压时的离子碰撞效应最小化。因此，第一导电层103的上表面可受到保护免于被溅射损伤。
参考图1D，在整个结构上顺序形成介电膜107、第二导电层108和硬掩模膜109。介电膜107可采用ONO结构膜或高介电膜形成。例如，高介电材料可包括如A12O3、HfO2、ZrO2、SiON、La2O3、Y2O3、TiO2、CeO2、N2O3、Ta2O5、BaTiO3、SrTiO3、BST和PZT，以及混合氧化物，例如HfxAlyOz、ZrxAlyOz、HfSiO4和ZrSiO4。
同时，第二导电层108可利用单层多晶硅膜或多晶硅膜和硅化钨膜的层叠结构形成。此外，硬掩模膜109可利用氧化物膜、无定形碳等形成。
在利用控制栅极掩模，通过光刻和刻蚀过程，使硬掩模膜109图案化之后，刻蚀第二导电层108以形成垂直于隔离膜106的控制栅极。通过连续刻蚀过程刻蚀从介电膜107至隧道氧化物膜102预定区域的区域，由此形成浮动栅极。
同时，在上述实施方案中，已经描述了利用单层形成用于浮动栅极的导电层的过程。然而，本发明并不限于此，还可应用于其它过程，其中刻蚀在形成控制栅极和浮动栅极时暴露的隔离膜区域以暴露出半导体衬底的侧部。例如，本发明可应用于所谓的自对准浅沟道隔离(SA-STI)过程，其中通过第一和第二导电层的层叠结构形成浮动栅极。以下简短描述SA-STI过程。
在半导体衬底上顺序形成隧道氧化物膜、第一导电层、缓冲氧化物膜和氮化物膜。刻蚀隧道氧化物膜、第一导电层、缓冲氧化物膜和氮化物膜的预定区域并刻蚀预定深度的半导体衬底，以形成沟道。包埋沟道以形成隔离膜。刻蚀隔离膜至预定厚度并剥除氮化物膜。利用干刻蚀过程，在对第一导电层的刻蚀选择性良好的条件下进行用于控制EFH的隔离膜刻蚀过程。形成第二导电层以使其与隔离膜交叠，从而形成具有第一和第二导电层的浮动栅极图案。接下来的过程与附图所示相同。在此，第一导电层可优选形成的厚度，第二导电层可优选形成
Figure S06198826120060720D000062
的厚度。
图2A-2E是说明根据本发明另一实施方案制造快闪存储器件的方法的截面图。
参考图2A，在其中限定单元区域A和周边区域B的半导体衬底201上顺序形成隧道氧化物膜202、第一导电层203、缓冲氧化物膜204和氮化物膜205。第一导电层203可优选利用多晶硅膜形成
Figure S06198826120060720D000063
的厚度。优选第一导电层203通过层叠未掺杂多晶硅膜和掺杂多晶硅膜而形成。
为了限定有源区域和场区域，利用绝缘掩模通过光刻和刻蚀过程使氮化物膜205图案化。利用图案化的氮化物膜205作为刻蚀掩模顺序刻蚀缓冲氧化物膜204、第一导电层203、隧道氧化物膜202和预定部分的半导体衬底201，从而形成沟道。沟道在周边区域B中的宽度宽于在单元区域A中的宽度。利用沟道平行限定有源区域和场区域。在有源区域中，使第一导电层203图案化并由此限定浮动栅极图案。
在整个结构上形成隔离膜从而包埋沟道之后，执行化学机械抛光(CMP)过程，从而暴露氮化物膜205，由此形成隔离膜206。隔离膜206可利用HDP氧化物膜形成或可通过层叠HDP氧化物膜和电介质上旋转(SOD)膜而形成。
参考图2B，在利用缓冲氧化物刻蚀剂(BOE)通过湿刻蚀而部分刻蚀隔离膜206之后，利用磷酸(H3PO4)通过湿刻蚀过程剥除氮化物膜205。将隔离膜206刻蚀至与氮化物膜205相同的厚度，使得在刻蚀氮化物205之后，隔离膜206具有与缓冲氧化物膜204几乎相同的高度。缓冲氧化物膜204用于在剥除氮化物膜205时保护第一导电层203。
参考图2C，在整个结构上形成光刻胶膜207之后，利用周边区域阻挡掩模进行曝光和显影过程，使得光刻胶膜207仅保留在周边区域B中。利用干刻蚀过程，在仅刻蚀隔离膜206而不刻蚀第一导电层203并且光刻胶膜207保留在周边区域B中的条件下，通过将隔离膜206刻蚀至预定厚度来控制隔离膜206的EFH。此时，当刻蚀隔离膜206时，也刻蚀缓冲氧化物膜204。隔离膜206的干刻蚀过程可优选利用CF4和/或CHF3的混合气体，优选CF4、CHF3、Ar和氧气(O2)的混合气体来进行。引入少量约0sccm-50sccm的氩气。
同时，隔离膜206的刻蚀过程可利用ICP型设备或MERIE设备进行。当使用ICP型设备时，刻蚀过程优选采用20mTorr-100mTorr的压力和500W-1000W的源和偏压功率进行。当使用MERIE设备时，刻蚀过程优选采用10mTorr-200mTorr的压力、100W-500W的源功率和100W-1000W的偏压功率进行。
更具体而言，当使用ICP型设备时，施加低源功率和高偏压功率，使得可以形成聚合物，同时使氟原子浓度最小化以使由氟原子导致的第一导电层203上表面的损伤最小化。通过利用上述条件干刻蚀隔离膜206，单元区域A的第一导电层203的上拐角可被圆化。如果第一导电层203的上拐角被圆化，则电场不集中在拐角处，可均匀沉积随后的介电膜。
参考图2D，剥除形成在周边区域B中的光刻胶膜207和缓冲氧化物膜204。通过湿刻蚀过程，利用HF刻蚀单元区域A和周边区域B的隔离膜206至预定厚度而控制最终EFH。在此，由于在剥除氮化物膜205之前将隔离膜206刻蚀至预定厚度，因此可以缩短用于控制EFH的隔离膜206的刻蚀加工时间和用于控制最终EFH的加工时间。因此，可以防止对单元区域A的第一导电层203的损伤和在周边区域产生深沟。
参考图2E，在整个结构上顺序形成介电膜208、第二导电层209和硬掩模膜210。介电膜208可采用ONO结构膜或高介电膜形成。例如，高介电材料可包括如Al2O3、HfO2、ZrO2、SiON、La2O3、Y2O3、TiO2、CeO2、N2O3、Ta2O5、BaTiO3、SrTiO3、BST和PZT的材料，以及混合氧化物，例如HfxAlyOz、ZrxAlyOz、HfSiO4和ZrSiO4。同时，第二导电层209可利用单层多晶硅膜或多晶硅膜和硅化钨膜的层叠结构形成。
此外，硬掩模膜210可利用氧化物膜、无定形碳等形成。
在利用控制栅极掩模，通过光刻和刻蚀过程，使硬掩模膜210图案化之后，刻蚀第二导电层209以形成垂直于隔离膜206的控制栅极。通过连续刻蚀过程刻蚀从介电膜207至隧道氧化物膜202预定区域的区域，由此形成浮动栅极。
同时，在上述实施方案中，已经描述了利用单层形成用于浮动栅极的导电层的过程。然而，本发明并不限于此，还可应用于其它过程，其中刻蚀在形成控制栅极和浮动栅极时暴露的隔离膜区域以暴露出半导体衬底的侧部。例如，本发明可应用于所谓的自对准浅沟道隔离(SA-STI)过程，其中浮动栅极利用第一和第二导电层的层叠结构而形成。以下简短描述SA-STI过程。
在其中限定单元区域和周边区域的半导体衬底上顺序形成隧道氧化物膜、第一导电层、缓冲氧化物膜和氮化物膜。刻蚀隧道氧化物膜、第一导电层、缓冲氧化物膜和氮化物膜的预定区域并刻蚀预定深度的半导体衬底，以形成沟道。包埋沟道以形成隔离膜。刻蚀隔离膜至预定厚度并剥除氮化物膜。在光刻胶膜仅形成在周边区域中之后，利用干刻蚀过程，在仅刻蚀隔离膜而不刻蚀第一导电层的的条件下进行用于控制EFH的单元区域隔离膜的刻蚀过程。
在剥除周边区域的光刻胶膜和缓冲氧化物膜之后，进行清洗过程以控制最终EFH。形成第二导电层使其与隔离膜交叠，从而形成具有第一和第二导电层的浮动栅极图案。接下来的过程与附图所示相同。在此，第一导电层可优选形成
Figure S06198826120060720D000091
的厚度，，第二导电层可优选形成
Figure S06198826120060720D000092
的厚度。
如上所述，根据本发明，在剥除作为用于形成沟道的刻蚀掩模的氮化物膜之后，在刻蚀隔离膜而不刻蚀导电层的条件下进行用于控制EFH的隔离膜刻蚀过程。因此，可以防止对用于浮动栅极的导电层侧部和上部的损伤，可以防止在周边区域产生深沟，以及由此提高器件的可靠性。
虽然本发明已经结合实际示例性实施方案进行描述，但是本发明不限于所公开的实施方案，相反，本发明意图覆盖包括在所附权利要求的精神和范围之内的各种更改和等价方案。

Claims (16)

1.一种制造快闪存储器件的方法，包括以下步骤：
通过在半导体衬底第一区域上层叠隧道氧化物膜、第一导电层和氮化物膜，并在半导体衬底第二区域上形成隔离膜，而形成浮动栅极图案；
剥除氮化物膜，随后通过干刻蚀过程将隔离膜刻蚀至预定厚度以控制隔离膜的有效场高度(EFH)；和
在整个结构上顺序形成介电膜、第二导电层和硬掩模膜，使硬掩模膜图案化以形成控制栅极，并通过连续蚀刻过程蚀刻从介电膜至隧道氧化物膜的预定区域，从而形成浮动栅极，
其中在仅刻蚀隔离膜而不刻蚀第一导电层的条件下执行干刻蚀过程。
2.权利要求1的方法，其中在剥除氮化物膜之前，还包括剥除一定厚度的隔离膜的步骤，所述厚度等于氮化物膜被剥除前的氮化物膜厚度。
3.权利要求1的方法，其中所述干刻蚀过程利用包含CF4和CHF3的至少其一的混合气体来进行。
4.权利要求1的方法，包括利用ICP型设备或MERIE设备进行所述干刻蚀过程。
5.权利要求4的方法，包括通过施加3mTorr-100mTorr压力和500W-1000W的源和偏压功率来进行使用ICP型设备的干刻蚀过程。
6.权利要求4的方法，包括通过施加10mTorr-200mTorr压力和100W-1000W的源和偏压功率来进行使用MERIE设备的干刻蚀过程。
7.权利要求1的方法，包括由氧化物膜或无定形碳形成硬掩模膜。
8.一种制造快闪存储器件的方法，包括以下步骤：
提供其中限定单元区域和周边区域的半导体衬底；
通过在半导体衬底的单元区域和周边区域的第一区域上层叠隧道氧化物膜、第一导电层和氮化物膜，并在半导体衬底的单元区域和周边区域的第二区域上形成隔离膜，而形成浮动栅极图案；
剥除氮化物膜，阻挡周边区域，随后通过干刻蚀过程将单元区域的隔离膜刻蚀至预定厚度以控制隔离膜的有效场高度(EFH)；和
在整个结构上顺序形成介电膜、第二导电层和硬掩模膜，使硬掩模膜图案化以形成控制栅极，并通过连续蚀刻过程蚀刻从介电膜至隧道氧化物膜的预定区域，从而形成浮动栅极，
其中在仅刻蚀隔离膜而不刻蚀第一导电层的条件下执行干刻蚀过程。
9.权利要求8的方法，其中在剥除氮化物膜之前，还包括剥除一定厚度的隔离膜的步骤，所述厚度等于氮化物膜被剥除前的氮化物膜厚度。
10.权利要求8的方法，包括利用包含CF4和CHF3的至少其一的混合气体来进行所述干刻蚀过程。
11.权利要求8的方法，包括利用ICP型设备或MERIE设备进行所述干刻蚀过程。
12.权利要求11的方法，包括通过施加3mTorr-100mTorr压力和500W-1000W的源和偏压功率来进行使用ICP型设备的干刻蚀过程。
13.权利要求11的方法，包括通过施加10mTorr-200mTorr压力和100W-1000W的源和偏压功率来进行使用MERIE设备的干刻蚀过程。
14.权利要求8的方法，还包括在刻蚀单元区域的隔离膜之后，刻蚀单元区域和周边区域的隔离膜至预定厚度以控制隔离膜的最终有效场高度(EFH)的步骤。
15.权利要求8的方法，包括由氧化物膜或无定形碳形成硬掩模膜。
16.一种制造快闪存储器件的方法，包括以下步骤：
提供其中限定单元区域和周边区域的半导体衬底；
在半导体衬底的单元区域和周边区域的第一区域上顺序层叠隧道氧化物膜、第一导电层和氮化物膜，并在半导体衬底的单元区域和周边区域的第二区域上形成隔离膜；
剥除氮化物膜，阻挡周边区域，随后通过干刻蚀过程将单元区域的隔离膜刻蚀至预定厚度以控制隔离膜的有效场高度(EFH)；
在第一导电层上形成第二导电层以使其与隔离膜部分交叠，形成浮动栅极图案；和
在整个结构上顺序形成介电膜、第二导电层和硬掩模膜，使硬掩模膜图案化以形成控制栅极，并通过连续蚀刻过程蚀刻从介电膜至隧道氧化物膜的预定区域，从而形成浮动栅极，
其中在仅刻蚀隔离膜而不刻蚀第一导电层的条件下执行干刻蚀过程。
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