KR100672119B1 - 플래시 메모리 소자의 게이트 형성 방법 - Google Patents
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Abstract
본 발명은 (a) 활성영역과 필드영역이 확정된 반도체 기판의 상기 활성영역에 터널 산화막 및 제 1 폴리실리콘막이 형성되고, 상기 필드영역에 소자 분리막이 형성되는 단계; (b) 상기 활성영역 및 필드영역을 포함한 전체 구조 상부에 유전체막, 제 2 폴리실리콘막, 텅스텐 실리사이드막 및 하드 마스크막을 적층하는 단계; (c) 상기 하드 마스크막, 텅스텐 실리사이드막, 제 2 폴리실리콘막의 소정 영역을 식각하여 유전체막을 노출시키는 단계; (d) 상기 활성영역 및 필드영역의 상기 노출된 유전체막 상부를 제거하는 단계; (e) 상기 활성영역의 상기 제 1 폴리실리콘막을 일부 제거하여 유전체막 혼이 형성되도록 하는 단계; (f) 상기 활성영역의 상기 제 1 폴리실리콘막 및 상기 유전체막 혼의 일부를 제거하는 단계; 및 (g) 상기 활성영역의 상기 제 1 폴리실리콘막 및 상기 유전체막 혼을 완전히 제거하는 단계를 포함하는 플래시 메모리 소자의 게이트 형성 방법을 개시한다.
유전체막 혼(Horn), 어택(Attack), 식각 레서피(Recipe)
Description
도 1은 본 발명에 적용되는 플래시 메모리 소자의 셀 어레이 영역의 일부분을 도시한 평면도.
도 2a 내지 도 2e는 도 1의 선 A-A 를 절취한 상태에서 본 발명의 일 실시예에 따른 플래시 메모리 소자의 게이트 형성 공정을 나타낸 반도체 소자의 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 반도체 기판 102 : 터널산화막
104 : 제 1 폴리실리콘막 106 : 산화막
108 : 유전체막 108a : 유전체막 혼(Horn)
본 발명은 플래시 메모리 소자의 게이트 형성 방법에 관한 것으로서, 특히 게이트 식각공정 중 유전체막 식각시 레서피(Recipe)를 조절하여 식각함으로써, 반도체 기판의 활성영역에 발생하는 어택(Attack)을 방지할 수 있는 플래시 메모리 소자의 게이트 형성 방법에 관한 것이다.
플래쉬 메모리 소자(Flash Memory Device)는 프로그래밍(Programming) 및 지우기(Erase) 특성을 구비한 이피롬(EPROM)과, 전기적으로 프로그래밍 및 지우는 특성을 갖는 이이피롬(EEPROM)의 장점을 살려 제조된 소자이다. 이러한 플래쉬 메모리 소자는 한 개의 트랜지스터(Transistor)로서 한 비트의 저장 상태를 실현하며, 전기적으로 프로그래밍(Programing)과 지우기(Erase)를 할 수 있다.
이와 같은 플래쉬 메모리 셀은 일반적으로 실리콘 기판 상에 형성된 플로팅 게이트(Floating Gate)를 구비하는 수직 적층형 게이트 구조를 갖는다. 다층 게이트 구조는 전형적으로 하나 이상의 터널 산화막 또는 유전체막과, 상기 플로팅 게이트의 상부 또는 주변에 형성된 컨트롤 게이트(Control Gate)를 포함한다.
이하, 종래의 플래시 메모리 소자의 게이트 형성 공정을 간략하게 설명하면서 종래 기술의 문제점을 도출한다.
반도체기판 상부에 소정 두께의 터널 산화막, 플로팅 게이트용 제 1 폴리실리콘막 및 질화막을 순차적으로 형성한다.
질화막 상부에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 마스크로, 질화막, 제 1 폴리실리콘막, 터널산화막 및 반도체 기판의 일부를 식각하여 트랜치를 형성한다. 다음, 갭필 공정을 실시하여 필드영역을 형성한 후, 상기 질화막을 제거한다.
다음, 클리닝 공정을 실시한 후, 유전체막, 컨트롤 게이트용 제 2 폴리실리콘막, 텅스텐실리사이드막 및 하드마스크막을 형성한다.
게이트 식각공정으로, 활성영역 및 필드영역의 하드마스크막, 텅스텐실리사 이드막 및 제 2 폴리실리콘막을 순차적으로 식각한 후, 활성영역의 유전체막 및 제 1 폴리실리콘막 식각과 동시에 필드영역의 유전체막 및 갭필된 산화막 일부가 식각된다.
여기서, 상기 게이트 식각공정은 예컨대 DPS 폴리 챔버라는 동일 챔버에서 실시하는데, 하드마스크막, 텅스텐실리사이드막, 제 2 폴리실리콘막은 옥사이드(Oxide)에 대한 고선택비 레서피(Recipe)를 사용하여 유전체막이 노출될 때까지 식각하며, 유전체막 식각공정은 옥사이드와 폴리(Poly)의 식각 비율이 1:1 이 되는 레서피를 사용하여 유전체막과 제 1 폴리실리콘막이 동일 비율로 식각되도록 실시한다.
그러나, 활성영역 및 필드영역의 유전체막 식각공정 중 필드영역의 유전체막 및 갭필된 산화막 일부 식각과 함께 활성영역의 반도체 기판 탑 코너(Top Corner)도 일부 식각되어 어택(Attack)이 발생되는 문제점이 있다.
본 발명의 목적은 게이트 식각공정 중 유전체막 식각시 레서피(Recipe)를 다단계로 조절하여 식각함으로써, 활성영역의 반도체 기판 탑 코너(Top Corner)에 발생하는 어택(Attack)을 방지할 수 있는 플래시 메모리 소자의 게이트 형성 방법을 제공함에 있다.
또한, 본 발명의 다른 목적은 어택을 방지하기 위해 별도의 스페이서(Spacer) 형성 및 식각공정이 필요치 않아 공정단계를 줄일 수 있는 플래시 메모리 소자의 게이트 형성 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 플래시 메모리 소자의 게이트 형성 방법은, (a) 활성영역과 필드영역이 확정된 반도체 기판의 상기 활성영역에 터널 산화막 및 제 1 폴리실리콘막이 형성되고, 상기 필드영역에 소자 분리막이 형성되는 단계; (b) 상기 활성영역 및 필드영역을 포함한 전체 구조 상부에 유전체막, 제 2 폴리실리콘막, 텅스텐 실리사이드막 및 하드 마스크막을 적층하는 단계; (c) 상기 하드 마스크막, 텅스텐 실리사이드막, 제 2 폴리실리콘막의 소정 영역을 식각하여 유전체막을 노출시키는 단계; (d) 상기 활성영역 및 필드영역의 상기 노출된 유전체막 상부를 제거하는 단계; (e) 상기 활성영역의 상기 제 1 폴리실리콘막을 일부 제거하여 유전체막 혼이 형성되도록 하는 단계; (f) 상기 활성영역의 상기 제 1 폴리실리콘막 및 상기 유전체막 혼의 일부를 제거하는 단계; 및 (g) 상기 활성영역의 상기 제 1 폴리실리콘막 및 상기 유전체막 혼을 완전히 제거하는 단계를 포함한다.
상기 제 1 폴리실리콘막은 800 내지 1200 Å 으로 형성한다.
상기 (d)단계에서 유전체막 상부를 제거한 후, 상기 제 1 폴리실리콘막과 제 1 폴리실리콘막 측벽에 잔류된 유전체막을 100 내지 300 Å 식각한다.
상기 식각공정은 CH4 가스를 이용하여 옥사이드(Oxide)와 폴리(Poly)에 대한 식각율이 1:1 이 되도록 하는 레서피(Recipe)를 사용하여 약 100 내지 300 Å 을 식각한다.
상기 (e)단계는, 폴리의 식각율은 높고, 옥사이드에 대한 식각율은 비교적 낮도록 HBr 및 He 혼합가스, HBr 및 O2 혼합가스 또는 Cl2 및 O2 혼합가스로 실시한다.
상기 (f)단계는, CH4 가스를 이용하여 옥사이드(Oxide)와 폴리(Poly)에 대한 식각율이 1:1 이 되도록 하는 레서피(Recipe)를 사용하여 약 100 내지 300 Å 을 식각한다.
상기 (e)단계에서 형성된 유전체막 혼은 상기 제 1 폴리실리콘막 보다 200 내지 400 Å 높게 형성된다.
상기 (g)단계는, 폴리의 식각율은 높고, 옥사이드에 대한 식각율은 비교적 낮도록 HBr 및 He 혼합가스, HBr 및 O2 혼합가스 또는 Cl2 및 O2 혼합가스로 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 1은 본 발명에 적용되는 플래시 메모리 소자의 셀 어레이 영역의 일부분을 도시한 평면도 이다. 또한, 도 2a 내지 도 2e는 도 1의 선A-A를 절취한 상태에서, 본 발명의 일 실시예에 따른 플래시 메모리 소자의 게이트 형성 공정을 나타낸 반도체 소자의 단면도 이다.
도 1 및 도 2a 를 참조하면, 반도체 기판(100) 상부에 소정 두께의 터널 산화막(102), 플로팅 게이트용 제 1 폴리실리콘막(104) 및 질화막(미도시)을 순차적으로 형성한다. 여기서, 상기 제 1 폴리실리콘막(104)은 800 내지 1200 Å 으로 두 껍게 형성한다.
질화막(미도시) 상부에 포토레지스트 패턴(미도시)을 형성한 후, 포토레지스트 패턴(미도시)을 마스크로, 질화막(미도시), 제 1 폴리실리콘막(104), 터널산화막(102) 및 반도체 기판(100)의 일부를 식각하여 트랜치(Trench)를 형성한다.
산화막(106)으로 갭필 공정을 실시하여 필드영역을 형성한 후, 상기 질화막(미도시)을 제거한 다음, 화학적 기계적 연마 공정(Chemical Mechanical Polishing ; CMP) 및 클리닝 공정을 실시하여 유효 필드 산화막 높이(Effective Field Oxide Height ; EFH)를 조절한다. 여기서, 제 1 폴리실리콘막(104)의 두께는 약 800 Å 정도를 유지시킨다.
전체구조상부에 유전체막(108), 컨트롤 게이트용 제 2 폴리실리콘막(미도시), 텅스텐실리사이드막(미도시) 및 하드마스크막(미도시)을 형성한 후, 동일챔버에서 유전체막(108)이 노출될 때까지 상기 하드마스크막(미도시), 텅스텐실리사이드막(미도시) 및 제 2 폴리실리콘막(미도시)의 일부를 식각하는 게이트 식각공정을 실시한다.
도 2b는 도 2a의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 2b를 참조하면, 게이트 식각공정 중 유전체막(108) 및 제 1 폴리실리콘막(104)을 식각하기 위한 제 1 식각공정을 실시한다.
제 1 식각공정은 유전체막(108) 상부를 제거한 후, 제 1 폴리실리콘막(104)과 제 1 폴리실리콘막(104) 측벽의 유전체막(108)을 동시에 식각하기 위한 공정으 로, CH4 가스를 이용하여 옥사이드(Oxide)와 폴리(Poly)에 대한 식각율이 1:1 이 되도록 하는 레서피(Recipe)를 사용하여 약 100 내지 300 Å 을 식각한다.
도 2c는 도 2b의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 2c를 참조하면, 제 1 폴리실리콘막(104)을 식각하는 제 2 식각공정을 실시한다.
제 2 식각공정은 폴리의 식각율은 높고, 옥사이드에 대한 식각율은 비교적 낮도록 HBr 및 He 혼합가스, HBr 및 O2 혼합가스 또는 Cl2 및 O2 혼합가스로 실시한다.
그러면, 제 1 폴리실리콘막(104)은 약 100 내지 300 Å 식각되나, 제 1 폴리실리콘막(104)의 측벽에 남아있는 유전체막(108)은 식각되지 않아 유전체막 혼(Horn)(108a)이 형성된다. 유전체막 혼(108a)은 상기 식각된 제 1 폴리실리콘막(104)의 높이 보다 200 내지 400 Å 더 높게 형성한다.
도 2d는 도 2c의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 2d를 참조하면, 유전체막 혼(108a) 및 제 1 폴리실리콘막(104)을 식각하기 위한 제 3 식각공정을 실시한다.
제 3 식각공정은 도 2b의 공정과 마찬가지로 유전체막 혼(108a)과 제 1 폴리실리콘막(104)을 동시에 식각하기 위한 공정으로, CH4 가스를 이용하여 옥사이드(Oxide)와 폴리(Poly)에 대한 식각율이 1:1 이 되도록 하는 레서피(Recipe)를 사용하여 약 100 내지 300 Å 을 식각하여 유전체막 혼(108a)이 소량 잔류되도록 한다.
도 2e는 도 2d의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 2e를 참조하면, 폴리의 식각율은 높고, 옥사이드에 대한 식각율은 비교적 낮도록 HBr 및 He 혼합가스, HBr 및 O2 혼합가스 또는 Cl2 및 O2 혼합가스를 이용하여 잔여 제 1 폴리실리콘막(104)을 제거하며, 동시에 도 2d 공정에서 소량 잔류된 유전체막 혼(108a) 도 제거하는 제 4 식각공정을 실시한다. 다음, 클리닝 공정을 실시하여 터널산화막(102)을 제거한다.
전술한 바와 같이, 본 발명은 게이트 식각공정 중 유전체막(108) 식각시 레서피(Recipe)를 다단계로 조절하여 식각함으로써, 활성영역의 반도체 기판(100) 탑 코너에 발생하는 어택(Attack)을 방지할 수 있다.
또한, 본 발명은 어택을 방지하기 위해 별도의 스페이서(Spacer) 형성 및 식각공정이 필요치 않아 공정단계를 줄일 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 게이트 식각공정 중 유전체막 식각시 레서피(Recipe)를 다단계로 조절하여 식각함으로써, 활성영역의 반도체 기판 탑 코너(Top Corner)에 발생하는 어택(Attack)을 방지할 수 있다.
또한, 본 발명은 어택을 방지하기 위해 별도의 스페이서(Spacer) 형성 및 식각공정이 필요치 않아 공정단계를 줄일 수 있다.
Claims (8)
- (a) 활성영역과 필드영역이 확정된 반도체 기판의 상기 활성영역에 터널 산화막 및 제 1 폴리실리콘막이 형성되고, 상기 필드영역에 소자 분리막이 형성되는 단계;(b) 상기 활성영역 및 필드영역을 포함한 전체 구조 상부에 유전체막, 제 2 폴리실리콘막, 텅스텐 실리사이드막 및 하드 마스크막을 적층하는 단계;(c) 상기 하드 마스크막, 텅스텐 실리사이드막, 제 2 폴리실리콘막의 소정 영역을 식각하여 유전체막을 노출시키는 단계;(d) 상기 활성영역 및 필드영역의 상기 노출된 유전체막 상부를 제거하는 단계;(e) 상기 활성영역의 상기 제 1 폴리실리콘막을 일부 제거하여 유전체막 혼이 형성되도록 하는 단계;(f) 상기 활성영역의 상기 제 1 폴리실리콘막 및 상기 유전체막 혼의 일부를 제거하는 단계; 및(g) 상기 활성영역의 상기 제 1 폴리실리콘막 및 상기 유전체막 혼을 완전히 제거하는 단계;를 포함하는 플래시 메모리 소자의 게이트 형성 방법.
- 제 1항에 있어서,상기 제 1 폴리실리콘막은 800 내지 1200 Å 으로 형성하는 플래시 메모리 소자의 게이트 형성 방법.
- 제 1항에 있어서,상기 (d)단계에서 유전체막 상부를 제거한 후, 상기 제 1 폴리실리콘막과 제 1 폴리실리콘막 측벽에 잔류된 유전체막을 100 내지 300 Å 식각하는 플래시 메모리 소자의 게이트 형성 방법.
- 제 3항에 있어서,상기 식각공정은 CH4 가스를 이용하여 옥사이드(Oxide)와 폴리(Poly)에 대한 식각율이 1:1 이 되도록 하는 레서피(Recipe)를 사용하여 약 100 내지 300 Å 을 식각하는 플래시 메모리 소자의 게이트 형성 방법.
- 제 1항에 있어서,상기 (e)단계는,폴리의 식각율은 높고, 옥사이드에 대한 식각율은 비교적 낮도록 HBr 및 He 혼합가스, HBr 및 O2 혼합가스 또는 Cl2 및 O2 혼합가스로 실시하는 플래시 메모리 소자의 게이트 형성 방법.
- 제 1항에 있어서,상기 (f)단계는,CH4 가스를 이용하여 옥사이드(Oxide)와 폴리(Poly)에 대한 식각율이 1:1 이 되도록 하는 레서피(Recipe)를 사용하여 약 100 내지 300 Å 을 식각하는 플래시 메모리 소자의 게이트 형성 방법.
- 제 1항에 있어서,상기 (e)단계에서 형성된 유전체막 혼은 상기 제 1 폴리실리콘막 보다 200 내지 400 Å 높게 형성되는 플래시 메모리 소자의 게이트 형성 방법.
- 제 1항에 있어서,상기 (g)단계는,폴리의 식각율은 높고, 옥사이드에 대한 식각율은 비교적 낮도록 HBr 및 He 혼합가스, HBr 및 O2 혼합가스 또는 Cl2 및 O2 혼합가스로 실시하는 플래시 메모리 소자의 게이트 형성 방법.
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