KR100810417B1 - 플래시 메모리 소자의 게이트 형성 방법 - Google Patents

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    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Abstract

본 발명은 반도체기판 상부에 터널 산화막, 플로팅게이트용 제 1 폴리실리콘막, 유전체막, 컨트롤게이트용 제 2 폴리실리콘막, 텅스텐실리사이드막 및 하드마스크막을 순차적으로 형성하는 단계; 상기 하드마스크막, 텅스텐실리사이드막, 제 2 폴리실리콘막 및 유전체막의 일부를 식각하여 제 1 폴리실리콘막을 노출시키는 단계; 및 상기 노출된 제 1 폴리실리콘막 및 터널산화막을 식각하여 게이트를 형성하되, 상기 제 1 폴리실리콘막 식각공정시, 상기 게이트를 이루는 제 1 폴리실리콘막의 측벽이 소정너비 식각되게 하여 제 1 폴리실리콘막과 제 2 폴리실리콘막 간의 게이트 폭비를 증가시키는 단계를 포함하는 플래시 메모리 소자의 게이트 형성 방법이 개시된다.
DPS, EPD 시스템, 플로팅게이트, 컨트롤게이트, 인가전력(Bias Power)

Description

플래시 메모리 소자의 게이트 형성 방법{Method for forming gate of flash memory device}
도 1a 내지 도 1c는 본 발명의 실시예에 따른 플래시 메모리 소자의 게이트 형성 공정을 나타낸 단면도 이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 반도체 기판 102 : 터널산화막
104 : 제 1 폴리실리콘막 106 : 유전체막
108 : 제 2 폴리실리콘막 110 : 텅스텐실리사이드막
112 : 하드마스크막
본 발명은 플래시 메모리 소자의 게이트 형성 방법에 관한 것으로서, 특히 SA-STI(Self Align-Shallow Trench Isolation)법이 적용되는 70나노 이하 낸드 플래시 디바이스에서 게이트 브릿지를 개선하고, 컨트롤게이트와 플로팅게이트 간의 게이트폭비(Width Ratio)를 개선하여 디바이스의 특성을 향상시킬 수 있는 플래시 메모리 소자의 게이트 형성 방법에 관한 것이다.
플래쉬 메모리 소자(Flash Memory Device)는 프로그래밍(Programming) 및 지우기(Erase) 특성을 구비한 이피롬(EPROM)과, 전기적으로 프로그래밍 및 지우는 특성을 갖는 이이피롬(EEPROM)의 장점을 살려 제조된 소자이다. 이러한 플래쉬 메모리 소자는 한 개의 트랜지스터(Transistor)로서 한 비트의 저장 상태를 실현하며, 전기적으로 프로그래밍(Programing)과 지우기(Erase)를 할 수 있다.
이와 같은 플래쉬 메모리 셀은 일반적으로 실리콘 기판 상에 형성된 플로팅 게이트(Floating Gate)를 구비하는 수직 적층형 게이트 구조를 갖는다. 다층 게이트 구조는 전형적으로 하나 이상의 터널 산화막 또는 유전체막과, 상기 플로팅 게이트의 상부 또는 주변에 형성된 컨트롤 게이트(Control Gate)를 포함한다.
이하, 종래의 플래시 메모리 소자의 게이트 형성 공정을 간략하게 설명한다.
반도체기판 상부에 터널산화막을 형성한 후, 예컨대 폴리실리콘으로 반도체 기판의 활성영역들에만 제 1 폴리실리콘막을 형성하고, 제 1 폴리실리콘막 상부에 소자분리막의 일부와 중첩되도록 제 2 폴리실리콘막을 형성한다. 상기 제 1 폴리실리콘막 및 제 2 폴리실리콘막은 플로팅게이트로 사용된다.
전체구조상부에 유전체막(셀 스트링 영역의 경우), 컨트롤 게이트로 사용되는 제 3 폴리실리콘막, 텅스텐실리사이드막 및 하드마스크막을 형성한 다음 게이트 형성을 위해, 상기 하드마스크막, 텅스텐실리사이드막, 제 3 폴리실리콘막, 유전체막, 제 2 폴리실리콘막, 제 1 폴리실리콘막 및 터널산화막의 일부를 순차적으로 식각한다. 그로인하여 게이트가 형성된다.
그러나, 상기와 같은 종래 플래시 메모리 소자의 게이트 형성 방법은 게이트 를 형성하기 위한 식각공정을 서로 다른 챔버(Chamber)에서 공정을 진행해야 하는 불편함이 있고, 특히, 제 1 폴리실리콘막과 필드 옥사이드(Field Oxide) 계면 프로파일(Profile)은 SA-STI 식각공정시 형성된 경사 프로파일로 인하여 제 1 폴리실리콘막이 필드 옥사이드 아래에 존재하여 게이트 식각공정시 잔류물(Residue)의 소스(Source)가 되는 문제점이 있다.
또한, 유전체막 부근의 게이트폭과 터널산화막 부근의 게이트폭의 비는 셀 특성에 매우 중요한 변수이다. 즉, 터널산화막 부근의 폭 보다 유전체막 부근의 폭이 클수록 셀의 커플링 비가 증가하여 셀특성이 향상됨에도 불구하고, 종래 기술은 HBr/O2 계열의 가스만을 사용하여 플로팅게이트를 식각함으로써, 그 프로파일이 적합하지 않게 되어 컨트롤게이트와 플로팅게이트 간 높은 게이트폭비를 얻을 수 없는 문제점이 있다.
본 발명의 목적은 게이트 식각공정을 동일 챔버 내에서 실시하여 70나노 이하 낸드 플래시 디바이스에서 게이트 브릿지를 개선하고, 플로팅게이트 식각시 인가전력을 조절하여 컨트롤게이트와 플로팅게이트 간의 게이트폭비(Width Ratio)를 개선함으로써, 디바이스의 특성을 향상시킬 수 있는 플래시 메모리 소자의 게이트 형성 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 플래시 메모리 소자의 게이트 형성 방법은, 반도체기판 상부에 터널 산화막, 플로팅게이트용 제 1 폴리실리콘막, 유전체막, 컨트롤게이트용 제 2 폴리실리콘막, 텅스텐실리사이드막 및 하드마스크막을 순차적으로 형성하는 단계와, 상기 하드마스크막, 텅스텐실리사이드막, 제 2 폴리실리콘막 및 유전체막의 일부를 식각하여 상기 제 1 폴리실리콘막을 노출시키는 단계, 및 상기 노출된 제 1 폴리실리콘막 및 터널산화막을 식각하여 게이트를 형성하되, 상기 제 1 폴리실리콘막 식각공정시, 상기 게이트를 이루는 상기 제 1 폴리실리콘막의 측벽이 소정너비 식각되게 하여 상기 제 1 폴리실리콘막의 폭을 제 2 폴리실리콘막의 폭 보다 작도록 식각 하는 단계를 포함한다.
상기 제 1 폴리실리콘막 식각공정은, CF4 가스를 플라즈마 상태로 변형한 이온을 80 내지 100 W 의 낮은 인가전력으로 실시한다.
또한, 본 발명의 다른 실시예에 따른 플래시 메모리 소자의 게이트 형성 방법은, DPS, DSP+ 또는 DSPⅡ 챔버 내에서 게이트 식각공정을 실시하는 플래시 메모리 소자의 게이트 형성 방법에 있어서, 반도체기판 상부에 터널 산화막, 플로팅게이트용 제 1 폴리실리콘막, 유전체막, 컨트롤게이트용 제 2 폴리실리콘막, 텅스텐실리사이드막 및 하드마스크막을 순차적으로 형성하는 단계와, 상기 하드마스크막 및 텅스텐실리사이드막 일부를 식각하는 단계와, 상기 제 2 폴리실리콘막 식각공정을 실시하는 단계, 및 상기 유전체막, 제 1 폴리실리콘막 및 터널산화막을 식각하는 단계를 포함를 포함한다.
상기 1차 식각 공정은 4 내지 15 mT의 압력, 300 내지 1000 W의 탑파워(Top Power), 30 내지 150 W의 인가전력(Bias Power), 10 내지 30 SCCM 의 NF3, 10 내지 100 SCCM의 Cl2, 1 내지 10 SCCM의 O2, 10 내지 50 SCCM의 N2, 50 내지 200 SCCM의 He 하에서 실시한다.
상기 제1 식각공정은 식각 타겟을 상기 DPS, DSP+ 또는 DSPⅡ 챔버장비에 장착된 EPD 시스템을 활용하여 조절하고 주변회로 영역의 제 2 폴리실리콘막이 노출되는 지점으로 실시한다.
상기 NF3 가스(Gas) 대신 CF4 또는 SF6 가스를 사용한다.
상기 1차 식각 공정 후 추가적으로 2차 식각 공정을 진행하며, 상기 2차 식각 공정은 10 내지 30 mT의 압력, 300 내지 1000 W의 탑파워(Top Power), 20 내지 50 W의 인가전력(Bias Power), 50 내지 150 SCCM의 Cl2, 50 내지 200 SCCM의 HE, 1 내지 10 SCCM의 N2 하에서 실시한다.
상기 2차 식각 공정은 식각 타겟을 상기 1차 식각공정에 사용된 EPD 타임의 40 내지 80 % 에 해당되게 조절하여 실시한다.
상기 제 2 폴리실리콘막 식각공정은 10 내지 80 mT의 압력, 300 내지 1000 W의 탑파워(Top Power), 50 내지 200 W의 인가전력(Bias Power), 50 내지 200 SCCM의 HBr, 1 내지 10 SCCM의 O2, 1 내지 200 SCCM의 He 하에서 실시한다.
상기 제 2 폴리실리콘막 식각공정의 식각타겟은 웨이퍼 전영역에서 유전체막 상부에 존재하는 제 2 폴리실리콘막이 제거되는 지점으로 한다.
상기 제 1 폴리실리콘막을 식각하는 1차 식각 공정은 2 내지 10 mT의 압력, 400 내지 600 W의 탑파워(Top Power), 80 내지 100 W의 인가전력(Bias Power) 하에서 CF4 가스를 이용하여 실시한다.
상기 제3 식각공정은 식각 타겟을 DPS 장비에 장착된 EPD 시스템을 활용하여 조절하고 주변회로 영역의 터널산화막이 노출되는 지점까지 진행하며, EPD 타임은 5 내지 30 % 추가로 진행한다.
상기 1차 식각 공정 후 추가적으로 2차 식각 공정을 진행하며, 상기 2차 식각 공정은, 10 내지 80 mT의 압력, 300 내지 1000 W의 탑파워(Top Power), 50 내지 200 W의 인가전력(Bias Power), 50 내지 200 SCCM의 HBr, 0 내지 5 SCCM의 O2, 0 내지 200 SCCM의 He 하에서 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 플래시 메모리 소자의 게이트 형성 공정을 나타낸 반도체 소자의 단면도 이다.
도 1a를 참조하면, 반도체기판(100) 상부에 터널산화막(102), 플로팅 게이트용 제 1 폴리실리콘막(104), 유전체막(106), 컨트롤게이트용 제 2 폴리실리콘막(108), 텅스텐실리사이드막(110) 및 하드마스크막(112)을 순차적으로 형성한다. 유전체막(106)은 ONO 구조를 갖는다.
여기서, 터널산화막(102)과 제 1 폴리실리콘막(104) 사이에는 SA-STI(Self Align-Shallow Trench Isolation)법 공정상 제 1 폴리실리콘막(104)과 함께 플로팅게이트로 사용되는 다른 폴리실리콘막이 형성될 수 있으나 본 발명의 도면에서는 도시하지 않는다.
하드마스크막(112) 상부에 감광막 패턴을 형성하고, 감광막 패턴을 마스크로 게이트 형성을 위한 식각공정을 실시한다. 이하, 게이트 식각공정은 일예로, AMAT사 DPS 챔버(Chamber), DSP+ 또는 DSPⅡ에서 실시하며, 먼저 텅스텐실리사이드막(110)을 식각하여 제 2 폴리실리콘막(108)을 노출시킨다.
텅스텐실리사이드막(110) 식각공정은 제1 및 제2 식각 공정으로 나누어 실시하며, 제1 식각 공정은 4 내지 15 mT의 압력, 300 내지 1000 W의 탑파워(Top Power), 30 내지 150 W의 인가전력(Bias Power), 10 내지 30 SCCM 의 NF3, 10 내지 100 SCCM의 Cl2, 1 내지 10 SCCM의 O2, 10 내지 50 SCCM의 N2, 50 내지 200 SCCM의 He 하에서 실시한다. NF3 가스(Gas) 대신 CF4 또는 SF6 가스를 사용할 수도 있다.
여기서, 제1 식각공정은 식각 타겟을 DPS 장비에 장착된 EPD 시스템을 활용하여 조절하고 주변회로 영역의 넓은 패턴의 컨트롤게이트용 제 2 폴리실리콘막(108)이 노출되는 시점에서 식각공정을 멈춘다.
제2 식각공정은 10 내지 30 mT의 압력, 300 내지 1000 W의 탑파워(Top Power), 20 내지 50 W의 인가전력(Bias Power), 50 내지 150 SCCM의 Cl2, 50 내지 200 SCCM의 HE, 1 내지 10 SCCM의 N2 하에서 실시한다.
여기서, 제2 식각공정은 식각 타겟을 제1 식각공정에 사용된 EPD 타임의 40 내지 80 % 에 해당되게 조절하여 실시한다.
도 1b는 도 1a의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 1b를 참조하면, 도 1a의 공정으로 노출된 제 2 폴리실리콘막(108)을 식각하여 유전체막(106)을 노출시킨다.
제 2 폴리실리콘막(108) 식각공정은 10 내지 80 mT의 압력, 300 내지 1000 W의 탑파워(Top Power), 50 내지 200 W의 인가전력(Bias Power), 50 내지 200 SCCM의 HBr, 1 내지 10 SCCM의 O2, 1 내지 200 SCCM의 He 하에서 실시한다.
상기 제 2 폴리실리콘막(108) 식각공정의 식각타겟은 웨이퍼 전영역에서 유전체막(106) 상부에 존재하는 제 2 폴리실리콘막(108)이 제거하는 식각타겟이다.
도 1c는 도 1b의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 1c를 참조하면, 도 1b의 공정에서 노출된 유전체막(106)을 제거한 후, 제 1 폴리실리콘막(104)을 제거하는 제3 식각공정과 제4 식각공정을 실시한다.
제3 식각공정은, 2 내지 10 mT의 압력, 400 내지 600 W의 탑파워(Top Power), 80 내지 100 W의 인가전력(Bias Power) 하에서 CF4 가스를 이용하여 실시한다.
즉, CF4 가스를 플라즈마 상태로 변형한 이온을 100 W 이하의 낮은 인가전력으로 식각하여 이온의 직진성을 감소시키는 방법으로, 게이트를 이루는 제 1 폴리실리콘막(104)의 측벽이 소정너비 식각되게 함으로써 제 1 폴리실리콘막(104)과 제 2 폴리실리콘막(108) 간의 게이트 폭비를 증가시킨다.
또한, CF4 가스는 폴리실리콘의 옥사이드에 대한 선택비가 1:1 내지 1:1.2로 매우 낮아, SA-STI 공정법의 특성상 필드 산화막 아래에 있는 플로팅게이트용 폴리실리콘도 식각이 되어 브릿지 현상을 방지하는 효과가 있다.
제3 식각공정은 식각 타겟을 DPS 장비에 장착된 EPD 시스템을 활용하여 조절하고 주변회로 영역의 넓은 패턴의 터널산화막(102)이 노출되는 시점까지 진행하며, EPD 타임은 5 내지 30 % 추가로 진행한다.
제4 식각공정은, 10 내지 80 mT의 압력, 300 내지 1000 W의 탑파워(Top Power), 50 내지 200 W의 인가전력(Bias Power), 50 내지 200 SCCM의 HBr, 1 내지 5 SCCM의 O2, 1 내지 200 SCCM의 He 하에서 실시하여 터널산화막(102)을 노출시킨다. 다음, 노출된 터널산화막(102)을 식각하여 게이트를 형성한다.
전술한 바와 같이, 본 발명은 게이트 식각공정을 동일 챔버 내에서 실시하여 70나노 이하 낸드 플래시 디바이스에서 게이트 브릿지를 개선하고, 플로팅게이트용 제 1 폴리실리콘막(104) 식각시 인가전력을 조절함으로써, 컨트롤게이트용 제 2 폴리실리콘막(108)과 제 1 폴리실리콘막(104) 간의 게이트폭비(Width Ratio)를 개선하여 디바이스의 특성을 향상시킬 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 게이트 식각공정을 동일 챔버 내에서 실시하여 70나노 이하 낸드 플래시 디바이스에서 게이트 브릿지를 개선하고, 플로팅게이트 식각시 인가전력을 조절함으로써, 컨트롤게이트와 플로팅게이트 간의 게이트폭비(Width Ratio)를 개선하여 디바이스의 특성을 향상시킬 수 있다.

Claims (13)

  1. 반도체기판 상부에 터널 산화막, 플로팅게이트용 제 1 폴리실리콘막, 유전체막, 컨트롤게이트용 제 2 폴리실리콘막, 텅스텐실리사이드막 및 하드마스크막을 순차적으로 형성하는 단계;
    상기 하드마스크막, 텅스텐실리사이드막, 제 2 폴리실리콘막 및 유전체막의 일부를 식각하여 상기 제 1 폴리실리콘막을 노출시키는 단계; 및
    상기 노출된 제 1 폴리실리콘막 및 터널산화막을 식각하여 게이트를 형성하되, 상기 제 1 폴리실리콘막 식각공정시, 상기 게이트를 이루는 상기 제 1 폴리실리콘막의 측벽이 소정너비 식각되게 하여 상기 제 1 폴리실리콘막의 폭을 제 2 폴리실리콘막의 폭 보다 작도록 식각 하는 단계;
    를 포함하는 플래시 메모리 소자의 게이트 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 폴리실리콘막 식각공정은,
    CF4 가스를 플라즈마 상태로 변형한 이온을 80 내지 100 W 의 인가전력으로 실시하는 플래시 메모리 소자의 게이트 형성 방법.
  3. DPS, DSP+ 또는 DSPⅡ 챔버 내에서 게이트 식각공정을 실시하는 플래시 메모리 소자의 게이트 형성 방법에 있어서,
    반도체기판 상부에 터널 산화막, 플로팅게이트용 제 1 폴리실리콘막, 유전체막, 컨트롤게이트용 제 2 폴리실리콘막, 텅스텐실리사이드막 및 하드마스크막을 순차적으로 형성하는 단계;
    상기 하드마스크막 및 텅스텐실리사이드막 일부를 식각하는 단계;
    상기 제 2 폴리실리콘막 식각공정을 실시하는 단계;
    상기 유전체막, 제 1 폴리실리콘막 및 터널산화막을 식각하는 단계;
    를 포함하는 플래시 메모리 소자의 게이트 형성 방법.
  4. 제 3 항에 있어서,
    상기 텅스텐실리사이드막을 식각하는 1차 식각 공정은 4 내지 15 mT의 압력, 300 내지 1000 W의 탑파워(Top Power), 30 내지 150 W의 인가전력(Bias Power), 10 내지 30 SCCM 의 NF3, 10 내지 100 SCCM의 Cl2, 1 내지 10 SCCM의 O2, 10 내지 50 SCCM의 N2, 50 내지 200 SCCM의 He 하에서 실시하는 플래시 메모리 소자의 게이트 형성 방법.
  5. 제 4 항에 있어서,
    상기 1차 식각 공정은 타겟을 상기 DPS, DSP+ 또는 DSPⅡ 챔버장비에 장착된 EPD 시스템을 활용하여 조절하고 주변회로 영역의 제 2 폴리실리콘막이 노출되는 지점으로 실시하는 플래시 메모리 소자의 게이트 형성 방법.
  6. 제 4 항에 있어서,
    상기 NF3 가스(Gas) 대신 CF4 또는 SF6 가스를 사용하는 플래시 메모리 소자의 게이트 형성 방법.
  7. 제 4 항에 있어서,
    상기 1차 식각 공정 후 추가적으로 2차 식각 공정을 진행하여 상기 제2 폴리 실리콘막을 노출시키며, 상기 2차 식각 공정은 10 내지 30 mT의 압력, 300 내지 1000 W의 탑파워(Top Power), 20 내지 50 W의 인가전력(Bias Power), 50 내지 150 SCCM의 Cl2, 50 내지 200 SCCM의 He, 1 내지 10 SCCM의 N2 하에서 실시하는 플래시 메모리 소자의 게이트 형성 방법.
  8. 제 7 항에 있어서,
    상기 2차 식각 공정은 식각 타겟을 상기 1차 식각공정에 사용된 EPD 타임의 40 내지 80 % 에 해당되게 조절하여 실시하는 플래시 메모리 소자의 게이트 형성 방법.
  9. 제 3 항에 있어서,
    상기 제 2 폴리실리콘막 식각공정은 10 내지 80 mT의 압력, 300 내지 1000 W의 탑파워(Top Power), 50 내지 200 W의 인가전력(Bias Power), 50 내지 200 SCCM의 HBr, 1 내지 10 SCCM의 O2, 1 내지 200 SCCM의 He 하에서 실시하는 플래시 메모리 소자의 게이트 형성 방법.
  10. 제 3 항에 있어서,
    상기 제 2 폴리실리콘막 식각공정의 식각타겟은 웨이퍼 전영역에서 유전체막 상부에 존재하는 제 2 폴리실리콘막이 제거되는 지점으로 하는 플래시 메모리 소자의 게이트 형성 방법.
  11. 제 3 항에 있어서,
    상기 제 1 폴리실리콘막을 식각하는 1차 식각 공정은 2 내지 10 mT의 압력, 400 내지 600 W의 탑파워(Top Power), 80 내지 100 W의 인가전력(Bias Power) 하에서 CF4 가스를 이용하여 실시하는 플래시 메모리 소자의 게이트 형성 방법.
  12. 제 11 항에 있어서,
    상기 1차 식각 공정은 식각 타겟을 DPS 장비에 장착된 EPD 시스템을 활용하여 조절하고 주변회로 영역의 터널산화막이 노출되는 지점까지 진행하며, EPD 타임은 5 내지 30 % 추가로 진행하는 플래시 메모리 소자의 게이트 형성 방법.
  13. 제 11 항에 있어서,
    상기 1차 식각 공정 후 추가적으로 2차 식각 공정을 진행하여 상기 터널 산화막을 노출시키며, 상기 2차 식각 공정은 10 내지 80 mT의 압력, 300 내지 1000 W의 탑파워(Top Power), 50 내지 200 W의 인가전력(Bias Power), 50 내지 200 SCCM의 HBr, 1 내지 5 SCCM의 O2, 1 내지 200 SCCM의 He 하에서 실시하는 플래시 메모리 소자의 게이트 형성 방법.
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