KR100805053B1 - 플래시 메모리 소자의 제조방법 - Google Patents

플래시 메모리 소자의 제조방법 Download PDF

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Abstract

본 발명은 컨트롤 게이트용 폴리실리콘막을 식각할 때 컨트롤 게이트용 폴리실리콘막의 측벽에 발생하는 플라즈마 챠지에 의해서 선택 트랜지스터의 컨트롤 게이트용 폴리실리콘막과 첫번째 워드라인에 접속되는 메모리 셀의 컨트롤 게이트용 폴리실리콘막을 오버 식각하여 언더컷(undercut)을 형성함으로써, 선택 트랜지스터의 게이트와 첫번째 워드라인에 접속되는 메모리 셀의 게이트 간의 스페이스를 넓힐 수 있는 낸드형 플래시 메모리 소자의 제조방법을 제공한다.
플라즈마 챠지, 낸드형 플래시, 언더컷

Description

플래시 메모리 소자의 제조방법{Method for manufacturing a flash memory device}
도 1은 일반적인 낸드형 플래시 메모리 소자의 레이아웃을 나타낸다.
도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따른 낸드형 플래시 메모리 소자의 제조방법을 나타낸 공정 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
110 : 반도체 기판 111 : 터널 산화막
112 : 플로팅 게이트용 폴리실리콘막 113 : ONO 유전막
114 : 컨트롤 게이트용 폴리실리콘막 115 : 텅스텐 질화막
116 : 텅스텐막 117 : 하드 마스크
119 : 컨트롤 게이트용 도전막
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로서, 특히 프로그램 디스터브를 개선하기 위한 낸드형 플래시 메모리 소자의 제조방법에 관한 것이다.
도 1은 낸드형 플래시 메모리 소자의 레이아웃을 나타낸다.
도 1을 참조하면, 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 32개의 메모리 셀들(MC0-MC31)이 존재하는데, 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 직렬로 연결되는 메모리 셀들의 개수는 디바이스 및 밀도(density)를 고려하여 16개, 32개, 64개로 구성된다.
소스 선택 라인(SSL 혹은 DSL)에 가장 인접한 워드라인 WL0에 접속되는 메모리 셀 MC0의 문턱전압(Threshold voltage)은 소스 선택 라인(SSL)에 접속되는 소스 선택 트랜지스터(SST)의 영향으로 워드라인 WL1-WL31에 접속되는 메모리 셀(M1-MC31)과 다른 문턱전압을 갖는다.
따라서, 소스 드레인 선택 트랜지스터(SST)의 게이트와 메모리 셀 MC0의 게이트 간의 스페이스를 넓히면, 워드라인 WL0에 접속되는 메모리 셀 MC0의 문턱전압(Vt)이 다른 워드라인 WL1-WLn에 접속되는 메모리 셀 MC1-MC31의 문턱전압과 같게 된다.
그러나, 소스 선택 트랜지스터(SST)와 메모리 셀 MC0 간의 스페이스(space)를 넓히면 메모리 셀 MC0이 다른 메모리 셀 MC0-MC31과 다른 환경에서 노광되므로 패턴 붕괴(collapse)와 박막화(thinning)를 야기시킨다.
본 발명이 이루고자 하는 기술적 과제는 게이트 식각 시에 게이트의 측벽에 발생하는 플라즈마 챠지에 의해서 선택 트랜지스터의 게이트와 첫번째 워드라인에 접속되는 메모리 셀의 게이트 간의 스페이스를 넓히는데 있다.
상술한 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 제조방법은, 터널 산화막, 플로팅 게이트용 폴리실리콘막, 유전막 및 컨트롤 게이트용 도전막이 형성된 반도체 기판이 제공되는 단계, 선택 트랜지스터의 게이트와 첫번째 워드라인에 접속되는 메모리 셀의 게이트의 상기 컨트롤 게이트용 도전막이 언더컷을 갖도록 상기 컨트롤 게이트용 도전막을 패터닝하는 단계, 및 상기 유전막 및 상기 플로팅 게이트용 폴리실리콘막을 식각하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명 하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 동일한 참조부호는 동일한 부재를 나타낸다.
도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따른 낸드형 플래시 메모리 소자의 공정 단면도를 나타낸다.
우선, 메모리 셀(MC0, MC1)의 게이트와 소스 선택 트랜지스터(SST 혹은 DST)의 게이트를 형성하기 위해, 반도체 기판(110) 상에 터널 산화막(111), 플로팅 게이트용 폴리실리콘막(112), ONO 유전막(113), 컨트롤 게이트용 폴리실리콘막(114), 텅스텐 질화막(WN;115), 텅스텐막(W;116) 및 하드 마스크(117)를 증착한다. 이때, 폴리실리콘막(114), 텅스텐 질화막(115) 및 텅스텐막(116)은 컨트롤 게이트용 도전막(119)으로 형성된다. 여기서, 소스 선택 트랜지스터(SST)의 ONO 유전막(113)은 일부가 제거된다. 또한, 플로팅 게이트용 폴리실리콘막(112)은 일측 방향으로 패터닝되어 형성된다.
도 2a를 참조하면, 하드 마스크(117)를 패터닝한 후에 패터닝된 하드 마스크(117)를 이용하여 텅스텐막(116)과 텅스텐 질화막(115)을 주 식각 가스로서 플라즈마 가스, 즉 NF3/Cl2, CF4/Cl2, 또는 NF3/CF4/Cl2를 이용하여 식각한다. 보조 식각 가스로서는 플라즈마를 안정화시키기는 He를 첨가하거나 텅스텐 측벽 패시베이션 가스인 N2를 첨가한다. 그리고 나서, 잔류된 텅스텐막(116) 및 텅스텐 질화막(115)과, 폴리실리콘막(114)의 일부를 주 식각 가스로서 NF3 또는 CF4를 이용하여 식각한다. 보조 식각 가스로서는 플라즈마를 안정화시키는 He를 첨가하거나 텅스텐 측벽 패시베이션 가스인 N2를 첨가한다. 이때, 폴리실리콘막(114)의 식각량은 전체 폴리실리콘막(114)의 식각량의 30-80%이다.
그 다음에, 잔류된 폴리실리콘막(114)의 일부를 주 식각 가스로서 HBr을 이용하여 식각한다. 보조 식각 가스로서 플라즈마를 안정화시키는 He를 첨가하거나 선택비를 조절하기 위하여 O2를 첨가한다. 이때 식각 후 잔류된 폴리실리콘막(114)의 두께는 0-400Å인 것이 바람직하다.
도 2b를 참조하면, 소스 선택 트랜지스터(SST)의 게이트용에 잔류된 폴리실리콘막(114)과 첫번째 워드라인에 접속되는 메모리 셀(MC0)의 게이트용에 잔류된 폴리실리콘막(114)을 식각 가스로서 HBr/O2를 이용하여 오버 식각(over etch)한다. 이때, HBr/O2 비율은 100:1~100:6이다.
상술한 식각공정에 의해서, 소스 선택 트랜지스터(SST)의 게이트용 폴리실리콘막(114)과 첫번째 워드라인에 접속되는 메모리 셀(MCO)의 게이트용 폴리실리콘막(114)은 ONO 유전막(113)위에서 언더컷(undercut)된다. 즉, 상기의 잔류된 컨트롤 게이트용 폴리실리콘막(114) 식각 공정에 의해 플라즈마 챠지가 컨트롤 게이트용 폴리실리콘막(114)의 측벽에 축적되어 컨트롤 게이트용 폴리실리콘막(114)의 측벽이 어택됨으로써 언더컷이 발생되게 된다. 이렇게 컨트롤 게이트용 폴리실리콘막(114)이 언더컷되면, 소스 선택 트랜지스터(SST)의 게이트와 이것에 가장 인접한 첫번째 워드라인에 접속되는 메모리 셀(MC0)의 게이트 간의 스페이스가 넓어지게 된다.
컨트롤 게이트용 폴리실리콘막(114)의 식각 장비로는 ICP(Inductive Coupled Plasma) 타입의 식각 챔버, CCP(Capacitive Coupled Plasma) 타입의 식각 챔버, 또는 마이크로파 타입(Micro-wave type)의 식각 챔버를 사용한다.
도 2c를 참조하면, 소스 선택 트랜지스터(SST)의 하드 마스크(117) 상에 포토 레지스트 패턴(118)을 증착하고 이 포토 레지스트 패턴(118)을 이용해서 하드 마스크(117)를 일부 식각한다. 다음에, ONO 유전막(113)을 F이 첨가된 식각 가스를 이용하여 셀프 얼라인(self align) 식각하고, 플로팅 게이트용 폴리실리콘막(112)을 HBr, Cl 계열의 식각 가스를 이용하여 셀프 얼라인 식각한다. 이러한 플로팅 게이트용 폴리실리콘막(112)은 도 2c와 다르게 수직하게 식각되어도 된다. 이때, ONO 유전막(113)과 플로팅 게이트용 폴리실리콘막(112)의 식각 장비로는 ICP 타입의 식각 챔버, CCP 타입의 식각 챔버, 또는 마이크로파 타입(Micro-wave type)의 식각 챔버를 사용한다.
그 다음에, 도 2d에 도시한 바와 같이, 포토 레지스트 패턴(118)을 제거해야 한다.
상술한 바와 같은 공정에 의하면, 소스 선택 트랜지스터(SST)의 컨트롤 게이트용 폴리실리콘막과 첫번째 워드라인에 접속되는 메모리 셀(MC0)의 컨트롤 게이트용 폴리실리콘막에서 언더컷이 발생하여 이들 게이트 간의 스페이스가 넓어지게 된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 의하면, 첫번째 워드라인에 접속되는 메모리 셀에 프로그램 디스터브가 발생하는 것을 방지할 수 있어 디바이스 수율(yield)을 향상시킬 수 있다.
또한, 메모리 셀의 문턱전압 분포를 개선시킬 수 있어 멀티-레벨 칩을 용이하게 구현할 수 있다.

Claims (19)

  1. 터널 산화막, 플로팅 게이트용 폴리실리콘막, 유전막 및 컨트롤 게이트용 도전막이 형성된 반도체 기판이 제공되는 단계;
    선택 트랜지스터의 게이트와 첫번째 워드라인에 접속되는 메모리 셀의 게이트의 상기 컨트롤 게이트용 도전막이 언더컷을 갖도록 상기 컨트롤 게이트용 도전막을 패터닝하는 단계; 및
    상기 유전막 및 상기 플로팅 게이트용 폴리실리콘막을 식각하는 단계를 포함하는 플래시 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 컨트롤 게이트용 도전막은 폴리실리콘막, 텅스텐 질화막 및 텅스텐막의 적층막으로 형성되는 플래시 메모리 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 언더컷은 상기 컨트롤 게이트용 도전막의 폴리실리콘막에서만 형성되는 플래시 메모리 소자의 제조 방법.
  4. 제 2 항에 있어서, 상기 컨트롤 게이트용 도전막을 패터닝하는 단계는,
    상기 텅스텐막 및 상기 텅스텐 질화막의 일부를 식각하는 단계;
    잔류된 상기 텅스텐막 및 상기 텅스텐 질화막과 상기 폴리실리콘막의 일부를 식각하는 단계;
    잔류된 상기 폴리실리콘막의 일부를 식각하는 단계; 및
    선택 트랜지스터의 게이트와 첫번째 워드라인에 접속되는 메모리 셀의 게이트에 잔류된 상기 폴리실리콘막을 오버 식각하여 언더컷을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 텅스텐막 및 상기 텅스텐 질화막은 주식각 가스로서 NF3/Cl2, CF4/Cl2, 또는 NF3/CF4/Cl2를 이용하여 식각하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  6. 제 4 항에 있어서,
    상기 텅스텐막 및 상기 텅스텐 질화막은 보조 식각 가스로서 He 또는 N2를 이용하여 식각하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  7. 제 4 항에 있어서,
    상기 잔류된 상기 텅스텐막 및 상기 텅스텐 질화막과 상기 폴리실리콘막의 일부는 주 식각 가스로서 NF3 또는 CF4를 이용하여 식각하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  8. 제 4 항에 있어서,
    상기 잔류된 상기 텅스텐막 및 상기 텅스텐 질화막과, 상기 폴리실리콘막의 일부는 보조 식각 가스로서 He 또는 N2를 이용하여 식각하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  9. 제 4 항에 있어서,
    상기 잔류된 상기 텅스텐막 및 상기 텅스텐 질화막과 상기 폴리실리콘막의 일부를 식각할 때, 상기 폴리실리콘막의 식각량은 전체 폴리실리콘막의 식각량의 30%-80%인 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  10. 제 4 항에 있어서,
    상기 잔류된 폴리실리콘막의 일부를 식각할 때, 주 식각 가스로서 HBr을 이용하여 식각하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  11. 제 4 항에 있어서,
    상기 잔류된 폴리실리콘막의 일부를 식각할 때, 보조 식각 가스로서 He 또는 O2를 이용하여 식각하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  12. 제 4 항에 있어서
    상기 잔류된 폴리실리콘막의 일부를 식각할 때, 상기 폴리실리콘막을 0-400Å의 두께만큼 잔류시키는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  13. 제 4 항에 있어서,
    상기 선택 트랜지스터의 게이트와 상기 첫번째 워드라인에 접속되는 메모리 셀의 게이트에 잔류된 상기 폴리실리콘막은 식각 가스로서 HBr/O2를 이용하여 식각하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 HBr/O2 비율은 100:1~100:6인 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  15. 제 4 항에 있어서,
    상기 오버 식각에 의해서 상기 첫번째 워드라인에 접속되는 메모리 셀의 컨트롤 게이트용 폴리실리콘막과 상기 선택 트랜지스터의 컨트롤 게이트용 폴리실리콘막의 언더컷이 조절되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  16. 제 4 항에 있어서,
    상기 폴리실리콘막을 식각할 때 식각장비로서 ICP 타입의 식각 챔버, CCP 타입의 식각 챔버 또는 마이크로파 타입의 식각 챔버를 이용하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  17. 제 1 항에 있어서,
    상기 유전막을 식각할 때 F가 첨가된 식각가스를 사용하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  18. 제 1 항에 있어서,
    상기 플로팅 게이트용 폴리실리콘막은 HBr 또는 Cl 계열의 식각가스를 이용하여 식각하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  19. 제 1 항에 있어서,
    상기 유전막 및 상기 플로팅 게이트용 폴리실리콘막을 식각할 때 식각장비로서 ICP 타입의 식각 챔버, CCP 타입의 식각 챔버 또는 마이크로파 타입의 식각 챔버를 이용하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
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