JP2012094880A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】半導体装置の製造方法は、下地領域上に、第1のピッチで配置された複数のダミーラインパターン21cを形成する工程と、ダミーラインパターン21cの両長側面に形成された所定マスク部分を有し、ダミーラインパターンを囲む閉ループ形状のマスクパターン25cを形成する工程と、ダミーラインパターン21cを除去する工程と、マスクパターン25cの両端部分を除去して所定マスク部分を残す工程と、所定マスク部分をマスクとして用いて下地領域をエッチングする工程とを備える。
【選択図】図10
Description
13…フローティングゲート電極膜 14…素子分離領域
15…電極間絶縁膜 16…コントロールゲート電極膜
21…マスク膜
21a、21b…マスクパターン(第1のマスクパターン)
21c…ダミーラインパターン
22…ハードマスク膜 22a、22b…ハードマスクパターン
23a、23b、24、24c、26…フォトレジストパターン
25c…側壁マスクパターン(第2のマスクパターン)
25a、25b…側壁マスクパターン
25ap、25bp、25cp…所定マスク部分
Claims (2)
- 下地領域上に、第1のピッチで配置された複数のダミーラインパターンを形成する工程と、
前記ダミーラインパターンの両長側面に形成された所定マスク部分を有し、前記ダミーラインパターンを囲む閉ループ形状のマスクパターンを形成する工程と、
前記ダミーラインパターンを除去する工程と、
前記マスクパターンの両端部分を除去して前記所定マスク部分を残す工程と、
前記所定マスク部分をマスクとして用いて前記下地領域をエッチングする工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 前記マスクパターンを形成する工程は、
前記ダミーラインパターンを覆う被覆膜を形成する工程と、
前記被覆膜を異方性エッチングして前記マスクパターンを形成する工程と、
を含むことを特徴とする請求項1に記載の半導体装置の製造方法。
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JPH0855920A (ja) * | 1994-08-15 | 1996-02-27 | Toshiba Corp | 半導体装置の製造方法 |
JP2003318286A (ja) * | 2002-04-12 | 2003-11-07 | Internatl Business Mach Corp <Ibm> | フィン・メモリ・セルおよびその製造方法 |
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US9190453B2 (en) | 2013-03-22 | 2015-11-17 | Takashi Nakazawa | Magnetic memory and manufacturing method thereof |
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