JP2012038848A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】メモリセルの素子領域の両端部に位置するラインの倒れを防止する。
【解決手段】本実施形態の半導体装置は、半導体基板と、前記半導体基板上に設けられたメモリセルの素子領域と、前記メモリセルの素子領域にラインアンドスペースパターン状に形成された活性領域および素子分離領域とを備える。前記活性領域のうちの前記メモリセルの素子領域の両端から１本目および２本目のラインは、２つ以上に分割された部分ラインで構成される。２本の部分ラインの分割側の端部は、連結パターンにより連結されて終端化されている。
【選択図】図１

Description

本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。

側壁転写プロセス（側壁加工プロセス）を用いてリソグラフィの解像度限界以下の微細なラインアンドスペースパターンを形成する方法が知られている。この側壁転写プロセスによりライン及びスペースの各幅寸法が数十ナノメートル以下の微細なラインアンドスペースパターンを形成できる。

例えばＮＡＮＤ型フラッシュメモリ装置のメモリセルの素子領域においては、活性領域となるラインと素子分離領域となるスペースが周期的に並んだラインアンドスペースパターンが形成される。このラインアンドスペースパターンを上記側壁転写プロセスにより形成した場合、メモリセルの素子領域の両端に位置するライン以外のラインは、隣接する２本のラインの両端部が連結された細長矩形枠状をなすラインであるため、倒れに対して十分な強度を有している。これに対して、メモリセルの素子領域の両端に位置するラインは、メモリセルの素子領域の最外周を囲むような形状の矩形枠状をなすラインであるため、ほぼ孤立して存在するラインとなり、倒れに対して弱い。このため、メモリセルの素子領域の加工プロセス中におけるドライエッチングや薬液処理により、上記両端部のラインの倒れや縒れが発生するおそれがあった。

特開２００９−１４６９６６号公報

そこで、メモリセルの素子領域の両端部に位置するラインの倒れを防止することができる半導体装置および半導体装置の製造方法を提供する。

本実施形態の半導体装置は、半導体基板と、前記半導体基板上に設けられたメモリセルの素子領域と、前記メモリセルの素子領域にラインアンドスペースパターン状に形成された活性領域および素子分離領域とを備える。前記活性領域のうちの前記メモリセルの素子領域の両端から１本目および２本目のラインは、２つ以上に分割された部分ラインで構成される。２本の部分ラインの分割側の端部は、連結パターンにより連結されて終端化されている。

本実施形態の半導体装置の製造方法は、被加工材上に犠牲膜を形成する工程と、前記犠牲膜上にライン幅とスペース幅の比率が１対１のラインアンドスペースパターンにパターニングされたレジスト膜を形成する工程とを備える。そして、前記レジスト膜をスリミングすることにより前記ラインアンドスペースパターンのラインの幅寸法を加工前の幅寸法の１／２にする工程と、前記レジスト膜をマスクにして前記犠牲膜を加工した後、前記レジスト膜を除去する工程とを備える。更に、加工された前記犠牲膜のラインアンドスペースパターンのラインの側壁部に側壁膜を形成する工程と、前記犠牲膜を除去する工程と、前記ラインパターンをマスクに、前記被加工材を加工する工程とを備える。更にまた、前記レジスト膜を形成する工程において、前記ラインアンドスペースパターンのうちのメモリセルの素子領域の両端から１本目のラインに、１個または複数の切れ目を形成し、前記ラインを複数に分割した。

第１実施形態を示すものであって、側壁転写プロセスを用いて形成したラインアンドスペースパターンの一部を示す模式的な平面図 リソグラフィ技術により形成したラインアンドスペースパターンの一部を示す模式的な平面図 製造工程の一段階における模式的な断面図（その１） 製造工程の一段階における模式的な断面図（その２） 製造工程の一段階における模式的な断面図（その３） 製造工程の一段階における模式的な断面図（その４） 製造工程の一段階における模式的な断面図（その５） 製造工程の一段階における模式的な断面図（その６） 製造工程の一段階における模式的な断面図（その７） 第２実施形態を示すものであって、メモリセル領域の一部を示す模式的な平面図 第３実施形態を示す図１０相当図 第４実施形態を示す図１０相当図

以下、複数の実施形態について、図面を参照して説明する。尚、各実施形態において、実質的に同一の構成部位には同一の符号を付し、説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。

（第１実施形態）
第１実施形態について、図１ないし図９を参照しながら説明する。本実施形態では、側壁転写プロセスを用いて、リソグラフィの解像度限界で形成したラインアンドスペースパターン（ラインの幅寸法とスペースの幅寸法が同じもの）のピッチの１／２のピッチを有するラインアンドスペースパターンを形成する。そして、この形成したラインアンドスペースパターンで、半導体基板のメモリセルの素子領域に素子分離溝を形成する。尚、メモリセルの素子領域は、Ｐｌａｎｅとも称される領域であり、メモリセルがアレイ状に設けられた領域であり、ワンチップに１個または複数個設けられる。

まず、リソグラフィの解像度限界で形成するラインアンドスペースのレジストパターン１は、図２に示すような形状である。このラインアンドスペースパターン１は、ライン２の幅寸法ｄ１と、スペース３の幅寸法ｄ２が同じ寸法のパターンである。レジストパターン１の各ライン２の両端部には、連結パターン４がそれぞれ設けられている。

この連結パターン４により、レジストパターン１は各ライン２の端部が連結されて終端化された形状を有する構成となっている。このライン２の端部の終端化構成により、ライン２及びスペース３の各幅寸法ｄ１、ｄ２が数十ｎｍ程度という微細なパターンであっても、ライン２の端部の倒れを抑制することができる。

更に、レジストパターン１の図２中の左右方向の両端に位置するライン２（左端のライン２のみ図示する）には、１個または複数個として例えば２個の切れ目５が形成されている。即ち、両端に位置するライン２は、２個の切れ目５により、３つの部分ライン６、７、８に分割されている。上記切れ目５の開口幅寸法ａ１は、ライン２（スペース３）の幅寸法ｄ１とほぼ同じ寸法に設定されている。

このような構成のレジストパターン１に対して側壁転写プロセスを用いて形成したラインアンドスペースパターン９を、図１に示す。この図１に示したラインアンドスペースパターン９は、ライン１０の幅寸法ｄ３とスペース１１の幅寸法ｄ４とが同じ寸法であり、且つ、上記レジストパターン１のライン２及びスペース３の各幅寸法ｄ１（ｄ２）の１／２の寸法のパターンである。

ラインアンドスペースパターン９の各ライン１０の端部は、連結パターン１２により隣接するライン１０の端部に連結されて終端化されている。連結パターン１２の幅寸法は、ライン２の幅寸法ｄ１と同じ寸法である。この場合、図１中の左端（右端）から４本目以降のライン１０は、２本ずつその両端部が連結パターン１２により連結されることにより、細長の矩形枠形状に構成されている。

また、図１中の左端（右端）から１本目および２本目のライン１０、１０は、レジストパターン１（図２参照）の３つに分割された部分ライン６、７、８と対応するように、３つの部分ライン１３、１４、１５、１６、１７、１８に分割されている。上部の２本の部分ライン１３、１４は、下端部が連結パターン１２により連結されて終端化されている。上部の一方の部分ライン１３の上端部は、図示しない右端から１本目のライン１０の部分ライン１３の上端部に連結パターン１２（上辺に沿って配置されたパターン）により連結されて終端化されている。上部の他方の部分ライン１４の上端部は、左端から３本目のライン１０の上端部に連結パターン１２により連結されて終端化されている。

中間部の２本の部分ライン１５、１６は、両端部が連結パターン１２により連結されて終端化されている。下部の２本の部分ライン１７、１８は、上端部が連結パターン１２により連結されて終端化されている。下部の一方の部分ライン１７の下端部は、図示しない右端から１本目のライン１０の部分ライン１７の下端部に連結パターン１２（下辺に沿って配置されたパターン）により連結されて終端化されている。下部の他方の部分ライン１８の下端部は、左端から３本目のライン１０の下端部に連結パターン１２により連結されて終端化されている。

尚、本実施形態においては、図１のラインアンドスペースパターン９で半導体基板のメモリセルの素子領域に活性領域（ライン１０に対応）および素子分離溝（スペース１１に対応）がラインアンドスペースパターン状に形成される。

次に、レジストパターン１（図２参照）に対して側壁転写技術を用いてラインアンドスペースパターン９（図１参照）を形成し、半導体基板に素子分離溝を形成する製造工程について、図３ないし図９を参照して説明する。

まず、図３に示すように、半導体基板（被加工材）１９上に、ポリシリコン膜またはアモルファスシリコン膜等を有する犠牲膜（芯材膜）２０を形成する。続いて、犠牲膜２０上にレジスト膜２１を形成した後、リソグラフィ技術によりレジスト膜２１をパターニングし、ライン２の幅寸法ｄ１とスペース３の幅寸法ｄ２が同一寸法（ライン幅とスペース幅の比率が１対１）のラインアンドスペースのレジストパターン１を形成する。

このレジストパターン１のライン２（及びスペース３）の幅寸法ｄ１（ｄ２）は、最終的にマスク材として形成するラインアンドスペースパターン９（図８参照）のライン１０（及びスペース１１）の幅寸法ｄ３（ｄ４）の２倍の寸法である。換言すると、ここで形成したレジストパターン１のライン２（及びスペース３）の幅寸法ｄ１（ｄ２）の１／２の幅寸法のライン１０（及びスペース１１）を有するラインアンドスペースパターン９を最終的に形成する。ここで形成したレジストパターン１の上面図が図２に示されるパターンである。

次に、図４に示すように、スリミング技術を用いて図３のレジスト膜２１を加工し、レジスト膜２１のライン２２の幅寸法ｃ１がスリミング前のレジスト膜２１のライン２の幅寸法ｄ１の１／２であって、ライン２２の幅寸法ｃ１がスペース２３の幅寸法ｃ２の１／３となるラインアンドスペースパターン２４を形成する。

続いて、図５に示すように、図４のレジスト膜２１（ラインアンドスペースパターン２４）をマスクにしてＲＩＥ法により犠牲膜２０を加工した後、アッシングによりレジスト膜２１を除去する。この場合、犠牲膜２０のラインアンドスペースパターン（芯材パターン）２５のライン（芯材）２６の幅寸法ｃ１が、スペース２７の幅寸法ｃ２の１／３となる関係を維持するよう加工する。

次いで、図６に示すように、図５の加工された犠牲膜２０（ラインアンドスペースパターン２５）上に、犠牲膜２０とエッチング選択比が十分取れる例えばシリコン窒化膜等を有する側壁膜２８をＬＰ−ＣＶＤ法により形成する。この側壁膜２８の膜厚は、犠牲膜２０のラインアンドスペースパターン２５のライン２６の幅寸法ｃ１と同一寸法とする。即ち、犠牲膜２０のラインアンドスペースパターン２５のライン２６の側壁部に形成される側壁膜２８の膜厚（側壁膜厚）寸法ｆが、犠牲膜２０のライン２６の幅寸法ｃ１と同一寸法となるように構成する。

この後、図７に示すように、側壁膜２８をエッチバックし、犠牲膜２０のラインアンドスペースパターン２５のライン２６の側壁部に側壁膜２８を残す加工を行う。続いて、図８に示すように、側壁膜２８で挟まれた犠牲膜２０（のラインアンドスペースパターン２５のライン２６）を除去する。これにより、半導体基板１９上に側壁膜２８を有するラインアンドスペースパターン９が形成される。ここで形成されたラインアンドスペースパターン９の上面図が図１に示されるパターンである。

図８に示すラインアンドスペースパターン９は、ライン１０の幅寸法ｄ３とスペース１１の幅寸法ｄ４が同一である。更に、ラインアンドスペースパターン９のライン１０（スペース１１）の幅寸法ｄ３（ｄ４）は、リソグラフィで形成したレジストパターン（ラインアンドスペースパターン）１（図２、図３参照）のライン２（スペース３）の幅寸法ｄ１（ｄ２）の１／２の寸法となる。

次に、図９に示すように、図８のラインアンドスペースパターン９をマスク材として、ＲＩＥ法により半導体基板１９に素子分離溝２９を形成し、活性領域３０を分断する。そして、上記素子分離溝２９に素子分離絶縁膜を埋め込み、素子分離領域を形成する。

このような構成の本実施形態においては、図１に示すように、メモリセルの素子領域において、左端（右端）から１本目および２本目のライン１０、１０を、３つの部分ライン１３、１４、１５、１６、１７、１８に分割した。そして、上部の２本の部分ライン１３、１４の下端部を連結パターン１２により連結し、上部の部分ライン１４の上端部を、左端から３本目のライン１０の上端部に連結パターン１２により連結した。更に、中間部の２本の部分ライン１５、１６の両端部を連結パターン１２により連結した。更に、下部の２本の部分ライン１７、１８の上端部を連結パターン１２により連結し、下部の部分ライン１４の下端部を、左端から３本目のライン１０の下端部に連結パターン１２により連結した。

このように構成したので、左端（右端）から１本目のライン１０（３つの部分ライン１３、１５、１７）の配線の長さを、従来構成に比べて大幅に（ほぼ１／３程度に）短縮することができると共に、連結パターン１２（側壁転写プロセスにより形成したループ部分）により２本のライン１０で支え合うように構成できる。この結果、左端（右端）から１本目のライン１０の倒れに対する強度を十分高くすることができる。これにより、メモリセルの素子領域の加工プロセス中におけるドライエッチングや薬液処理により、メモリセルの素子領域の上記左端（右端）のライン１０の倒れや縒れが発生することを防止できる。

尚、本実施形態においては、メモリセルの素子領域の左端（右端）から１０〜２０本程度の活性領域３０（ライン１０）は、いわゆるダミー領域であり、使用（通電動作）されることがない領域である。このため、左端（右端）から１本目および２本目の活性領域３０（ライン１０）に、側壁転写プロセスにより形成したループ部分（分割部分、連結パターン１２部分）が設けられていても支障がない。

（第２実施形態）
図１０は、第２実施形態を示すものである。この図１０には、前記した側壁転写プロセスを用いてラインアンドスペースパターン９に対応して半導体基板１９に形成した活性領域３０（ライン１０に対応）および素子分離領域３１（スペース１１に対応）が示されると共に、活性領域３０に直交するように形成されたメモリセルトランジスタのワード線ＷＬおよび選択ゲートトランジスタの選択ゲート線ＳＧＬ１、ＳＧＬ２が示されている。

この構成の場合、ワード線ＷＬと活性領域３０は、格子状に構成されており、例えばワード線ＷＬ３２本（図１０には３本図示する）を１組とするＮＡＮＤ列を構成している。尚、ワード線ＷＬ６４本を１組とするＮＡＮＤ列を構成しても良い。上記ＮＡＮＤ列の両端には、それぞれ一対の選択ゲート線ＳＧＬ１、ＳＧＬ２が形成されている。各一対の選択ゲート線ＳＧＬ１、ＳＧＬ２のうちの一方がドレイン側であり、他方がソース側である。ソース側の選択ゲート線ＳＧＬ１（または２）間の活性領域３０には、ソース線コンタクトＣＳ（図示しない）が形成され、ドレイン側の選択ゲート線ＳＧＬ２（または１）間の活性領域３０には、ビット線コンタクトＣＢ（図示しない）が形成されている。

そして、ＮＡＮＤ列をひとつおきにソース/ドレイン反転させて、ビット線コンタクトＣＢおよびソース線コンタクトＣＳを隣接ＮＡＮＤ列間で共用し、繰り返し配置することにより、セルアレイを形成している。また、ワード線ＷＬと交差する活性領域３０上にはメモリセルトランジスタのゲート電極ＭＧが形成され、選択ゲート線ＳＧＬ１、ＳＧＬ２と交差する活性領域３上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。

ここで、第２実施形態においては、活性領域３０のうちの図１０中の左端から１本目および２本目のライン３０、３０（ラインアンドスペースパターン９のライン１０、１０に対応）の分割部分を、選択ゲート線ＳＧＬ１、ＳＧＬ１（ＳＧＬ２、ＳＧＬ２）間に配置した。この場合、活性領域３０のうちの上記１本目および２本目のライン３０、３０は、３つに分割された部分ライン３３、３４、３５、３６、３７、３８（ラインアンドスペースパターン９の部分ライン１３、１４、１５、１６、１７、１８に対応）で構成されている。そして、２本の部分ライン１３、１４、１５、１６、１７、１８の分割側の端部は、連結パターン３２（ラインアンドスペースパターン９の連結パターン１２に対応）により連結されて終端化されている。更に、上記３つに分割された部分ライン３３、３４、３５、３６、３７、３８の分割部分、即ち、連結パターン３２（即ち、連結パターン１２に相当する部分、側壁転写プロセスにより形成したループに相当する部分）を、選択ゲート線ＳＧＬ１、ＳＧＬ１（ＳＧＬ２、ＳＧＬ２）間に配置した。尚、図１０には、メモリセルの素子領域の左端側の構成を図示したが、メモリセルの素子領域の右端側の構成もほぼ同様な構成となっている。

また、上述した以外の第２実施形態の構成は、第１実施形態の構成と同じ構成となっている。従って、第２実施形態においても、第１実施形態とほぼ同じ作用効果を得ることができる。特に、第２実施形態においては、活性領域３０のうちのメモリセルの素子領域の両端から１本目および２本目のライン３０、３０の分割部分、即ち、連結パターン３２（側壁転写プロセスにより形成したループに相当する部分）を、ワード線ＷＬ間よりもスペースの幅寸法が広い選択ゲート線ＳＧＬ１、ＳＧＬ１（ＳＧＬ２、ＳＧＬ２）間に配置した。この構成によれば、上記ループに相当する部分３２を形成するためにレジストパターン１のライン２に入れた切れ目５によりレジストパターン１の端部のライン２の長さ方向の寸法バラつきが生じるおそれがあるが、スペースの幅寸法がワード線ＷＬ間よりも広い選択ゲート線ＳＧＬ１、ＳＧＬ２間に上記ループ部分を配置することにより、上記寸法バラつきが生じてもその悪影響を防止することができる。即ち、活性領域３０とワード線ＷＬ及び選択ゲート線ＳＧＬ１、ＳＧＬ１との間の位置ズレによる不具合の発生を抑制することができる。

（第３実施形態）
図１１は、第３実施形態を示すものである。尚、第２実施形態と同一構成には、同一符号を付している。この第３実施形態では、図１１に示すように、活性領域３０のうちの左端から１本目および２本目のライン３０、３０（ラインアンドスペースパターン９のライン１０、１０に対応）に１個の分割部分を設けると共に、左端から３本目および４本目のライン３０、３０（ライン１０、１０に対応）にも１個の分割部分を設けた。そして、各分割部分、即ち、連結パターン３２（即ち、連結パターン１２に相当する部分、側壁転写プロセスにより形成したループに相当する部分）を、選択ゲート線ＳＧＬ１、ＳＧＬ１（ＳＧＬ２、ＳＧＬ２）間に配置するように構成した。尚、図１１には、メモリセルの素子領域の左端側の構成を図示したが、メモリセルの素子領域の右端側の構成もほぼ同様な構成となっている。

また、上述した以外の第３実施形態の構成は、第２実施形態の構成と同じ構成となっている。従って、第３実施形態においても、第２実施形態とほぼ同じ作用効果を得ることができる。

（第４実施形態）
図１２は、第４実施形態を示すものである。尚、第３実施形態と同一構成には、同一符号を付している。この第４実施形態では、図１２に示すように、活性領域３０のうちの左端から１本目および２本目のライン３０、３０（ラインアンドスペースパターン９のライン１０、１０に対応）に１個の分割部分を設けると共に、左端から３本目および４本目のライン３０、３０（ライン１０、１０に対応）に１個の分割部分を設け、更に、左端から５本目および６本目のライン３０、３０（ライン１０、１０に対応）に１個の分割部分を設けた。

そして、各分割部分、即ち、連結パターン３２（即ち、連結パターン１２に相当する部分、側壁転写プロセスにより形成したループに相当する部分）を、選択ゲート線ＳＧＬ１、ＳＧＬ１（ＳＧＬ２、ＳＧＬ２）間に配置した。尚、図１２には、メモリセルの素子領域の左端側の構成を図示したが、メモリセルの素子領域の右端側の構成もほぼ同様な構成となっている。

また、上述した以外の第４実施形態の構成は、第３実施形態の構成と同じ構成となっている。従って、第４実施形態においても、第３実施形態とほぼ同じ作用効果を得ることができる。

（その他の実施形態）
以上説明した複数の実施形態に加えて以下のような構成を採用しても良い。
上記した第１および第２実施形態では、活性領域３０のうちのメモリセルの素子領域の両端から１本目および２本目のライン３０、３０（ラインアンドスペースパターン９のライン１０、１０に対応）に２個の分割部分（連結パターン３２、即ち、連結パターン１２に相当する部分、側壁転写プロセスにより形成したループに相当する部分）を設けたが、これに限られるものではなく、上記１本目および２本目のライン３０、３０に１個または３個以上の分割部分を設けても良い。

第２実施形態では、活性領域３０のうちのメモリセルの素子領域の両端から１本目および２本目のライン３０、３０（ラインアンドスペースパターン９のライン１０、１０に対応）に設けた２個の分割部分を、選択ゲート線ＳＧＬ１、ＳＧＬ１（ＳＧＬ２、ＳＧＬ２）間に配置するように構成したが、これに代えて、全ての選択ゲート線ＳＧＬ１、ＳＧＬ１（ＳＧＬ２、ＳＧＬ２）間にそれぞれ上記分割部分を配置するように、上記分割部分を多数設ける構成としても良い。また、一部の選択ゲート線ＳＧＬ１、ＳＧＬ１（ＳＧＬ２、ＳＧＬ２）間にそれぞれ上記分割部分を配置するように、上記分割部分を複数設ける構成としても良い。

第３実施形態では、活性領域３０のうちのメモリセルの素子領域の両端から１本目および２本目のライン３０、３０（ラインアンドスペースパターン９のライン１０、１０に対応）に設けた１個の分割部分、並びに、両端から３本目および４本目のライン３０、３０に相当する部分に設けた１個の分割部分を、選択ゲート線ＳＧＬ１、ＳＧＬ１（ＳＧＬ２、ＳＧＬ２）間に配置するように構成したが、全ての選択ゲート線ＳＧＬ１、ＳＧＬ１（ＳＧＬ２、ＳＧＬ２）間にそれぞれ上記分割部分を配置するように、上記分割部分を両端から１本目ないし４本目のライン３０、３０に多数設けるように構成しても良い。また、一部の選択ゲート線ＳＧＬ１、ＳＧＬ１（ＳＧＬ２、ＳＧＬ２）間にそれぞれ上記分割部分を配置するように、上記分割部分を両端から１本目ないし４本目のライン３０、３０に複数設けるように構成しても良い。

第４実施形態では、活性領域３０のうちのメモリセルの素子領域の両端から１本目および２本目のライン３０、３０（ラインアンドスペースパターン９のライン１０、１０に対応）に設けた１個の分割部分、両端から３本目および４本目のライン３０、３０に設けた１個の分割部分、並びに、両端から５本目および６本目のライン３０、３０に設けた１個の分割部分を、選択ゲート線ＳＧＬ１、ＳＧＬ１（ＳＧＬ２、ＳＧＬ２）間に配置するように構成したが、全ての選択ゲート線ＳＧＬ１、ＳＧＬ１（ＳＧＬ２、ＳＧＬ２）間にそれぞれ上記分割部分を配置するように、上記分割部分を両端から１本目ないし６本目のライン３０、３０に多数設けるように構成しても良い。また、一部の選択ゲート線ＳＧＬ１、ＳＧＬ１（ＳＧＬ２、ＳＧＬ２）間にそれぞれ上記分割部分を配置するように、上記分割部分を両端から１本目ないし６本目のライン３０、３０に複数設けるように構成しても良い。更に、両端から７本目以降の２本のライン３０、３０に１個または複数個の分割部分を設け、該分割部分を選択ゲート線ＳＧＬ１、ＳＧＬ２間に配置するように構成しても良い。

以上のように、本実施形態の半導体装置によると、活性領域のうちのメモリセルの素子領域の両端から１本目および２本目のラインを、２つ以上に分割された部分ラインで構成し、２本の部分ラインの分割側の端部を、連結パターンにより連結して終端化するように構成したので、メモリセルの素子領域の両端部に位置するラインの倒れを防止することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

図面中、１はレジストパターン、２はライン、３はスペース、４は連結パターン、５は切れ目、９はラインアンドスペースパターン、１０はライン、１１はスペース、１２は連結パターン、１３、１４、１５、１６、１７、１８は部分ライン、１９は半導体基板、２０は犠牲膜、２１はレジスト膜、２８は側壁膜、２９は素子分離溝、３０は活性領域（ライン）、３１は素子分離領域、３２は連結パターン、３３、３４、３５、３６、３７、３８は部分ラインである。

Claims (5)

1. 半導体基板と、
   前記半導体基板上に設けられたメモリセルの素子領域と、
   前記メモリセルの素子領域にラインアンドスペースパターン状に形成された活性領域および素子分離領域とを備え、
   前記活性領域のうちの前記メモリセルの素子領域の両端から１本目および２本目のラインは、２つ以上に分割された部分ラインで構成され、
   ２本の部分ラインの分割側の端部は、連結パターンにより連結されて終端化されていることを特徴とする半導体装置。
2. 前記活性領域のうちの前記メモリセルの素子領域の両端から３本目以降の２本のラインは、２つ以上に分割された部分ラインで構成され、
   前記３本目以降の２本のラインの部分ラインの分割側の端部は、連結パターンにより連結されて終端化されていることを特徴とする請求項１記載の半導体装置。
3. 前記活性領域に直交するように形成されたメモリセルトランジスタのワード線および選択ゲートトランジスタの選択ゲート線を備え、
   前記活性領域のうちの前記メモリセルの素子領域の両端から１本目および２本目のラインの分割部分を、前記選択ゲート線間に配置したことを特徴とする請求項１記載の半導体装置。
4. 前記活性領域のうちの前記メモリセルの素子領域の両端から３本目以降の２本のラインの分割部分を、前記選択ゲート線間に配置したことを特徴とする請求項２記載の半導体装置。
5. 被加工材上に犠牲膜を形成する工程と、
   前記犠牲膜上にライン幅とスペース幅の比率が１対１のラインアンドスペースパターンにパターニングされたレジスト膜を形成する工程と、
   前記レジスト膜をスリミングすることにより前記ラインアンドスペースパターンのラインの幅寸法を加工前の幅寸法の１／２にする工程と、
   前記レジスト膜をマスクにして前記犠牲膜を加工した後、前記レジスト膜を除去する工程と、
   加工された前記犠牲膜のラインアンドスペースパターンのラインの側壁部に側壁膜を形成する工程と、
   前記犠牲膜を除去する工程と、
   前記ラインパターンをマスクに、前記被加工材を加工する工程とを備えた半導体装置の製造方法であって、
   前記レジスト膜を形成する工程において、前記ラインアンドスペースパターンのうちのメモリセルの素子領域の両端から１本目のラインに、１個または複数の切れ目を形成し、前記ラインを複数に分割したことを特徴とする半導体装置の製造方法。

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