KR102166353B1 - 전도성 라인들을 포함하는 반도체 디바이스들 및 반도체 디바이스들을 형성하는 방법 - Google Patents

전도성 라인들을 포함하는 반도체 디바이스들 및 반도체 디바이스들을 형성하는 방법 Download PDF

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윌리엄 알. 브라운
제나 엘. 러손
팀 에이치. 보사트
브라이언 알. 왓슨
니콜레이 에이. 미린
데이비드 에이. 큐레이
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마이크론 테크놀로지, 인크
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Abstract

전도성 라인들을 포함하는 반도체 디바이스가 개시된다. 제 1 전도성 라인들 각각은 제 1 부분, 제 2 부분, 및 확대된 부분을 포함하고, 확대된 부분은 제 1 전도성 라인의 제 1 부분 및 제 2 부분을 연결한다. 반도체 디바이스는 제 2 전도성 라인들을 포함하고, 제 2 전도성 라인들의 적어도 일부는 한쌍의 제 1 전도성 라인들 사이에 배치되고, 각각의 제 2 전도성 라인은 그것의 다른 부분들 보다 제 2 전도성 라인의 끝단 부분에 더 큰 단면적을 포함한다. 반도체 디바이스는 제 1 전도성 라인들 및 제 2 전도성 라인들의 각각 위에 패드를 포함하고, 제 2 전도성 라인들의 각각 위에 패드는 그것의 끝단 부분 위에 있고 제 1 전도성 라인들의 각각 위에 패드는 그것의 확대된 부분 위에 있다.

Description

전도성 라인들을 포함하는 반도체 디바이스들 및 반도체 디바이스들을 형성하는 방법{SEMICONDUCTOR DEVICES INCLUDING CONDUCTIVE LINES AND METHODS OF FORMING THE SEMICONDUCTOR DEVICES}
우선권 주장
본 출원은 “SEMICONDUCTOR DEVICES INCLUDING CONDUCTIVE LINES 및 METHODS OF FORMING THE SEMICONDUCTOR DEVICES”에 대하여 2015년 8월 28일에 출원된 미국 특허 출원 일련 번호 14/838,768의 출원일의 이익을 주장한다.
기술분야
본 출원에서 개시된 실시예들은 각각의 전도성 라인이 전도성 라인의 다른 부분들보다 컨택 랜딩 패드에 대하여 상당히 더 큰 면적을 갖는 확대된 부분을 포함하는 전도성 라인들을 갖는 반도체 디바이스들 및 이런 전도성 라인들 및 반도체 디바이스들을 형성하는 방법들에 관한 것이다.
메모리 디바이스들은 전자 시스템들에 데이터 스토리지를 제공한다. 메모리 디바이스들은 메모리 셀들에 데이터를 기록하고 판독하기 위해 하나 이상의 전도성 라인들, 예컨대 액세스 라인들 (예를 들어, 워드라인들) 및 데이터 라인들 (예를 들어, 디지트 라인들, 예컨대 비트 라인들)에 동작가능하게(operatively) 결합된 메모리 셀들을 포함할 수 있다. 개별 메모리 셀은 워드 라인 및 비트 라인을 사용하는 어드레스 디코딩 회로를 통해 판독, 프로그램 또는 소거 동작을 위해 액세스되는 바이트 또는 워드와 같은 개별적으로 어드레스 가능한 그룹으로 조직화된다. 메모리 셀들은 워드 라인과 비트 라인 (예를 들어, 3 차원 ("3D") 크로스 포인트 메모리와 같은 크로스 포인트 어레이 (cross-point array)에서와 같이) 사이의 교차점(intersection)에 위치 할 수 있다. 워드 라인들의 각각 및 디지트 라인들의 각각은 메모리 셀과 전기적으로 통신 할 수 있다. 각 메모리 셀을 어드레싱(address)하기 위해, 메모리 셀과 통신하는 워드 라인 또는 디지트 라인에 전압이 인가 될 수 있다.
일부 메모리 어레이에서, 워드 라인 또는 디지트 라인에 대한 컨택은 소위 " 샤크 조(shark jaw)" 레이아웃을 이용하여 이루어진다. 도 1은 각각 컨택 랜딩 패드(landing pad) (14)에 연결된 전도성 라인 (2)을 포함하는 "샤크 조" 레이아웃을 도시한다. 전도성 라인 (2)은 컨택 랜딩 패드 (14) 상에 형성된 컨택들(16)에 의해 전압 서플라이에 연결된다.
"샤크 조" 레이아웃에서, 전도성 라인 (2)은 컨택 랜딩 패드 (14)의 각 쌍이 인접한 쌍의 컨택 랜딩 패드 (14)로부터 삽입되는 실질적으로 "L-자형(L-shaped)"이다. 그러나, 컨택 랜딩 패드 (14)의 각 쌍이 컨택 랜딩 패드 (14)의 인접한 쌍으로부터 삽입되기 때문에, "샤크 조" 레이아웃은 반도체 장치의 부지(real estate)를 낭비한다. 반도체 소자의 디자인 크기가 축소됨에 따라, 낭비되는 실체는 반도체 소자 상에 형성 될 수 있는 전체 전도성 라인들 (2)의 수를 최소화한다.
또한, 피처 크기가 더 작은 반도체 소자가 형성됨에 따라, 인접한 전도성 라인의 근접도는 전도성 컨택을 전도성 라인들에 형성 할 때 문제가 될 수 있다. 예를 들어, 감소된 피처 사이즈들에서, 전도성 컨택들을 전도성 라인들과 정합하고 정렬하는 것이 어려울 수 있다. 잘못 배치 된 전도성 컨택들이 하나 이상의 전도성 라인에 걸쳐 있을 수 있고 전도성 컨택들에 의해 컨택된 전도성 라인을 가로 질러 단락을 일으킬 수 있다. "샤크 조" 레이아웃은 디바이스 피처가 축소됨에 따라 발생하는 정합 및 정렬 이슈를 해결하지 못한다.
도 1은 소위 "샤크 조" 레이아웃을 갖는 선행 기술의 전도성 라인 구성의 개략도이다.
도 2a 내지도 14는 본 발명의 일 실시예에 따른, 다양한 제조 단계 동안 반도체 디바이스의 단면도 및 평면도이다.
도 15a 내지도 15e는 본 발명의 다른 실시예에 따른, 다양한 제조 단계 동안의 반도체 장치의 평면도들이다.
도 16a 내지도 16c는 본 발명의 또 다른 실시예에 따른, 다양한 제조 단계 동안의 반도체 장치의 평면도이다.
본원에 포함된 예시들은 임의의 특정 시스템들 또는 반도체 디바이스들의 실제 도면들인 것으로 의도되지 않으며, 단순히 본 출원의 실시예들을 설명하기 위해 사용되는 이상적인 표현들이다. 도면들 사이에 공통적인 엘리먼트들 및 피처들은 동일한 수치 지정을 유지할 수 있다.
이하의 설명은 본 출원에 설명된 실시예들의 철저한 설명을 제공하기 위해 재료 유형들, 재료 두께들, 및 프로세싱 조건들과 같은, 특정 세부사항들을 제공한다. 그러나, 이 기술분야의 숙련자는 본 출원의 개시의 실시예들이 이들 특정 세부사항들을 이용하지 않고 실시될 수 있다는 것을 이해할 것이다. 실제로, 실시예들은 반도체 산업에 이용된 종래의 제작 기술들과 함께 실시될 수 있다. 게다가, 본 출원에 제공되는 설명은 전도성 라인들 또는 반도체 디바이스 구조를 제조하기 위한 완벽한 프로세스 흐름을 형성하지 않으며, 이하에 설명되는 반도체 장치 구조들은 완벽한 반도체 장치를 형성하지 않는다. 단지 본 출원에 설명된 실시예들을 이해하기 위해 필요한 이들 프로세스 동작들 및 구조들만이 이하에서 상세히 설명된다. 완전한 반도체 디바이스를 형성하기 위한 부가적인 동작들은 종래의 기술들에 의해 수행될 수 있다.
본원에 사용 된 바와 같이, "수평"및 "수직"이라는 용어는 하지(underlying) 재료의 배향에 관계없이 구조의 상대 위치를 정의하고, 구조가 설명될 때 언급되는 도면들에 예시된 서로에 대해 해석되는 직교 방향이다. 본 출원에서 사용되는 용어 "수직"은 도면의 좌측과 우측 사이에서 연장되는 도면에 도시 된 "수평"이라는 용어로 지칭된 차원에 실질적으로 수직 인 차원을 의미하고 포함한다.
본 출원에서 사용 되는, 반도체 기판 또는 반도체 디바이스의 "어레이 영역(array region)"이란 용어는 메모리 셀에 또는 반도체 기판 또는 반도체 디바이스의 컨택 어레이에 근접한 위치들과 같이 전도성 라인이 연장되는 반도체 기판 또는 반도체 디바이스의 영역을 의미하고 포함한다. 어레이 영역은 또한 전도성 라인들의 끝단 부분들을 포함 할 수 있지만, 어레이 영역은 전도성 라인들의 끝단 부분들 사이에 위치되는 전도성 라인들의 부분들을 포함하는 반도체 기판 또는 반도체 디바이스의 적어도 하나의 영역을 포함 할 수 있다. 따라서, 어레이 영역은 적어도 전도성 라인들의 내부 부분들을 포함 할 수 있다.
본 출원에 사용되는, 반도체 기판 또는 반도체 디바이스의 "주변 영역(peripheral region)"이라는 용어는 어레이 영역 이외의 반도체 기판 또는 반도체의 영역을 의미하고 포함한다. 예를 들어, 주변 영역은 전도성 라인의 끝단 영역들을 포함 할 수 있지만, 그러나 어레이 영역은 끝단 영역들 사이의 전도성 라인의 내부 부분을 포함 할 수 있다. 대안 적으로, 주변 영역은 임의의 전도성 라인을 포함하지 않는 영역을 포함 할 수 있다.
다른식으로 표시되지 않는 한, 본 출원에서 설명되는 각각의 재료들은 통상의 프로세스들 에 의해 형성될 수 있다. 예를 들어, 본 출원에서 설명된 재료들은 스퍼터링, 원자 층 증착 (ALD : atomic layer deposition), 화학 기상 증착 (CVD : chemical vapor deposition), 물리적 기상 증착 (PVD : physical vapor deposition), 플라즈마-증강 화학 기상 증착 (PECVD : plasma-enhanced chemical vapor deposition), 저압 화학 기상 증착 (LPCVD : low pressure chemical vapor deposition), 또는 다른 적절한 증착 프로세스 에 의해 형성될 수 있다.
일부 실시예들에 따른, 전도성 라인들을 포함하는 반도체 디바이스가 개시된다. 각각의 전도성 라인은 전도성 라인의 다른 부분들에 비하여 더 큰 단면적을 갖는 확대된 부분(enlarged portion)을 포함할 수 있다. 확대된 부분들의 적어도 일부는 확대된 부분이 위치되는 개별 전도성 라인의 끝단 부분들 사이에 위치될 수 있다. 다른 전도성 라인들은 전도성 라인의 끝단 (예를 들어, 종단(terminal)) 부분들에서 더 큰 단면적을 가질 수 있다. 컨택 랜딩 패드(contact landing pad)들은 더 큰 단면적을 전도성 라인들의 부분들상에 형성될 수 있다. 따라서, 컨택 랜딩 패드들은 다른 전도성 라인들의 적어도 일부의 끝단 부분들 위에 그리고 라인들의 끝단 부분들 사이에 전도성 라인들의 일부의 확대된 부분들상에 형성될 수 있다. 전도성 컨택들은 반도체 어레이내에 위치된 메모리 셀들의 전기 회로부에 전기적 연결들을 형성하기 위해서 컨택 랜딩 패드들 상에 형성될 수 있다. 전도성 컨택들 및 컨택 랜딩 패드들은 더 큰 단면적들을 갖는 전도성 라인들의 부분들 위에 형성되기 때문에, 피처 사이즈들이 계속 줄어들 때 조차도 적절한 정렬 및 정합이 달성될 수 있다. 추가하여, 반도체 디바이스 위에 메모리 셀들의 수는 최대화될 수 있다. 전도성 라인들 및 전도성 라인들을 위한 컨택들을 형성하는 방법들이 개시되고, 전도성 라인들을 포함하는 반도체 디바이스가 개시된다.
도 2a는 본 개시의 실시예들에 따른 도 2b의 섹션 라인 A-A을 따라서 취해진 반도체 디바이스 (200)의 부분의 확대 단면도를 예시한다. 반도체 디바이스 (200)는 반도체 재료 (202) 위에 놓인 나이트라이드 재료 (204) 를 포함할 수 있다. 반도체 재료 (202)는 어레이 재료, 예컨대 예를 들어, 바닥 전극, 바닥 전극과 중간 전극 사이에 상 변화 재료, 및 반도체 기판, 예컨대 통상 실리콘 기판 위에 중간 전극과 최상부 전극 사이에 메모리 재료를 포함하는 재료들의 스택을 포함할 수 있다. 기판은 반도체 기판, 지지 기판상의 베이스 반도체 재료, 금속 전극, 또는 하나 이상의 재료들, 구조들, 또는 그것들 위에 형성된 영역들을 가진 반도체 기판일 수 있다. 기판은 반도체 재료를 포함하는 통상의 실리콘 기판 또는 다른 벌크 기판일 수 있다. 여기에 사용된 바와 같이, 용어(“벌크 기판”)는 단지 실리콘 웨이퍼들 뿐만 아니라 실리콘-온-사파이어(“SOS”) 기판들 또는 실리콘-온-글래스(“SOG”) 기판들과 같은 실리콘-온-절연체(“SOI”) 기판들, 기본 반도체 기초 상에서의 실리콘의 에피택셜 층들, 또는 다른 것들 중에서, 실리콘-게르마늄(Si1-xGex, 여기에서 x는 예를 들면, 0.2 및 0.8 사이에서의 몰분율), 게르마늄(Ge), 갈륨 비소(GaAs), 질화 갈륨(GaN), 또는 인화 인듐(InP)과 같은, 다른 반도체 또는 광전자 재료들을 의미하며 이를 포함한다. 더욱이, 이하의 설명에서 “기판”에 대한 언급이 이루어질 때, 이전 프로세스 단계들은 베이스 반도체 구조 또는 파운데이션내 재료들, 영역들, 또는 접합들을 형성하기 위해 사용되었을 수 있다. 일부 실시예들에서, 반도체 재료 (202)는 컴퓨터 버스 예컨대 예를 들어, 신호 버스를 포함할 수 있다.
반도체 재료 (202)는 반도체 디바이스 (200)를 가로질러 로우들 및 컬럼들로 배열되는 메모리 셀들을 더 포함할 수 있다. 개별 메모리 셀들은 예를 들어, 워드라인 및 비트 라인 사이의 인터섹션에 위치될 수 있다. 메모리 셀들은 3D 어레이에, 예컨대 3D 크로스-포인트 메모리 디바이스들에 적층될 수 있다. 반도체 재료 (202)의 적어도 일부 재료들은 고온들 (예를 들어, 탄소를 포함하는 전극들, 칼코게나이드를 포함하는 상 변화 재료들 또는 메모리 재료들, 등.)에 민감할 수 있다. 일부 실시예들에서, 반도체 재료 (202)의 최상부 부분은 활성 영역들, 예컨대 소스 및 드레인 영역들, 커패시터들, 워드라인들, 비트 라인들, 메모리 셀들과 컨택하는 전도성 재료들, 등을 포함할 수 있다.
전도성 재료 (202A)가 반도체 재료 (202) 위에 놓여질 수 있다. 전도성 재료 (202A)는 전기적으로 전도성 재료 예컨대, 예를 들어, 구리, 텅스텐, 알루미늄, 티타늄, 폴리실리콘, 또는 다른 전도성 재료들을 포함할 수 있다. 본 출원에서 설명될 것 처럼, 전도성 라인들은 전도성 재료 (202A)로 형성되고 패터닝될 수 있다.
나이트라이드 재료 (204)가 전도성 재료 (202A) 위에 놓여질 수 있다. 나이트라이드 재료 (204)는 실리콘 나이트라이드, 실리콘 산화질화물, 및 그것의 조합들을 포함할 수 있다. 옥사이드 재료 (206)가 나이트라이드 재료 (204) 위에 놓여질 수 있다. 일부 실시예들에서, 옥사이드 재료 (206)는 테트라에틸 오소실리케이트 (TEOS)를 포함한다.
다른 나이트라이드 재료 (208)가 옥사이드 재료 (206) 위에 놓여질 수 있다. 다른 나이트라이드 재료 (208)는 실리콘 나이트라이드, 실리콘 산화질화물, 또는 그것의 조합들을 포함할 수 있다. 일부 실시예들에서, 다른 나이트라이드 재료 (208)는 나이트라이드 재료 (204)와 동일할 수 있다.
에칭 선택 재료(etch selective material) (210)가 다른 나이트라이드 재료 (208) 위에 놓여질 수 있다. 에칭 선택 재료 (210)는 반도체 디바이스 (200)의 옥사이드들 (예를 들어, 옥사이드 재료 (206)) 및 나이트라이드들 (예를 들어, 나이트라이드 재료 (204) 및 다른 나이트라이드 재료 (208))의 에칭 선택도(selectivity)에 대한 에칭 선택도를 나타낼 수 있다. 따라서, 옥사이드 및 나이트라이드 재료들이 에칭 선택 재료 (210)에 비하여 선택적으로 제거될 수 있다. 에칭 선택 재료 (210)는 반도체 디바이스 (200)의 프로세싱 동안에 사용되는 고온들에 저 감도를 또한 나타낼 수 있다. 일 실시예에서, 에칭 선택 재료 (210)는 실리콘, 예컨대 아몰퍼스 실리콘이다.
실리콘 옥사이드 재료 (212)가 에칭 선택 재료 (210) 위에 놓여질 수 있다. 일부 실시예들에서, 실리콘 옥사이드 재료 (212)는 실리콘 디옥사이드 (SiO2)이다.
희생 재료(sacrificial material) (214)가 실리콘 옥사이드 재료 (212) 위에 놓여질 수 있다. 일부 실시예들에서, 희생 재료 (214)는 탄소-함유 마스크, 예컨대 스핀-온 탄소 재료 (예를 들어, 스핀-온 탄소 하드마스크)이다. 희생 재료 (214)는 반도체 디바이스 (200)의 프로세싱 온도에서 열적 안정성(thermal stability)을 나타낼 수 있다.
유전체 반사 방지 코팅 (DARC dielectric anti-reflective coating ) 재료 (216)가 희생 재료 (214) 위에 놓여질 수 있다. 일부 실시예들에서, DARC 재료 (216)는 실리콘 나이트라이드 재료, 실리콘 산화질화물 재료, 예컨대 SixOyNz, 여기서 x는 약 10과 약 60 사이이고, y는 약 20과 약 50 사이이고, 및 z는 약 10과 약 20 사이이고, 또는 관련 기술 분야에서 알려질 수 있는 다른 적절한 DARC 재료들을 포함한다.
포토레지스트 재료 (218)가 DARC 재료 (216) 위에 놓여질 수 있다. 포토레지스트 재료 (218)가 반도체 디바이스 (200) 위에 형성될 수 있고 통상의 포토리소그래피 기술들의 한계들 내에 치수에서 패터닝된다. 포토레지스트 재료(218)의 형성 및 패터닝은 종래의 기술들에 의해 수행될 수 있으며, 이것은 여기에서 상세히 설명되지 않는다. 포토레지스트 재료 (218)의 인접한 부분들은 갭 (220) 에 의해 분리될 수 있다. 포토레지스트 재료 (218)는 통상의 193 nm 포토레지스트, 통상의 248 nm 포토레지스트, 또는 상이한 파장의 방사(radiation)에 민감한 통상의 포토레지스트 재료일 수 있다. 포토레지스트 재료 (218)는 양의 또는 음의 포토레지스트(photoresist)일 수 있다. 양의 및 음의 레지스트와 같은 레지스트 재료들은 이 기술분야에 알려져 있으며 그러므로, 여기에서 상세히 설명되지 않는다.
도 2b는 도 2a에 도시된 반도체 디바이스(200)의 평면도를 예시한다. 포토레지스트 재료 (218)는 각각이 폭, W (도 2a)를 갖는 포토레지스트 라인들 (222)의 패턴으로 형성될 수 있다. 포토레지스트 라인들 (222)은 반도체 디바이스 (200)의 주변 영역들에서 종단(terminate)될 수 있다. 포토레지스트 라인들 (222)은 제 1 부분 (224) 및 제 2 부분 (226)을 각각 포함할 수 있다. 제 1 부분 (224)은 반도체 디바이스 (200)의 일단으로부터 반도체 디바이스 (200)의 타단까지 연장될 수 있다. 일부 실시예들에서, 제 1 부분 (224)은 포토레지스트 라인들 (222)의 종축을 따라서 전체적으로 수직 방향으로 연장될 수 있다. 제 2 부분 (226)은 제 1 부분 (224)에 (그리고 포토레지스트 라인들 (222)의 종축에) 실질적으로 수직일 수 있다. 따라서, 제 2 부분 (226)은 포토레지스트 라인들 (222)의 종축에 수직인, 전체적으로 수평 방향으로 연장될 수 있다.
제 1 부분 (224)은 제 1 선형 부분 (224a), 제 1 선형 부분 (224a)으로부터 측방으로(laterally) (예를 들어, 수평으로) 오프셋된 제 2 선형 부분 (224b), 및 확대된 부분 (230)을 포함할 수 있다. 제 1 선형 부분 (224a) 및 제 2 선형 부분 (224b)은 확대된 부분 (230)을 통하여 연결될 수 있다. 포토레지스트 라인들 (222)은 제 1 선형 부분 (224a) 및 제 2 선형 부분 (224b) 중 어느 하나에서 보다 확대된 부분 (230)에서 더 큰 단면적을 보일 수 있다. 예를 들어, 일부 실시예들에서, 확대된 부분 (230)은 제 1 선형 부분 (224a) 및 제 2 선형 부분 (224b) 중 어느 하나에서 보다 에서 더 큰 폭을 가질 수 있다. 인접한 포토레지스트 라인들 (222)의 확대된 부분들 (230)은 반도체 디바이스 (200)를 가로질러 전체적으로 대각선 방향으로 연장될 수 있어서 확대된 부분들 (230)은 서로로부터 측방으로 및 길이 방향으로 오프셋된다. 본 출원에서 보다 상세하게 설명될 것과 같이, 확대된 부분 (230)에서 더 큰 단면적은 전도성 라인상에 컨택 랜딩 패드 및 대응하는 전도성 패드를 형성하기 위한 증가된 이용 가능한 면적을 제공할 수 있다. 도 2b에 도시된 바와 같이, 포토레지스트 라인들 (222)은 위브 패턴(weave pattern)을 가지며, 대응하는 위브 패턴을 갖는 갭들 (220) (도 2a)에 의해 서로로부터 분리된다. 아래에 보다 상세하게 설명되는, 위브 패턴은 하지의 재료들로 전사(transfer)되어, 그런 다음 전도성 라인들을 형성하기 위해 증대된 피치(pitch)는 더 큰 단면적들을 갖는 부분들을 갖는다.
확대된 부분 (230)은 포토레지스트 라인 (222)의 다른 부분들에 비하여 폭이 넓어진(widened) 부분을 포함할 수 있다. 예를 들어, 확대된 부분 (230)은 포토레지스트 라인 (222)의 다른 부분들보다 더 큰 단면적을 가질 수 있다. 포토레지스트 라인 (222)의 확대된 부분 (230)은 포토레지스트 라인 (222) (예를 들어, 예컨대 반도체 디바이스 (200)의 어레이 영역내에)의 끝단 부분들 (228) 사이에 위치될 수 있다. 일부 실시예들에서, 확대된 부분 (230)은 포토레지스트 라인 (222)의 종축에 대하여 약 10° 와 약 30° 사이의 각도에서, 예컨대 약 20℃에서 포토레지스트 라인들 (222)의 제 1 부분 (224)으로부터 연장된다. 일부 실시예들에서, 확대된 부분 (230)은 적어도 하나의 아치형 (arcuate)(예를 들어, 커브진) 또는 세미-아치형의 표면을 포함한다.
각각의 포토레지스트 라인 (222)의 적어도 하나의 끝단 부분 (228)은 개별 포토레지스트 라인 (222)의 제 1 부분 (224)과 제 2 부분 (226)의 인터섹션에 위치될 수 있다. 도 2b에 예시된 바와 같이, 포토레지스트 라인들 (222)의 약 1/2은 반도체 디바이스 (200)의 일단에서 제 1 부분 (224) 및 제 2 부분 (226)을 상호교차하는 끝단 부분들 (228)을 갖고 포토레지스트 라인들 (222)의 약 1/2은 반도체 디바이스 (200)의 타단에서 그런 끝단 부분들 (228) 을 갖는다. 일부 실시예들에서, 끝단 부분들 (228)은 반도체 디바이스 (200)의 주변 영역에 위치되고 및 확대된 부분들 (230)은 반도체 디바이스 (200)의 어레이 영역에 위치된다.
도 2a를 다시 참조하여, 포토레지스트 재료 (218)의 포토레지스트 라인들 (222) 중 하나 (도 2b) 확대된 부분 (230)이 점선들로 예시된다. 비록 본 출원에 예시된 단면도들은 확대된 부분 (230)에 대응하는 더 큰 단면적을 포함하는 확대된 부분 (230) 또는 재료를 도시하지 않지만, 이런 더 큰 단면적들은 본 출원에서 평면도에 더 명확하게 예시되고 본 출원에서의 단면도는 평면도의 섹션 라인 A-A를 따라서 취해진 반도체 디바이스 (200) 부분의 확대된 단면 도면이다는 것이 이해되어야 한다.
도 3에 관련하여, 포토레지스트 재료 (218)의 부분은 포토레지스트 라인들 (222)의 폭을 줄이고 갭(220)의 치수를 증가시키기 위해 제거될 (예를 들어, “트림될(trimmed)”) 수 있다. 포토레지스트 재료 (218)의 부분은 건식(dry) 에천트들 (예를 들어, 플라즈마들) 예컨대, 예를 들어, 황 디옥사이드, 산소, 염소 가스, HCl, HBr, CF4, CHF3, CH2F2, CH3F, C4F8, C2F6, C3F8, C4F6, SF6, 및 그것의 조합들에 의해 제거될 수 있다. 따라서, 포토레지스트 라인들 (222)의 치수는 통상의 포토리소그래피 기술들로 형성되어 질 수 있는 것보다 더 적은 치수로 축소될 수 있다. 비 제한적인 예제의 방식으로, 포토레지스트 재료 (218)의 부분은 잔존하는 포토레지스트 재료 (218)의 폭이 약 20 nm와 약 40 nm 사이, 예컨대 약 20 nm와 약 30 nm 사이, 또는 약 30 nm와 약 40 nm 사이 범위내에 있도록 제거될 수 있다. 일부 실시예들에서, 포토레지스트 재료 (218)는 포토레지스트 라인들 (222)의 피치 약1/4과 약 3/8 사이의 치수까지 트림되고, 포토레지스트 라인들 (222)의 피치(pitch)는 용어가 관련 기술 분야에서 이해되는 것처럼 인접한 포토레지스트 라인들 (222) 사이의 중심-대- 중심 거리와 같다.
스페이서 재료(spacer material) (232)가 트림된(trimmed) 포토레지스트 재료 (218) 위에 형성될 수 있다. 스페이서 재료 (232)는 트림된 포토레지스트 재료 (218)의 측벽들 및 최상부 표면위에 그리고 DARC 재료 (216)의 최상부 표면 위에 등도포성으로(conformally) 형성될 수 있다. 스페이서 재료 (232)는 옥사이드 재료 예컨대 실리콘 옥사이드 (SiOx) 재료를 포함할 수 있다. 일부 실시예들에서, 스페이서 재료 (232)는 실리콘 디옥사이드 (SiO2)를 포함한다. 스페이서 재료 (232)는 실리콘 옥사이드 재료 (212)와 동일한 재료일 수 있다. 일부 실시예들에서, 스페이서 재료 (232)는 원자 층 증착에 의해 형성된다. 일부 실시예들에서, 스페이서 재료 (232)는 포토레지스트 라인들의 피치의 약 1/8의 두께로 형성될 수 있다.
스페이서 재료 (232)의 부분들은 트림된 포토레지스트 재료 (218)의 측벽들상에 스페이서들 (234)을 형성하기 위해 그리고 도 4a에 예시된 바와 같이 DARC 재료 (216)의 부분들을 노출시키기 위해 제거될 수 있다. 일부 실시예들에서, 스페이서 재료 (232)는 스페이서 재료 (232) 에칭에 적절한 다른 가스들과 함께 또는 CF4, CHF3, CH2F2, CH3F, C4F8, C2F6, C3F8, C4F6, SF6, 그것의 조합들 중 하나 이상을 포함하는 플루오르카본계의 건식 에칭 화학작용(chemistry)을 갖는 반응성-이온 에칭에 의해 제거된다. 도 4b에 관련하여, 스페이서 재료 (232)는 트림된 포토레지스트 재료 (218) 주변에 스페이서들 (234)의 연속적인 루프들 (235)을 형성할 수 있다.
도 5a에 관련하여, 스페이서들 (234)의 루프들 (235)내에 트림된 포토레지스트 재료 (218)는 구멍(opening)들 (236)을 형성하기 위해 제거될 수 있다. 트림된 포토레지스트 재료 (218)는 스트립핑(stripping) 프로세스들에서처럼 트림된 포토레지스트 재료 (218)를 트림된 포토레지스트 재료 (218)를 제거하기 위해 제형된(formulated) 용매(solvent)에 노출시킴으로써 제거될 수 있다.
도 5b에 예시된 바와 같이, 트림된 포토레지스트 재료 (218)의 부분은 루프들 (235)의 끝단 부분들 (228)에 잔존할 수 있다. 일부 실시예들에서, 포토레지스트 재료 (218)의 적어도 일부는 반도체 디바이스 (200)의 끝단 부분들 (228)에서 스페이서들 (234)에 부착될 수 있다. 본 출원에서 설명될 것 처럼, 반도체 디바이스 (200) 위에 잔존하는 트림된 포토레지스트 재료 (218)는 컨택 랜딩 패드들이 형성될 수 있는 끝단 부분들 (228)에서 더 큰 표면적을 제공하여 후속 프로세싱 동작들 동안에 끝단 부분들 (228)을 보호할 수 있다.
도 6a에 관련하여, DARC 재료 (216) 및 희생 재료 (214)의 부분들은 실리콘 옥사이드 재료 (212)를 선택적으로 노출시키는 마스크처럼 스페이서들 (234)을 이용하여 제거될 수 있다. 도 6a는 DARC 재료 (216) 및 희생 재료 (214)의 부분들이 스페이서들 (234)을 통하여 제거된 후에 반도체 디바이스 (200)를 예시한다. DARC 재료 (216) 및 희생 재료 (214)는 DARC 재료 (216) 및 희생 재료 (214)를 제거하기 위해 예를 들어, C2F6, O2, N2, 및 그것의 조합들을 포함하는 플라즈마에 노출될 수 있다. 다른 실시예들에서, DARC 재료 (216) 및 희생 재료 (214)는 관련 기술 분야에서 알려진 대로 DARC 재료 (216) 및 희생 재료 (214)를 제거하는데 적절한 하이드로플루오린 산, 인산 (H3PO4), 및 그것의 조합들, 또는 다른 에천트들을 포함하는 용액에 노출될 수 있다. 도 6b에 예시된 바와 같이, 트림된 포토레지스트 재료 (218)는 DARC 재료 (216) 및 희생 재료 (214)의 부분들을 제거한 후에 끝단 부분들 (228)에 잔존할 수 있다.
도 7a에 관련하여, 실리콘 옥사이드 재료 (212)의 부분들은 실리콘 옥사이드 재료 (212)의 패턴화를 위해 스페이서들 (234), DARC 재료 (216), 및 희생 재료 (214)를 이용하여 제거될 수 있다. 스페이서들 (234), 실리콘 옥사이드 재료 (212), 및 DARC 재료 (216)는 에천트, 예컨대 하이드로플루오린 산, 질산 (HNO3), 포타슘 하이드로사이드, 소듐 하이드로사이드 중 하나 이상을 포함하는 용액, 또는 관련 기술 분야에서 알려진 다른 습식 에천트들로 제거될 수 있다. 다른 실시예들에서, 스페이서들 (234), 실리콘 옥사이드 재료 (212), 및 DARC 재료 (216)는 실리콘 디옥사이드를 제거하기 위해 예컨대 CF4, O2, N2, CHF3, SO2, 또는 관련 기술 분야에서 알려진 다른 에천트들을 갖는 건식 에천트로 제거될 수 있다.
도 7b에 관련하여, 희생 재료 (214)의 부분은 에칭 선택 재료 (210)의 끝단 부분들 (228)에 잔존할 수 있다. 따라서, 에칭 선택 재료 (210)는 끝단 부분들 (228)에서 실질적으로 노출되지 않을 수 있고 끝단 부분들 (228)에 잔존하는 희생 재료 (214)의 부분에 의해 보호될 수 있다.
도 8a에 관련하여, 희생 재료 (214)는 건식 에칭 프로세스로, 예컨대 희생 재료 (214)를 제거하는데 적절한 산소, 황 디옥사이드, 그것의 조합들을 포함하는 플라즈마, 또는 다른 에천트들에 희생 재료 (214)를 노출시킴으로써 제거될 수 있다. 실리콘 옥사이드 재료 (212)는 희생 재료 (214)의 제거 후에 에칭 선택 재료 (210) 우에 잔존할 수 있다. 도 8b에 관련하여, 실리콘 옥사이드 재료 (212)의 루프들 (215)의 패턴이 반도체 재료 (202) (도 8a) 위에 놓여질 수 있다. 실리콘 옥사이드 재료 (212)의 루프들 (215)은 루프들 (235) (도 7b)에 대응할 수 있다. 루프들 (215)의 끝단 부분들 (228)의 적어도 일부는 실리콘 옥사이드 재료 (212)에 의해 커버될 수 있다.
도 9 내지 도 11a에 관련하여, 실리콘 옥사이드 재료 (212)의 루프들 (215) (도 8b)은 실리콘 옥사이드 재료 (212)의 피치의 약 1/2 피치를 갖는 에칭 선택 재료 (210)에 패턴을 형성하기 위한 피치 증대 프로세스에 사용될 수 있다. 도 9에 관련하여, 나이트라이드 스페이서 재료 (238)가 반도체 디바이스 (200)의 노출된 표면들 위에, 예컨대 에칭 선택 재료 (210) 및 실리콘 옥사이드 재료 (212) 위에 등도포성으로 형성될 수 있고, 반도체 디바이스 (200)를 실질적으로 커버할 수 있다. 나이트라이드 스페이서 재료 (238)는 실리콘 옥사이드 재료 (212)의 인접한 부분들 사이의 갭들 (220) (도 3) 및 구멍들 (236) (도 5a)을 적어도 부분적으로 충진(fill)될 수 있다. 일부 실시예들에서, 나이트라이드 스페이서 재료 (238)는 포토레지스트 라인들 (222) (도 2b)의 피치의 약 1/8의 두께로 형성된다.
나이트라이드 스페이서 재료 (238)는 반도체 디바이스 (200) 위에 등도포성으로 형성될 수 있는 실리콘 나이트라이드, 실리콘 산화질화물, 금속 나이트라이드, 예컨대 TiN, TaN, AlN, WN, 등, 또는 임의의 다른 나이트라이드를 포함할 수 있다. 나이트라이드 스페이서 재료 (238)는 스퍼터링, ALD, CVD, PVD, PECVD, LPCVD, 또는 다른 적절한 증착 프로세스에 의해 형성될 수 있다.
도 10에 관련하여, 다른 옥사이드 재료 (240)가 나이트라이드 스페이서 재료 (238) 위에 형성될 수 있다. 다른 옥사이드 재료 (240)는 예를 들어, 나이트라이드 스페이서 재료 (238) 위에 증착된 블랭킷(blanket) 일 수 있고 나이트라이드 스페이서 재료 (238)의 인접한 부분들 사이에 갭들을 실질적으로 충진할 수 있다.
다른 옥사이드 재료 (240)는 실리콘 옥사이드 재료, 예컨대, 예를 들어, 실리콘 디옥사이드(silicon dioxide)를 포함할 수 있다. 일부 실시예들에서, 다른 옥사이드 재료 (240)는 스페이서 재료 (232) (도 3) 또는 실리콘 옥사이드 재료 (212)와 동일하다. 다른 실시예들에서, 다른 옥사이드 재료 (240)는 스페이서 재료 (232) 및 실리콘 옥사이드 재료 (212)의 각각과 다르다. 다른 옥사이드 재료 (240)는 스퍼터링, ALD, CVD, PVD, PECVD, LPCVD, 또는 다른 적절한 증착 프로세스에 의해 형성될 수 있다.
도 11a에 관련하여, 다른 옥사이드 재료 (240) 및 나이트라이드 스페이서 재료 (238) 의 루프들 (245)은 나이트라이드 스페이서 재료 (238)의 적어도 일부를 노출시키기 위해 다른 옥사이드 재료 (240)의 적어도 최상부 부분을 제거함으로써 형성될 수 있고 한편 나이트라이드 스페이서 재료 (238)의 다른 부분들은 다른 옥사이드 재료 (240)에 의해 보호된 채로 있을 수 있다. 노출된 나이트라이드 스페이서 재료 (238)는 다른 옥사이드 재료 (240) 및 에칭 선택 재료 (210)에 대하여 나이트라이드 스페이서 재료 (238)를 선택적으로 제거하는 에천트에 노출될 수 있다. 노출된 나이트라이드 스페이서 재료 (238) (즉, 다른 옥사이드 재료 (240)에 의해 커버되지 않은 나이트라이드 스페이서 재료 (238))는 루프들 (245)과 인접한 실리콘 옥사이드 재료 (212) 사이에 스페이스들 (242)을 형성하기 위해 제거될 수 있다. 도 8a 및 도 11a를 참고로 하여, 루프들 (245)은 실리콘 옥사이드 재료 (212)의 인접한 부분들 사이에 갭들 (220) 및 구멍 (236)이 미리 위치되었던 면적들에 형성될 수 있다. 다시 말해서, 루프 (245)는 실리콘 옥사이드 재료 (212)의 인접한 부분들 사이에 갭들 (220) 및 구멍들 (236)이 위치되었던 면적들에 형성될 수 있다. 다른 옥사이드 재료 (240) 및 나이트라이드 스페이서 재료 (238)의 인접한 부분들 사이의 피치는 인접한 실리콘 옥사이드 재료들 (212) 사이의 피치에 실질적으로 동일할 수 있지만, 그러나 약 1/2 피치만큼 실리콘 옥사이드 재료 (212)로부터 오프셋될 수 있다.
일부 실시예들에서, 다른 옥사이드 재료 (240), 나이트라이드 스페이서 재료 (238), 및 에칭 선택 재료 (210)의 각각은 서로에 다른 에칭 선택도들을 보일 수 있다. 다른 옥사이드 재료 (240), 나이트라이드 스페이서 재료 (238), 및 에칭 선택 재료 (210)로서 사용되는 재료들의 특정 조합들이 본 출원에 설명되지만, 재료들 사이에서 희망하는 에칭 선택도(etch selectivity)를 갖는 재료들의 다른 조합들이 사용될 수 있다.
계속해서 도 11a를 참조해서, 반도체 디바이스 (200)는 루프들 (245)의 잔존하는 나이트라이드 스페이서 재료 (238) 및 다른 옥사이드 재료 (240)를 실질적으로 제거하지 않으면서 에칭 선택 재료 (210)를 선택적으로 제거하도록 제형된 에천트에 노출될 수 있다.
도 11b에 관련하여, 실리콘 옥사이드 재료 (212)는 다른 옥사이드 재료 (240) 및 나이트라이드 스페이서 재료 (238)의 제거 후에 실리콘 옥사이드 재료 (212)의 루프들 (215)의 끝단 부분들 (228) (도 8b)에 잔존할 수 있다.
도 12a를 참고로 하여, 실리콘 옥사이드 재료 (212) 및 루프들 (245) (도 11a)의 루프들 (215) (도 8b)이 반도체 디바이스 (200)로부터 제거될 수 있다. 일부 실시예들에서, 실리콘 옥사이드 재료 (212), 다른 옥사이드 재료 (240), 및 나이트라이드 스페이서 재료 (238)는 에칭 선택 재료 (210)를 실질적으로 제거하지 않고서 반도체 디바이스 (200)로부터 실질적으로 완전히 제거된다. 상기에서 설명된 것 처럼, 에칭 선택 재료 (210)는 다른 옥사이드 재료 (240), 나이트라이드 스페이서 재료 (238), 및 실리콘 옥사이드 재료 (212)에 대하여 선택적으로 에칭될 수 있다. 일부 실시예들에서, 다른 옥사이드 재료 (240), 나이트라이드 스페이서 재료 (238), 및 실리콘 옥사이드 재료 (212)는 에칭 선택 재료 (210)를 실질적으로 제거하지 않고서 옥사이드들 및 나이트라이드들을 선택적으로 제거하기 위해 반도체 디바이스 (200)를 O2, SF6, CH4, NF3 중 하나 이상을 포함하는 플라즈마, 또는 관련 기술 분야에서 알려진 다른 에천트들에 노출시킴으로써 제거될 수 있다.
도 12b에 관련하여, 에칭 선택 재료 (210)의 패턴은 다른 옥사이드 재료 (240) 및 나이트라이드 스페이서 재료 (238) 의 루프들 (245) 및 실리콘 옥사이드 재료 (212)의 루프들 (215)이 앞에 있었던 위치들에 있을 수 있다. 에칭 선택 재료 (210)의 부분들 (228)의 적어도 일부는 에칭 선택 재료 (210)의 다른 부분들보다 더 큰 단면적을 가질 수 있다.
도 13a에 관련하여, 에칭 선택 재료 (210)의 패턴은 반도체 재료 (202) 위에 놓인 전도성 재료 (202A)로 전사될 수 있다(도 2a). 일부 실시예들에서, 에칭 선택 재료 (210)의 패턴은 전도성 재료 (202A)로 다른 실리콘 나이트라이드 재료 (208), 옥사이드 재료 (206), 및 실리콘 나이트라이드 재료 (204)를 통하여 전사된다. 전도성 재료 (202A)내 패턴은 마스크로서 에칭 선택 재료 (210)를 이용함으로써 그리고 다른 실리콘 나이트라이드 재료 (208), 옥사이드 재료 (206), 및 실리콘 나이트라이드 재료 (204)의 노출된 부분들을 제거함으로써 형성될 수 있다. 다른 실리콘 나이트라이드 재료 (208), 옥사이드 재료 (206), 및 실리콘 나이트라이드 재료 (204)롤 패턴을 전사하는 방법들은 관련 기술 분야에서 알려져 있어서, 본원에서 상세하게 설명되지 않는다.
전도성 재료 (202A)의 부분들은 서로로부터 전기적으로 절연된 전도성 라인들 (244)을 형성하기 위해 제거될 수 있다. 도 13b에 관련하여, 처음에 형성된 모든 포토레지스트 라인 (222) (도 2b)에 대하여, 네개의 전도성 라인들 (244)이 형성될 수 있다. 인접한 전도성 라인들 (244)은 약 10 nm와 약 20 nm 사이 만큼 서로로부터 분리될 수 있고 약 10 nm와 약 20 nm 사이의 폭을 가질 수 있다. 그러나, 전도성 라인들 (244)은 상이한 거리들만큼 서로로부터 분리될 수 있고 상이한 폭들을 가질 수 있다는 것이 고려되고 본 발명은 그런 거리들 및 폭들에 제한되지 않는다. 전도성 라인들 (244)의 각각은 서로로부터 전기적으로 절연될 수 있다.
일부 실시예들에서, 복수의 개구들을 갖는 마스크가 전도성 재료 (202A)의 부분들을 제거하고 전도성 재료 (202A)내에 구멍들 (246)을 형성하기를 희망하는 위치들에 반도체 디바이스 (200) 위에 배치될 수 있다. 일부 실시예들에서, 구멍들 (246)의 적어도 일부는 끝단 부분들 (228)에 근접하여 형성될 수 있다. 구멍들 (246)의 약 1/2 은 형성될 수 있다 반도체 디바이스 (200)의 제 1 끝단 (예를 들어, 도 13b에 예시된 반도체 디바이스의 최상부) 에 형성될 수 있고 구멍들 (246)의 약 1/2 은 반도체 디바이스 (200)의 제 2, 타단(예를 들어, 도 13b에 예시된 반도체 디바이스 (200)의 바닥)에 형성될 수 있다. 구멍들 (246)은 전체적으로 직사각형의 형상일 수 있지만, 그러나, 다른 실시예들에서, 구멍들 (246)의 형상은 서로로부터 전기적으로 절연된 전도성 라인들 (244)을 형성하기에 적절한 삼각형, 원형, 또는 임의의 형상일 수 있다.
계속해서 도 13b을 참조하여, 모든 다른 전도성 라인 (244)은 포토레지스트 재료 (218) (도 2b)에 확대된 부분 (230)에 대응하고 따라서, 전도성 라인 (244)의 끝단 부분들 (228) 사이에 위치되는 개별 전도성 라인 (244)의 다른 부분들보다 더 폭이 넓은 부분을 포함할 수 있다. 전도성 라인들 (244)의 적어도 일부는 전도성 라인 (244)의 확대된 부분, 전도성 라인 (244)의 끝단 부분들 (228) 사이에 위치된 확대된 부분을 포함하는 컨택 랜딩 패드(contact landing pad) (252)를 포함할 수 있다. 컨택 랜딩 패드 (252)는 루프들 (245) (도 11a)의 위치들에 대응하는 전도성 라인들 (244) 위에 형성될 수 있다. 전도성 컨택은 컨택 랜딩 패드들 (252)의 각각 위에 형성될 수 있다. 컨택 랜딩 패드들 (252)은 반도체 디바이스 (200)를 가로질러 전체적으로 대각선 방향으로 연장될 수 있어서 서로 근접한 전도성 라인들 (244)의 컨택 랜딩 패드들 (252)은 서로로부터 측방으로 및 길이 방향으로 오프셋된다. 전도성 라인들 (244)의 적어도 일부는 어레이 영역내에 컨택 랜딩 패드들 (252)를 포함하는 전도성 라인들 (244)과 상이할 수 있다. 일부 이런 전도성 라인들 (244)은 이런 전도성 라인들 (244)의 끝단 부분 (228)에 컨택 랜딩 패드 (254)를 포함할 수 있다. 컨택 랜딩 패드들 (254)은 개별 전도성 라인들 (244)의 다른 부분들보다 더 큰 단면적을 포함할 수 있다. 끝단 부분들 (228)에서 컨택 랜딩 패드들 (254)은 전도성 라인들 (244)의 컨택 패드들의 (또는 메모리 어레이의) 약 1/2로 구성될 수 있다. 컨택 랜딩 패드들 (254)을 갖는 전도성 라인들 (244)은 실리콘 옥사이드 재료 (212)의 루프들 (215) (도 11b)이 있었던 위치들에 형성된 전도성 라인들 (244)에 대응할 수 있다.
도 14에 관련하여, 전도성 컨택들 (248, 250)이 컨택 랜딩 패드들 (252,254)에 전도성 라인들 (244)의 각각 (도 13b) 위에 형성될 수 있다. 전도성 컨택들 (250)은 전도성 라인들 (244)의 끝단 부분들 (228) 사이에 컨택 랜딩 패드들 (252) 위에 형성될 수 있고 전도성 컨택들 (248)은 전도성 라인들 (228)의 끝단 부분 (228)에서 컨택 랜딩 패드들 (254) 위에 형성될 수 있다.
컨택 랜딩 패드들 (252)은 전도성 라인들 (244)에 컨택을 형성하기 위해 전도성 컨택들 (250)에 대한 더 큰 면적들 (예를 들어, 더 큰 단면적을 가질 수 있다)을 제공할 수 있다. 끝단 부분들 (228)에서 컨택 랜딩 패드들 (254)은 전도성 라인들 (244)의 끝단 부분들 (228)에서 전도성 컨택들 (248)을 형성하기 위해 더 큰 면적을 제공할 수 있다. 모든 다른 전도성 라인 (244) 위에 컨택 랜딩 패드들 (252)을 제공하고 전도성 라인들 (244)의 끝단 부분들 (228)에 컨택 랜딩 패드들 (254)을 제공함으로써, 전도성 컨택들 (248,250)은 통상의 반도체 디바이스들에서 보다 더 큰 컨택 면적을 가질 수 있다. 따라서, 전도성 컨택들 (248,250)은 약 20 nm 또는 그 미만의 라인 간격을 포함하는 전도성 라인들 (244) 위에 형성될 수 있다. 바람직하게는, 전도성 컨택들 (248,250)은 반도체 디바이스 (200) 상에 이용 가능한 면적의 사용을 줄이는 “샤크-조(shark-jaw)” 패턴으로 배열되지 않는다.
비록 전도성 컨택들 (248,250)이 전도성 라인들 (244) 위에 형성되는 것으로 설명되었지만, 전도성 컨택들 (248,250)은 직접 전도성 라인들 (244) 위에 배치되는 것 외에 전도성 라인들 (244)과 전기적 통신상태에 있는 것을 고려한다. 예를 들어, 일부 실시예들에서, 전도성 라인들의 다른 부분들 더 큰 단면적을 갖는 확대된 부분들 (230) 및 끝단 부분들 (228)을 포함하는 (예를 들어, 컨택 랜딩 패드들 (252,254)을 포함하는) 전도성 라인들 (244)이 전도성 컨택들 (248,250) 위에 형성될 수 있다. 따라서, 전도성 컨택들 (248,250)은 컨택 랜딩 패드들 (252,254)과 전기적 통신상태로 형성될 수 있다.
따라서, 온 피치 전도성 컨택들이 전도성 라인들의 폭들이 반도체 디바이스의 부지(real estate)를 희생하지 않고서 통상의 포토리소그래피 기술들의 분해능 한계들 아래에 있는 반도체 디바이스의 전도성 라인들 위에 형성될 수 있다. 전도성 컨택들은 전도성 라인들의 확대된 부분들 위에 형성된 컨택 랜딩 패드들 위에 형성될 수 있다. 전도성 라인들의 확대된 부분들은 전도성 라인들의 다른 부분들보다 더 큰 단면적을 가지기 때문에, 컨택 랜딩 패드들 및 전도성 컨택들을 형성하기 위한 마진(margin)들이 증가될 수 있다. 컨택 랜딩 패드들 및 전도성 컨택들은 컨택 랜딩 패드들 및 전도성 컨택들의 그것들의 개별 전도성 라인들과 정렬을 허용할 만큼 충분히 클 수 있다. 유사하게, 전도성 컨택들은 그것들의 개별 전도성 라인들에 정합될 수 있어서 각각의 전도성 라인은 하나의 전도성 컨택과 전기적 통신상태에 있다. 전도성 라인들은 인접한 라인들 위에 전도성 컨택들이 다수의 전도성 라인들에 걸쳐 이어지지 않지만 그러나 전도성 컨택들은 충분한 컨택이 각각의 전도성 컨택과 관련된 전도성 라인 사이에 만들어지는 지기에 충분히 크게 잔존하도록 패터닝될 수 있다.
따라서, 일 실시예에서 반도체 디바이스는 제 1 전도성 라인들은 제 1 부분, 제 2 부분, 및 확대된 부분을 각각 포함하고, 확대된 부분은 제 1 전도성 라인의 제 1 부분 및 제 2 부분을 연결하고, 제 2 전도성 라인들을 포함하고, 제 2 전도성 라인들의 적어도 일부는 한쌍의 제 1 전도성 라인들 사이에 배치되고, 각각의 제 2 전도성 라인은 그것의 다른 부분들 보다 제 2 전도성 라인의 끝단 부분에 더 큰 단면적을 포함하고, 및 제 1 전도성 라인들 및 제 2 전도성 라인들의 각각 위에 패드를 포함하고, 제 2 전도성 라인들의 각각 위에 패드는 그것의 끝단 부분 위에 있고 제 1 전도성 라인들의 각각 위에 패드는 그것의 확대된 부분 위에 있다.
다른 실시예들에서, 반도체 디바이스는 메모리 셀들을 포함하는 반도체 기판 위에 전도성 라인들을 포함하고, 전도성 라인들의 적어도 일부는 개별 전도성 라인의 끝단 부분(end portion)들 사이에 위치된 확대된 부분(enlarged portion)을 포함하고, 확대된 부분은 개별 전도성 라인의 다른 부분들보다 더 폭이 넓고; 및 전도성 라인들의 적어도 일부는 그것의 다른 부분들보다 더 큰 단면적을 갖는 끝단 부분을 포함한다.
추가 실시예에서, 반도체 디바이스는 반도체 디바이스의 메모리 셀들 위에 연장되는 전도성 라인들을 포함하고, 모든 다른 전도성 라인은 전도성 라인의 끝단 부분들 사이에 확대된 부분을 포함하고, 확대된 부분은 전도성 라인의 다른 부분들보다 더 큰 단면적을 갖는다.
또 다른 실시예들에서, 반도체 디바이스를 형성하는 방법은 반도체 디바이스 위에 전도성 라인들을 형성하는 단계를 포함하되, 전도성 라인들을 형성하는 단계는 모든 다른 전도성 라인을 제 1 부분 및 확대된 부분에 의해 제 1 부분에 연결된 제 2 부분을 갖도록 형성하는 단계를 포함하고, 개별 전도성 라인들의 끝단 부분에서 전도성 라인들의 적어도 일부 위에 패드들을 형성하는 단계, 및 전도성 라인들의 적어도 일부의 확대된 부분들 위에 패드들을 형성하는 단계를 포함한다.
반도체 디바이스를 형성하는 다른 방법은 반도체 디바이스 위에 포토레지스트 재료의 라인들을 형성하는 단계로서, 포토레지스트 재료의 각각의 라인은 포토레지스트 재료의 개별 라인의 다른 부분들에 비하여 확대된 부분을 포함하는, 라인들을 형성하는 단계, 포토레지스트 재료의 라인들의 측벽들 상에 스페이서(spacer)들을 형성하는 단계, 포토레지스트 재료의 라인들을 제거하는 단계, 스페이서들 위에 나이트라이드 재료를 형성하는 단계, 스페이서들을 둘러싸는 나이트라이드 재료의 루프(loop)들을 형성하기 위해 나이트라이드 재료의 일부를 제거하는 단계, 및 전도성 라인들의 패턴을 형성하기 위해 하지의(underlying) 전도성 재료에 나이트라이드 재료 및 스페이서들의 루프들의 패턴을 전사하는 단계(transferring)로서, 전도성 라인들의 적어도 일부는 개별 전도성 라인의 다른 부분들에 비하여 확대된 부분을 갖는다.
비록 전도성 컨택들 (248,250)이 단일 포토레지스트 라인 (222) (도 2b)으로부터 네개의 전도성 라인들 (244)을 형성하기 위해 피치 더블링 및 피치 증대의 한가지 방법에 의해 형성되는 것으로 설명되고 예시되었지만, 피치 증대 또는 피치 더블링의 다른 방법들이 다른 반도체 디바이스들 보다 더 큰 컨택 면적을 갖는 전도성 컨택들 (248,250)을 형성하기 위해 사용될 수 있다는 것이 고려된다.
도 15a 내지 15e에 관련하여, 컨택 랜딩 패드들 (352),(354) (도 15e)을 형성하는 다른 실시예가 예시된다. 도 15a에 관련하여, 방법은 도 2a 및 도 2b를 참고로 하여 상기에서 설명된 포토레지스트 재료 (218)에 유사한 반도체 디바이스 위에 포토레지스트 라인들 (322)을 형성하기 위한 포토레지스트 재료 (318)를 패터닝하는 단계를 포함할 수 있다. 포토레지스트 라인들 (322)은 확대된 면적 본 출원에서 설명된 것처럼 컨택 랜딩 패드들의 적어도 일부가 형성될 확대된 면적을 갖는 끝단 부분들 (328)을 포함할 수 있다. 포토레지스트 라인들 (322)은 도 2b를 참고로 하여 상기에서 설명된 확대된 부분들 (230)에 유사한 포토레지스트 라인들 (322)의 다른 부분들보다 더 큰 단면적을 갖는 확대된 부분 (330)을 각각 포함할 수 있다. 예를 들어, 확대된 부분들 (330)은 포토레지스트 라인들 (322)의 끝단 부분들 (328) 사이에 위치될 수 있다. 포토레지스트 라인들 (322)은 도 3을 참고로 하여 상기에서 설명된 것 처럼 희망하는 폭까지 제거된 포토레지스트 재료 (318)의 부분들 및 통상의 포토리소그래피 기술들을 이용하여 형성될 수 있다. 포토레지스트 라인들 (322)의 끝단 부분들 (328)은 반도체 디바이스의 어레이 영역내에 위치될 수 있다.
도 15b에 관련하여, 스페이서들 (312)이 도 3 내지 도 5b을 참고로 하여 상기에서 설명된 것 처럼 피치 더블링 프로세스로 포토레지스트 재료 (318)의 측벽들 상에 형성될 수 있다. 포토레지스트 재료 (318)의 측벽들 위에 스페이서들 (312)을 형성한 후에 포토레지스트 재료 (318)는 반도체 디바이스로부터 제거될 수 있다. 끝단 부분들 (328)은 반도체 디바이스의 다른 부분들보다 스페이서 재료 (312)의 재료의 더 큰 단면적을 포함할 수 있다. 스페이서들 (312)의 루프들 (315)은 포토레지스트 재료 (318)를 제거한 후에 잔존할 수 있다.
도 15c에 관련하여, 다른 스페이서 재료 (340)가 다른 스페이서 재료 (340)의 루프들 (345)을 형성하기 위해 스페이서들 (312) 둘러에 형성될 수 있다. 일부 실시예들에서, 스페이서들 (312)의 루프들 (315)의 수에 다른 스페이서 재료 (340)의 루프들 (345)가 두배 만큼 많다. 일부 이런 실시예들에서, 스페이서들 (312)의 각각의 루프(315)는 그것의 외측측벽들 상에 하나의 루프(345) 및 그것의 내측측벽들 상에 하나의 루프 (345)에 의해 둘러싸일 수 있다.
도 15d에 관련하여, 다른 스페이서 재료 (340)를 남겨두고 스페이서들 (312)이 반도체 디바이스로부터 제거될 수 있다. 개구들을 포함하는 마스크가 반도체 디바이스에 구멍들 (346) (도 15d에 파선들로 도시된)을 형성하기 위해 반도체 디바이스 위에 배치될 수 있다. 일부 실시예들에서, 마스크는 대각선 방향으로 연장되는 전체적으로 직사각형의 형상을 갖는 단일 개구를 포함할 수 있다. 구멍들 (346)을 형성하는 것은 다른 스페이서 재료 (340)의 루프들 (345)로부터 격리시킬 수 있고 다른 스페이서 재료 (340)의 라인들의 패턴을 형성할 수 있다.
도 15e에 관련하여, 다른 스페이서 재료 (340)의 패턴은 반도체 디바이스 위에 놓인 전도성 재료에 패턴을 형성하고 전도성 라인들 (344)을 형성하기 위해 역전(reverse)될 수 있다. 다시 말해서, 전도성 라인들 (344)의 패턴은 전도성 라인들 (344)이 구멍들 또는 스페이서들이 앞에서 위치되었던 위치들에 위치된다는 점에서 다른 스페이서 재료 (340)의 패턴에 반대일 수 있다. 전도성 라인들 (344)이 반도체 디바이스 기판 위에 놓인 전도성 재료에 형성될 수 있다. 전도성 라인들 (344)이 포토레지스트 라인들 (322) (도 15a)에 네배 만큼 많을 수 있다.
컨택 랜딩 패드들 (354)이 전도성 라인들 (344)의 적어도 일부의 끝단 부분들 (328)에 형성될 수 있고 컨택 랜딩 패드들 (352)은 도 14를 참고로 하여 상기에서 설명된 것 처럼 다른 전도성 라인들 (344)의 적어도 일부의 끝단 부분들 (328) 사이에 전도성 라인들 (344)의 적어도 일부 위에 형성될 수 있다. 컨택 랜딩 패드들 (352)이 확대된 부분들 (330)에서 모든 다른 전도성 라인 (344) 위에 형성될 수 있다. 컨택 랜딩 패드들 (354)이 전도성 라인들 (344)의 종단 부분들에서 모든 다른 전도성 라인 (344) 위에 형성될 수 있다. 전도성 컨택들이 컨택 랜딩 패드들 (352,354)의 각각 위에 형성될 수 있다. 따라서, 전도성 컨택들이 반도체 디바이스의 어레이 영역내에 형성될 수 있다. 전도성 컨택들의 적어도 일부가 개별 전도성 라인 (344)의 끝단 부분들 (328) 사이에 전도성 라인들 (344) 위에 형성될 수 있고 전도성 컨택들의 적어도 일부가 전도성 라인들 (344)의 끝단 부분들 (328)에 형성될 수 있다.
도 16a 내지 도 16c는 본 발명의 다른 실시예에 따른 컨택 랜딩 패드들을 형성하는 방법을 예시한다. 도 16a에 관련하여, 포토레지스트 재료 (418)가 반도체 디바이스 위에 포토레지스트 라인들 (422)를 형성하기 위해 패터닝될 수 있다. 포토레지스트 재료 (418)는 도 2a를 참고로 하여 상기에서 설명된 포토레지스트 재료 (218)에 실질적으로 유사할 수 있다. 포토레지스트 라인들 (422)의 일부는 전체적으로 수평 방향으로 연장될 수 있고 포토레지스트 라인들 (422)의 일부는 전체적으로 수직 방향으로 연장될 수 있다. 전체적으로 수평 방향으로 연장되는 포토레지스트 라인들 (422) 및 전체적으로 수직 방향으로 연장되는 포토레지스트 라인들 (422)은 서로로부터 이격될 수 있고 서로로부터 실질적으로 수직으로 배향될 수 있다. 포토레지스트 라인들 (422)의 각각은 본 출원에서 설명된 것처럼 컨택 랜딩 패드들이 형성될 확대된 부분들 (430)을 포함할 수 있다. 각각의 포토레지스트 라인들 (422)의 끝단 부분들 (428)은 다른 컨택 랜딩 패드들이 형성될 상대적으로 더 큰 부분들을 또한 포함할 수 있다. 포토레지스트 라인들 (422)의 끝단 부분들 (428)은 반도체 디바이스의 코너에서 서로로부터 분리될 수 있다.
도 16b에 관련하여, 스페이서들 (412)이 포토레지스트 재료 (418)의 측벽들 상에 형성될 수 있고 포토레지스트 재료 (418)의 부분들은 도 3 내지 도 5b을 참고로 하여 상기에서 설명된 것 처럼 반도체 디바이스로부터 제거될 수 있다. 스페이서들 (412)의 루프들 (415)은 포토레지스트 재료 (418)를 제거한 후에 잔존할 수 있다.
도 16c에 관련하여, 전도성 재료에 전도성 라인들 (444)의 패턴이 15c 및 도 15d를 참고로 하여 상기에서 설명된 것 처럼 반도체 디바이스 위에 형성될 수 있다. 예를 들어, 피치 더블링 프로세스(pitch doubling process)는 도 15c를 참고로 하여 상기에서 설명된 것 처럼 스페이서들 (412)의 루프들 (415) 위에서 수행될 수 있다. 결과 패턴이 도 15d 및 도 15e를 참고로 하여 상기에서 설명된 것 처럼 전도성 라인들 (444)을 형성하기 위해 전도성 재료로 전사될 수 있다. 전도성 라인들 (444)의 일부는 제 1, 수평 방향으로 연장될 수 있고 전도성 라인들 (444)의 일부는 제 1 방향에 수직인 제 2, 수직 방향으로 연장될 수 있다.
구멍들 (446)은 전도성 라인들 (444)의 각각에 전기적으로 절연될 수 있다. 전도성 라인들 (444)은 개별 전도성 라인들 (444)의 끝단 부분들 (428) 사이와 같이 전도성 라인들 (444)의 적어도 일부 위에 컨택 랜딩 패드들 (452) 및 전도성 라인들 (444)의 적어도 일부의 끝단 부분들 (428)에 컨택 랜딩 패드들 (454) 을 포함할 수 있다. 일부 실시예들에서, 컨택 랜딩 패드들 (452)은 반도체 디바이스의 에러이 영역내에 위치된다. 컨택 랜딩 패드들 (452)이 확대된 부분들 (430)에서 모든 다른 전도성 라인 (444) 위에 형성될 수 있다. 전도성 컨택들이 컨택 랜딩 패드들 (452,454)의 각각 위에 형성될 수 있다. 따라서, 전도성 컨택들이 반도체 디바이스의 어레이 영역내에 형성될 수 있다. 전도성 컨택들의 적어도 일부가 전도성 라인들 (444)의 끝단 부분들 (428) 사이에 전도성 라인들 (444) 위에 형성될 수 있고 전도성 컨택들의 적어도 일부가 전도성 라인들 (444)의 끝단 부분들 (428)에 형성될 수 있다. 일부 실시예들에서, 끝단 부분들 (428)이 반도체 디바이스의 어레이 영역내에 위치될 수 있다.
어떤 예시적인 실시예들은 도면들과 관련하여 설명되었지만, 기술 분야에서의 통상의 기술자들은 본원에서 명확하게 도시되고 설명된 실시예들에 제한되지 않는 다는 것을 이해하고 인식할 것이다. 오히려, 본 개시에 포함된 실시예들 예컨대 법적 등가물들을 포함하여 이하에서 청구된 것들의 범위에서 벗어남이 없이 본 출원에서 설명된 실시예들에 대하여 많은 추가사항들, 삭제 부분들, 및 수정예들이 제공될 수 있다. 추가하여, 일 개시된 실시예로부터의 특징부들은 발명자에 의해 고려되는 본 발명의 범위내에 계속 포함되면서 다른 개시된 실시예의 특징부들과 결합될 수 있다.

Claims (30)

  1. 반도체 디바이스를 형성하는 방법으로서,
    포토레지스트 재료의 라인들의 측면들 상에 스페이서들을 형성하는 단계;
    상기 스페이서들의 패턴을 형성하기 위해 상기 포토레지스트 재료의 상기 라인들을 제거하는 단계;
    옥사이드 재료를 포함하는 제1 라인들을 형성하기 위해 상기 스페이서들의 상기 패턴을 상기 옥사이드 재료에 전사하고 상기 스페이서들을 제거하는 단계;
    상기 제1 라인들 위에 나이트라이드 재료를 형성하는 단계;
    상기 나이트라이드 재료 위에 다른 옥사이드 재료를 형성하는 단계;
    상기 다른 옥사이드 재료의 다른 부분은 잔존하되 상기 나이트라이드 재료의 적어도 일부를 노출시키기 위해 상기 다른 옥사이드 재료의 일부를 제거하는 단계;
    인접하는 제1 라인들 사이에 상기 다른 옥사이드 재료 및 상기 나이트라이드 재료를 포함하는 제2 라인들을 형성하기 위해 상기 나이트라이드 재료의 노출된 부분들을 제거하는 단계; 및
    전도성 라인들을 형성하기 위해 상기 제1 라인들 및 상기 제2 라인들의 패턴을 전도성 재료에 전사하는 단계를 포함하는, 반도체 디바이스를 형성하는 방법.
  2. 청구항 1에 있어서,
    상기 나이트라이드 재료의 노출된 부분들을 제거하는 단계는, 상기 다른 옥사이드 재료에 관하여 상기 나이트라이드 재료의 상기 노출된 부분들을 선택적으로 제거하는 단계를 포함하는, 반도체 디바이스를 형성하는 방법.
  3. 청구항 1에 있어서,
    상기 전도성 라인들의 절반의 끝단 부분들에 근접한 전도성 컨택들을 형성하는 단계를 더 포함하는, 반도체 디바이스를 형성하는 방법.
  4. 청구항 3에 있어서,
    상기 전도성 라인들의 다른 절반의 끝단 부분들 사이에 전도성 컨택들을 형성하는 단계를 더 포함하는, 반도체 디바이스를 형성하는 방법.
  5. 청구항 1에 있어서,
    전도성 라인들을 형성하기 위해 상기 제1 라인들 및 상기 제2 라인들의 패턴을 전도성 재료에 전사하는 단계는, 상기 전도성 라인들을 서로로부터 전기적으로 격리시키기 위해 상기 전도성 재료의 부분들을 제거하는 단계를 포함하는, 반도체 디바이스를 형성하는 방법.
  6. 청구항 1에 있어서,
    전도성 라인들을 형성하기 위해 상기 제1 라인들 및 상기 제2 라인들의 패턴을 전도성 재료에 전사하는 단계는:
    끝단 부분들 사이에 확대된 부분을 갖도록 상기 전도성 라인들의 절반을 형성하는 단계; 및
    다른 부분들보다 끝단 부분에서 더 큰 단면적을 갖도록 상기 전도성 라인들의 다른 절반을 형성하는 단계를 포함하는, 반도체 디바이스를 형성하는 방법.
  7. 청구항 1에 있어서,
    상기 전도성 라인들의 적어도 일부 상에 전도성 컨택들을 형성하는 단계를 더 포함하며, 상기 전도성 컨택들은 서로로부터 측방으로 그리고 길이 방향으로 오프셋되어 있는, 반도체 디바이스를 형성하는 방법.
  8. 청구항 7에 있어서,
    상기 전도성 라인들의 적어도 다른 전도성 라인들 상에 추가의 전도성 컨택들을 형성하는 단계를 더 포함하며, 상기 추가의 전도성 컨택들의 일부는, 상기 추가의 전도성 컨택들의 적어도 일부와 길이 방향으로 정렬되어 있고 상기 추가의 전도성 컨택들의 다른 추가의 전도성 컨택들로부터 길이 방향으로 오프셋되어 있는, 반도체 디바이스를 형성하는 방법.
  9. 청구항 1에 있어서,
    상기 포토레지스트 재료의 상기 라인들의 끝단 부분들 사이에 확대된 부분들을 갖도록 상기 포토레지스트 재료의 상기 라인들을 형성하는 단계를 더 포함하는, 반도체 디바이스를 형성하는 방법.
  10. 청구항 1에 있어서,
    상기 전도성 라인들의 적어도 일부의 끝단 부분들에 전도성 컨택들을 형성하는 단계를 더 포함하며, 상기 끝단 부분들의 상기 전도성 컨택들은 서로로부터 측방으로 그리고 길이 방향으로 오프셋되어 있는, 반도체 디바이스를 형성하는 방법.
  11. 디바이스를 형성하는 방법으로서,
    디바이스 상에 포토레지스트 재료의 라인들을 형성하는 단계로서, 상기 포토레지스트 재료의 각 라인은 포토레지스트 재료의 각각의 라인의 다른 부분들에 비하여 폭이 넓어진 부분을 포함하는, 단계;
    상기 포토레지스트 재료의 상기 라인들의 측벽들 상에 스페이서들을 형성하는 단계;
    상기 포토레지스트 재료의 상기 라인들을 제거하는 단계;
    상기 스페이서들 사이의 개구들을 통해 희생 재료의 일부 및 옥사이드 재료의 일부를 제거하는 단계;
    상기 옥사이드 재료의 제1 루프들을 형성하기 위해 상기 스페이서들 및 상기 희생 재료를 제거하는 단계;
    상기 옥사이드 재료 위에 나이트라이드 재료를 형성하고 상기 나이트라이드 재료 위에 다른 옥사이드 재료를 형성하는 단계;
    상기 나이트라이드 재료 및 상기 다른 옥사이드 재료를 포함하는 제2 루프들을 형성하기 위해 상기 나이트라이드 재료의 일부를 제거하는 단계; 및
    전도성 라인들의 패턴을 형성하기 위해 하지의(underlying) 전도성 재료에 상기 제1 루프들 및 상기 제2 루프들의 패턴을 전사하는 단계로서, 상기 전도성 라인들의 적어도 일부는 각각의 전도성 라인의 다른 부분들에 비하여 폭이 넓어진 부분을 갖는, 단계를 포함하는, 디바이스를 형성하는 방법.
  12. 청구항 11에 있어서,
    상기 포토레지스트 재료의 상기 라인들의 끝단 부분들에서는 상기 포토레지스트 재료의 일부가 잔존하되 상기 포토레지스트 재료의 상기 라인들의 상기 끝단 부분들 사이로부터 상기 포토레지스트 재료를 제거하는 단계를 더 포함하는, 디바이스를 형성하는 방법.
  13. 청구항 11에 있어서,
    전도성 라인들의 패턴을 형성하는 것은, 상기 포토레지스트 재료의 라인들의 네 배만큼의 전도성 라인들을 형성하는 것을 포함하는, 디바이스를 형성하는 방법.
  14. 청구항 11에 있어서,
    전도성 라인들의 패턴을 형성하는 것은, 끝단 부분들에서 상기 폭이 넓어진 부분을 포함하는 상기 전도성 라인들의 절반 및 끝단 부분들 사이에서 상기 폭이 넓어진 부분을 포함하는 상기 전도성 라인들의 절반을 형성하는 것을 포함하는, 디바이스를 형성하는 방법.
  15. 청구항 11에 있어서,
    상기 전도성 라인들의 상기 폭이 넓어진 부분 상에 전도성 컨택들을 형성하는 단계를 더 포함하며, 상기 전도성 컨택들을 형성하는 단계는:
    다른 전도성 컨택들로부터 길이 방향으로 그리고 측방으로 오프셋되도록 제1 세트의 전도성 라인들의 끝단 부분들 사이에 전도성 컨택을 형성하는 단계; 및
    제2 세트의 전도성 라인들의 끝단 부분들에 다른 전도성 컨택을 형성하는 단계를 포함하며, 상기 제2 세트의 전도성 라인들의 끝단 부분들의 상기 다른 전도성 컨택들의 일부는 상기 제2 세트의 전도성 라인들의 다른 전도성 컨택들로부터 길이 방향으로 오프셋되어 있는, 디바이스를 형성하는 방법.
  16. 청구항 11에 있어서,
    상기 포토레지스트 재료의 상기 라인들의 측벽들 상에 스페이서들을 형성하는 단계 전에 상기 포토레지스트 재료의 상기 라인들을 트림하는 단계를 더 포함하는, 디바이스를 형성하는 방법.
  17. 청구항 16에 있어서,
    상기 포토레지스트 재료의 상기 라인들을 트림하는 단계는, 20nm 내지 40nm 사이의 폭을 갖는 상기 포토레지스트 재료의 상기 라인들을 형성하는 단계를 포함하는, 디바이스를 형성하는 방법.
  18. 청구항 11에 있어서,
    전도성 라인들의 패턴을 형성하는 것은, 서로로부터 10nm 내지 20nm 사이만큼 이격되도록 전도성 라인들의 상기 패턴의 인접하는 전도성 라인들을 형성하는 것을 포함하는, 디바이스를 형성하는 방법.
  19. 제1 그룹의 전도성 라인들로서, 상기 제1 그룹의 전도성 라인들의 각 전도성 라인은 각각의 전도성 라인의 끝단 부분에서 각각의 전도성 라인의 확대된 부분을 포함하는, 제1 그룹의 전도성 라인들;
    제2 그룹의 전도성 라인들로서, 상기 제2 그룹의 전도성 라인들의 각 전도성 라인은 각각의 전도성 라인의 끝단 부분들 사이에 위치되는 확대된 부분을 포함하고, 상기 제2 그룹의 전도성 라인들의 각 전도성 라인은 상기 제1 그룹의 전도성 라인들의 적어도 하나의 전도성 라인에 인접하여 위치되며, 상기 제2 그룹의 전도성 라인들의 적어도 하나의 전도성 라인은 그것의 각각의 확대된 부분만큼 제2 부분에 연결된 제1 부분을 포함하고, 상기 제1 부분의 종축은 상기 제2 부분의 종축으로부터 오프셋되어 있는, 디바이스.
  20. 청구항 19에 있어서,
    상기 제1 그룹의 전도성 라인들 및 상기 제2 그룹의 전도성 라인들은 동일한 방향으로 연장되는, 디바이스.
  21. 청구항 19에 있어서,
    상기 제1 그룹의 전도성 라인들의 상기 확대된 부분들의 절반은 상기 제1 그룹의 전도성 라인들의 상기 전도성 라인들의 제1 끝단에 위치되고, 상기 제1 그룹의 전도성 라인들의 상기 확대된 부분들의 절반은 상기 제1 그룹의 전도성 라인들의 상기 전도성 라인들의 제2 끝단에 위치되는, 디바이스.
  22. 청구항 19에 있어서,
    상기 제2 그룹의 전도성 라인들의 상기 확대된 부분들은 서로로부터 측방으로 오프셋되어 있는, 디바이스.
  23. 청구항 19에 있어서,
    상기 제1 그룹의 전도성 라인들의 각 전도성 라인은 상기 제2 그룹의 전도성 라인들의 인접한 전도성 라인의 상기 확대된 부분에 근접한 좁은 영역을 포함하는, 디바이스.
  24. 청구항 19에 있어서,
    상기 제2 그룹의 전도성 라인들의 각 전도성 라인의 상기 확대된 부분은, 각각의 전도성 라인의 종축에 관하여 10° 내지 30° 사이의 각으로 연장되는, 디바이스.
  25. 청구항 19에 있어서,
    상기 제2 그룹의 전도성 라인들의 상기 확대된 부분들은 상기 디바이스의 어레이 영역에 위치되고, 상기 제1 그룹의 전도성 라인들의 상기 확대된 부분은 상기 디바이스의 주변 영역에 위치되는, 디바이스.
  26. 청구항 19에 있어서,
    상기 제1 그룹의 전도성 라인들의 적어도 하나의 전도성 라인의 상기 확대된 부분은 상기 제1 그룹의 전도성 라인들의 적어도 다른 전도성 라인의 상기 확대된 부분으로부터 측방으로 그리고 길이 방향으로 오프셋되어 있는, 디바이스.
  27. 청구항 19에 있어서,
    상기 제1 그룹의 전도성 라인들 및 상기 제2 그룹의 전도성 라인들이 연장되는 방향에 수직인 방향으로 연장되는 제3 그룹의 전도성 라인들을 더 포함하는, 디바이스.
  28. 청구항 27에 있어서,
    상기 제3 그룹의 전도성 라인들은, 제1 부분의 전도성 라인들 각각의 끝단 부분들에서 확대된 부분들을 갖는 상기 제1 부분의 전도성 라인들 및 제2 부분의 전도성 라인들 각각의 끝단 부분들 사이에서 확대된 부분들을 갖는 상기 제2 부분의 전도성 라인들을 포함하는, 디바이스.
  29. 청구항 19에 있어서,
    상기 제2 그룹의 전도성 라인들의 상기 확대된 부분은 아치형의 표면을 포함하는, 디바이스.
  30. 청구항 19에 있어서,
    상기 제2 그룹의 전도성 라인들의 상기 확대된 부분은 서로로부터 측방으로 그리고 길이 방향으로 오프셋되어 있고 대각선 방향으로 연장되는, 디바이스.

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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9911693B2 (en) 2015-08-28 2018-03-06 Micron Technology, Inc. Semiconductor devices including conductive lines and methods of forming the semiconductor devices
US10784172B2 (en) * 2017-12-29 2020-09-22 Texas Instruments Incorporated Testing solid state devices before completing manufacture
US10818729B2 (en) * 2018-05-17 2020-10-27 Macronix International Co., Ltd. Bit cost scalable 3D phase change cross-point memory
CN112292757B (zh) * 2018-08-24 2024-03-05 铠侠股份有限公司 半导体装置及其制造方法
EP3660890B1 (en) * 2018-11-27 2021-08-11 IMEC vzw A method for forming an interconnection structure
US11411050B2 (en) 2019-07-31 2022-08-09 SK Hynix Inc. Memory device having conductive lines crossing each other
CN113314507B (zh) * 2021-04-27 2022-09-16 长江存储科技有限责任公司 半导体器件的测试结构及漏电分析方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001196550A (ja) * 1999-12-30 2001-07-19 Hyundai Electronics Ind Co Ltd 半導体素子のカラムトランジスタ
JP2013138203A (ja) * 2011-12-23 2013-07-11 Imec 集積トランジスタセレクタを有する積層ｒｒａｍ

Family Cites Families (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0621395B2 (ja) 1983-06-07 1994-03-23 三菱油化株式会社 カ−ペット基布
JPS607147A (ja) * 1983-06-24 1985-01-14 Mitsubishi Electric Corp 半導体装置
JPH023276A (ja) * 1988-06-20 1990-01-08 Hitachi Ltd 半導体装置
JPH02265271A (ja) * 1989-04-05 1990-10-30 Nec Corp 半導体メモリ装置
KR940002837B1 (ko) * 1990-06-12 1994-04-04 금성일렉트론 주식회사 롬 셀 구조
JPH04287368A (ja) * 1991-03-15 1992-10-12 Sony Corp 半導体メモリ
DE4115909C1 (ko) 1991-05-15 1992-11-12 Siemens Ag, 8000 Muenchen, De
US5084406A (en) * 1991-07-01 1992-01-28 Micron Technology, Inc. Method for forming low resistance DRAM digit-line
DE4139719C1 (ko) * 1991-12-02 1993-04-08 Siemens Ag, 8000 Muenchen, De
JPH05283644A (ja) * 1992-04-03 1993-10-29 Nec Corp 半導体記憶装置
JPH0621395A (ja) * 1992-07-03 1994-01-28 Mitsubishi Electric Corp 半導体記憶装置及びその製造方法
JPH06151768A (ja) * 1992-11-02 1994-05-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3243156B2 (ja) * 1995-09-12 2002-01-07 株式会社東芝 半導体記憶装置
US6025221A (en) * 1997-08-22 2000-02-15 Micron Technology, Inc. Processing methods of forming integrated circuitry memory devices, methods of forming DRAM arrays, and related semiconductor masks
JP2000019709A (ja) * 1998-07-03 2000-01-21 Hitachi Ltd 半導体装置及びパターン形成方法
KR100390975B1 (ko) * 2001-03-28 2003-07-12 주식회사 하이닉스반도체 반도체소자의 제조방법
JP3866586B2 (ja) * 2002-02-25 2007-01-10 株式会社東芝 半導体記憶装置
JP2004031850A (ja) * 2002-06-28 2004-01-29 Sony Corp メモリ装置
US7294545B2 (en) * 2003-07-02 2007-11-13 Micron Technology, Inc. Selective polysilicon stud growth
KR100599050B1 (ko) * 2004-04-02 2006-07-12 삼성전자주식회사 반도체 장치 및 그 제조 방법
US7151040B2 (en) 2004-08-31 2006-12-19 Micron Technology, Inc. Methods for increasing photo alignment margins
US7227266B2 (en) 2004-11-09 2007-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure to reduce stress induced voiding effect
KR100718216B1 (ko) 2004-12-13 2007-05-15 가부시끼가이샤 도시바 반도체 장치, 패턴 레이아웃 작성 방법, 노광 마스크
JP3729843B2 (ja) 2005-04-11 2005-12-21 株式会社日立製作所 半導体集積回路装置の製造方法
US7332812B2 (en) 2005-04-14 2008-02-19 Infineon Technologies Ag Memory card with connecting portions for connection to an adapter
KR100693879B1 (ko) * 2005-06-16 2007-03-12 삼성전자주식회사 비대칭 비트 라인들을 갖는 반도체 장치 및 이를 제조하는방법
US20070218627A1 (en) * 2006-03-15 2007-09-20 Ludovic Lattard Device and a method and mask for forming a device
US7611980B2 (en) * 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
KR100834739B1 (ko) * 2006-09-14 2008-06-05 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP4364226B2 (ja) * 2006-09-21 2009-11-11 株式会社東芝 半導体集積回路
TWI334223B (en) 2007-04-10 2010-12-01 Nanya Technology Corp Checkerboard deep trench dynamic random access memory array layout
US7642572B2 (en) * 2007-04-13 2010-01-05 Qimonda Ag Integrated circuit having a memory cell array and method of forming an integrated circuit
US8367537B2 (en) * 2007-05-10 2013-02-05 Spansion Llc Flash memory cell with a flair gate
JP4504402B2 (ja) 2007-08-10 2010-07-14 株式会社東芝 不揮発性半導体記憶装置
KR100965011B1 (ko) * 2007-09-03 2010-06-21 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
KR101468028B1 (ko) * 2008-06-17 2014-12-02 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
JP4789158B2 (ja) * 2008-08-18 2011-10-12 株式会社東芝 半導体装置の製造方法、及び半導体装置
JP2010050311A (ja) * 2008-08-22 2010-03-04 Elpida Memory Inc 半導体装置及びその製造方法
US7759704B2 (en) * 2008-10-16 2010-07-20 Qimonda Ag Memory cell array comprising wiggled bit lines
US8273634B2 (en) * 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
KR101565796B1 (ko) * 2008-12-24 2015-11-06 삼성전자주식회사 반도체 소자 및 반도체 소자의 패턴 형성 방법
US8043964B2 (en) * 2009-05-20 2011-10-25 Micron Technology, Inc. Method for providing electrical connections to spaced conductive lines
JP5588123B2 (ja) * 2009-05-22 2014-09-10 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
US9799562B2 (en) * 2009-08-21 2017-10-24 Micron Technology, Inc. Vias and conductive routing layers in semiconductor substrates
KR101645720B1 (ko) * 2009-09-15 2016-08-05 삼성전자주식회사 패턴 구조물 및 이의 형성 방법.
JP4945619B2 (ja) * 2009-09-24 2012-06-06 株式会社東芝 半導体記憶装置
US8222140B2 (en) 2009-12-23 2012-07-17 Intel Corporation Pitch division patterning techniques
KR101598834B1 (ko) * 2010-02-17 2016-03-02 삼성전자주식회사 콘택 플러그를 구비한 반도체 소자 및 그 제조 방법
KR101736983B1 (ko) 2010-06-28 2017-05-18 삼성전자 주식회사 반도체 소자 및 반도체 소자의 패턴 형성 방법
US8890233B2 (en) 2010-07-06 2014-11-18 Macronix International Co., Ltd. 3D memory array with improved SSL and BL contact layout
US8390051B2 (en) 2010-07-27 2013-03-05 Micron Technology, Inc. Methods of forming semiconductor device structures and semiconductor device structures including a uniform pattern of conductive lines
US8795953B2 (en) 2010-09-14 2014-08-05 Nikon Corporation Pattern forming method and method for producing device
JP2012089744A (ja) * 2010-10-21 2012-05-10 Elpida Memory Inc 半導体装置の製造方法
JP2012099627A (ja) * 2010-11-02 2012-05-24 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
KR101203270B1 (ko) * 2010-12-14 2012-11-20 에스케이하이닉스 주식회사 반도체 소자
JP5395837B2 (ja) * 2011-03-24 2014-01-22 株式会社東芝 半導体装置の製造方法
JP5571030B2 (ja) * 2011-04-13 2014-08-13 株式会社東芝 集積回路装置及びその製造方法
KR101774234B1 (ko) * 2011-06-01 2017-09-05 삼성전자 주식회사 반도체 소자의 제조 방법
KR20130026683A (ko) * 2011-09-06 2013-03-14 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US8823149B2 (en) 2012-12-11 2014-09-02 Globalfoundries Inc. Contact landing pads for a semiconductor device and methods of making same
JP5738786B2 (ja) 2012-02-22 2015-06-24 株式会社東芝 半導体装置および半導体装置の製造方法
JP5819218B2 (ja) * 2012-02-23 2015-11-18 ルネサスエレクトロニクス株式会社 半導体装置
JP2013247273A (ja) * 2012-05-28 2013-12-09 Ps4 Luxco S A R L 半導体装置の製造方法およびその方法により製造された半導体装置
US20140036565A1 (en) * 2012-08-02 2014-02-06 Nanya Technology Corporation Memory device and method of manufacturing memory structure
JP6037161B2 (ja) 2012-08-06 2016-11-30 パナソニックＩｐマネジメント株式会社 点灯装置、照明器具、ランプ及び音鳴り防止方法
US9153595B2 (en) 2012-09-14 2015-10-06 Sandisk Technologies Inc. Methods of making word lines and select lines in NAND flash memory
US8674522B1 (en) 2012-10-11 2014-03-18 Nanya Technology Corp. Castle-like chop mask for forming staggered datalines for improved contact isolation and pattern thereof
US9245844B2 (en) * 2013-03-17 2016-01-26 Nanya Technology Corporation Pitch-halving integrated circuit process and integrated circuit structure made thereby
US8977988B2 (en) * 2013-04-09 2015-03-10 United Microelectronics Corp. Method of optical proximity correction for modifying line patterns and integrated circuits with line patterns modified by the same
JP2014216438A (ja) * 2013-04-24 2014-11-17 株式会社東芝 半導体装置およびその製造方法
JP2014229694A (ja) 2013-05-21 2014-12-08 株式会社東芝 半導体装置およびその製造方法
US9159670B2 (en) 2013-08-29 2015-10-13 Qualcomm Incorporated Ultra fine pitch and spacing interconnects for substrate
KR102171258B1 (ko) * 2014-05-21 2020-10-28 삼성전자 주식회사 반도체 소자
US9911693B2 (en) 2015-08-28 2018-03-06 Micron Technology, Inc. Semiconductor devices including conductive lines and methods of forming the semiconductor devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001196550A (ja) * 1999-12-30 2001-07-19 Hyundai Electronics Ind Co Ltd 半導体素子のカラムトランジスタ
JP2013138203A (ja) * 2011-12-23 2013-07-11 Imec 集積トランジスタセレクタを有する積層ｒｒａｍ

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