JPH04287368A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH04287368A JPH04287368A JP3075857A JP7585791A JPH04287368A JP H04287368 A JPH04287368 A JP H04287368A JP 3075857 A JP3075857 A JP 3075857A JP 7585791 A JP7585791 A JP 7585791A JP H04287368 A JPH04287368 A JP H04287368A
- Authority
- JP
- Japan
- Prior art keywords
- word line
- bit line
- transistor
- line
- memory cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 239000003990 capacitor Substances 0.000 claims description 14
- 238000009792 diffusion process Methods 0.000 abstract description 12
- 230000010354 integration Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 14
- 238000002955 isolation Methods 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭと称されてい
る半導体メモリに関するものである。
る半導体メモリに関するものである。
【０００２】
【従来の技術】図４は、折り返しビット線構成の積み上
げキャパシタ型ＤＲＡＭの一従来例を示している。ＤＲ
ＡＭでは、１個のトランジスタ１１と１個のキャパシタ
（図示せず）とで１個のメモリセルが構成されており、
ワード線１２がトランジスタ１１のゲート電極になって
いる。
げキャパシタ型ＤＲＡＭの一従来例を示している。ＤＲ
ＡＭでは、１個のトランジスタ１１と１個のキャパシタ
（図示せず）とで１個のメモリセルが構成されており、
ワード線１２がトランジスタ１１のゲート電極になって
いる。
【０００３】トランジスタ１１のソース・ドレインの一
方であるＮ＋ 拡散層１３には、コンタクト孔１４を介
して、キャパシタの記憶ノードがコンタクトしている。 また、ソース・ドレインの他方であるＮ＋ 拡散層１５
には、コンタクト孔１６を介して、ビット線１７がコン
タクトしている。
方であるＮ＋ 拡散層１３には、コンタクト孔１４を介
して、キャパシタの記憶ノードがコンタクトしている。 また、ソース・ドレインの他方であるＮ＋ 拡散層１５
には、コンタクト孔１６を介して、ビット線１７がコン
タクトしている。
【０００４】そして、この一従来例では、図４から明ら
かな様に、Ｎ＋ 拡散層１３、１５同士を結ぶ方向、つ
まり図４中のｙ方向へビット線１７が延在しており、こ
のｙ方向とは垂直なｘ方向へワード線１２が延在してい
る。
かな様に、Ｎ＋ 拡散層１３、１５同士を結ぶ方向、つ
まり図４中のｙ方向へビット線１７が延在しており、こ
のｙ方向とは垂直なｘ方向へワード線１２が延在してい
る。
【０００５】なお、この一従来例は折り返しビット線構
成であるので、Ｎ＋ 拡散層１３、１５同士の間のワー
ド線１２がｘ方向へ延在した部分は、ｙ方向で隣接して
いるメモリセル同士の間の素子分離領域上に位置してい
る。従って、Ｎ＋ 拡散層１３、１５同士の間の部分の
ワード線１２がいわゆる選択ワード線になっており、素
子分離領域上の部分のワード線１８がいわゆる非選択ワ
ード線になっている。
成であるので、Ｎ＋ 拡散層１３、１５同士の間のワー
ド線１２がｘ方向へ延在した部分は、ｙ方向で隣接して
いるメモリセル同士の間の素子分離領域上に位置してい
る。従って、Ｎ＋ 拡散層１３、１５同士の間の部分の
ワード線１２がいわゆる選択ワード線になっており、素
子分離領域上の部分のワード線１８がいわゆる非選択ワ
ード線になっている。
【０００６】
【発明が解決しようとする課題】ところが、上述の様に
ｙ方向で隣接しているメモリセル同士の間に２本のワー
ド線１８が延在していると、ワード線１８自体の線幅の
みならず、ワード線１８同士の間隔Ｌがｙ方向において
必要である。つまり、ワード線１８のラインアンドスペ
ースがｙ方向において必要である。
ｙ方向で隣接しているメモリセル同士の間に２本のワー
ド線１８が延在していると、ワード線１８自体の線幅の
みならず、ワード線１８同士の間隔Ｌがｙ方向において
必要である。つまり、ワード線１８のラインアンドスペ
ースがｙ方向において必要である。
【０００７】一方、積み上げキャパシタ型ＤＲＡＭでは
、ワード線１２、１８よりもキャパシタの記憶ノードの
方が上層の導電層で形成されている。このため、ワード
線１２、１８と記憶ノードとの間の層間耐圧がコンタク
ト孔１４の開孔によって劣化するのを防止するために、
コンタクト孔１４とワード線１２との間のみならず、コ
ンタクト孔１４とワード線１８との間にも、距離Ｄ１
をｙ方向において確保する必要がある。
、ワード線１２、１８よりもキャパシタの記憶ノードの
方が上層の導電層で形成されている。このため、ワード
線１２、１８と記憶ノードとの間の層間耐圧がコンタク
ト孔１４の開孔によって劣化するのを防止するために、
コンタクト孔１４とワード線１２との間のみならず、コ
ンタクト孔１４とワード線１８との間にも、距離Ｄ１
をｙ方向において確保する必要がある。
【０００８】従って、図４に示した一従来例では、メモ
リセルのｙ方向における辺の長さを縮めることが難しく
、高集積化を実現することが難しかった。また、上述の
様にコンタクト孔１４の開孔によってその両側のワード
線１２、１８との層間耐圧が問題となるので、歩留も低
かった。
リセルのｙ方向における辺の長さを縮めることが難しく
、高集積化を実現することが難しかった。また、上述の
様にコンタクト孔１４の開孔によってその両側のワード
線１２、１８との層間耐圧が問題となるので、歩留も低
かった。
【０００９】
【課題を解決するための手段】本発明による半導体メモ
リでは、ビット線１７はソース・ドレイン１３、１５の
一方及び他方を結ぶ第１の方向ｙとは垂直な第２の方向
ｘへ延在しており、ワード線１２は前記第２の方向ｘで
隣接しているメモリセル同士の間を前記第１の方向ｙへ
延在すると共に前記メモリセル同士の間からこれらのメ
モリセル上へ延在する分枝部１２ａを有している。
リでは、ビット線１７はソース・ドレイン１３、１５の
一方及び他方を結ぶ第１の方向ｙとは垂直な第２の方向
ｘへ延在しており、ワード線１２は前記第２の方向ｘで
隣接しているメモリセル同士の間を前記第１の方向ｙへ
延在すると共に前記メモリセル同士の間からこれらのメ
モリセル上へ延在する分枝部１２ａを有している。
【００１０】
【作用】本発明による半導体メモリでは、ワード線１２
がメモリセル同士の間を第１の方向ｙへ延在しており、
メモリセル上へは分枝部１２ａが延在しているだけであ
る。このため、折り返しビット線構成であっても、第１
の方向ｙで隣接しているメモリセル同士の間に、いわゆ
る非選択ワード線１８のラインアンドスペースが不要で
ある。
がメモリセル同士の間を第１の方向ｙへ延在しており、
メモリセル上へは分枝部１２ａが延在しているだけであ
る。このため、折り返しビット線構成であっても、第１
の方向ｙで隣接しているメモリセル同士の間に、いわゆ
る非選択ワード線１８のラインアンドスペースが不要で
ある。
【００１１】しかも、トランジスタ１１のソース・ドレ
イン１３、１５の一方１３とキャパシタ２１との接続部
１４は、第１の方向ｙにおいては、ワード線１２の分枝
部１２ａとの距離Ｄ２ さえ確保すればよく、非選択ワ
ード線１８との距離を考慮する必要がない。
イン１３、１５の一方１３とキャパシタ２１との接続部
１４は、第１の方向ｙにおいては、ワード線１２の分枝
部１２ａとの距離Ｄ２ さえ確保すればよく、非選択ワ
ード線１８との距離を考慮する必要がない。
【００１２】更に、第２の方向ｘで隣接しているメモリ
セル上へはワード線１２の分枝部１２ａが延在している
ので、これらのメモリセル同士の間には１本のワード線
１２を延在させるだけでよい。
セル上へはワード線１２の分枝部１２ａが延在している
ので、これらのメモリセル同士の間には１本のワード線
１２を延在させるだけでよい。
【００１３】また、ビット線１７が第２の方向ｘへ延在
しているので、トランジスタ１１のソース・ドレイン１
３、１５の一方１３とキャパシタ２１との接続部１４上
をビット線１７が通過しない。このため、キャパシタ２
１よりも下層にビット線１７を形成することができる。
しているので、トランジスタ１１のソース・ドレイン１
３、１５の一方１３とキャパシタ２１との接続部１４上
をビット線１７が通過しない。このため、キャパシタ２
１よりも下層にビット線１７を形成することができる。
【００１４】
【実施例】以下、折り返しビット線構成の積み上げキャ
パシタ型ＤＲＡＭに適用した本発明の一実施例を、図１
〜３を参照しながら説明する。
パシタ型ＤＲＡＭに適用した本発明の一実施例を、図１
〜３を参照しながら説明する。
【００１５】本実施例では、図１に示す様に、トランジ
スタ１１のソース・ドレインであるＮ＋ 拡散層１３、
１５同士を結ぶ方向とは垂直な方向、つまり図１中のｘ
方向へビット線１７が延在している。このビット線１７
は、コンタクト孔１６を介して、Ｎ＋ 拡散層１５にコ
ンタクトしている。
スタ１１のソース・ドレインであるＮ＋ 拡散層１３、
１５同士を結ぶ方向とは垂直な方向、つまり図１中のｘ
方向へビット線１７が延在している。このビット線１７
は、コンタクト孔１６を介して、Ｎ＋ 拡散層１５にコ
ンタクトしている。
【００１６】ワード線１２は、ｘ方向で隣接しているメ
モリセル同士の間の素子分離領域上を、ｘ方向とは垂直
なｙ方向へ延在している。ワード線１２はＮ＋ 拡散層
１３、１５同士の間をｘ方向へ延在する分枝部１２ａを
有しており、この分枝部１２ａがトランジスタ１１のゲ
ート電極になっている。
モリセル同士の間の素子分離領域上を、ｘ方向とは垂直
なｙ方向へ延在している。ワード線１２はＮ＋ 拡散層
１３、１５同士の間をｘ方向へ延在する分枝部１２ａを
有しており、この分枝部１２ａがトランジスタ１１のゲ
ート電極になっている。
【００１７】なお、本実施例も折り返しビット線構成で
あるので、当該メモリセル上へ延在する分枝部１２ａを
有しているワード線１２がいわゆる選択ワード線になっ
ており、当該メモリセルのワード線１２とは反対側を延
在しているワード線１８がいわゆる非選択ワード線にな
っている。
あるので、当該メモリセル上へ延在する分枝部１２ａを
有しているワード線１２がいわゆる選択ワード線になっ
ており、当該メモリセルのワード線１２とは反対側を延
在しているワード線１８がいわゆる非選択ワード線にな
っている。
【００１８】本実施例では、図４に示した一従来例等と
同様に、図２に示す様に、キャパシタ２１を構成してい
る記憶ノード２２及び対向電極２３よりもビット線１７
の方を、上層の導電層で形成することは勿論可能である
。
同様に、図２に示す様に、キャパシタ２１を構成してい
る記憶ノード２２及び対向電極２３よりもビット線１７
の方を、上層の導電層で形成することは勿論可能である
。
【００１９】しかし、図４に示した一従来例では、ビッ
ト線１７がｙ方向へ延在して記憶ノード２２用のコンタ
クト孔１４上を通過しているが、本実施例では、図１か
らも明らかな様に、ビット線１７がｘ方向へ延在してお
りコンタクト孔１４上を通過していない。
ト線１７がｙ方向へ延在して記憶ノード２２用のコンタ
クト孔１４上を通過しているが、本実施例では、図１か
らも明らかな様に、ビット線１７がｘ方向へ延在してお
りコンタクト孔１４上を通過していない。
【００２０】このため、図３に示す様に、ビット線１７
よりも記憶ノード２２及び対向電極２３の方を上層の導
電層で形成することもできる。従って、ビット線シール
ド構造を採用して、ビット線１７間の干渉雑音を低減さ
せることができる。
よりも記憶ノード２２及び対向電極２３の方を上層の導
電層で形成することもできる。従って、ビット線シール
ド構造を採用して、ビット線１７間の干渉雑音を低減さ
せることができる。
【００２１】以上の様な本実施例では、ワード線１２、
１８がｙ方向へ延在している。このため、ｙ方向で隣接
しているメモリセル間の素子分離領域は、素子分離に必
要な最小限の幅さえあればよく、ワード線１８のライン
アンドスベースを確保する必要がない。
１８がｙ方向へ延在している。このため、ｙ方向で隣接
しているメモリセル間の素子分離領域は、素子分離に必
要な最小限の幅さえあればよく、ワード線１８のライン
アンドスベースを確保する必要がない。
【００２２】しかも、コンタクト孔１４は、ｙ方向にお
いては、ワード線１２の分枝部１２ａとの距離Ｄ２ さ
え確保すればよく、ワード線１８との距離を考慮する必
要がない。従って、図４に示した一従来例に比べて、製
造プロセスを全く変更することなく、メモリセルのｙ方
向における辺の長さを大幅に縮めることができる。
いては、ワード線１２の分枝部１２ａとの距離Ｄ２ さ
え確保すればよく、ワード線１８との距離を考慮する必
要がない。従って、図４に示した一従来例に比べて、製
造プロセスを全く変更することなく、メモリセルのｙ方
向における辺の長さを大幅に縮めることができる。
【００２３】
【発明の効果】本発明による半導体メモリでは、折り返
しビット線構成であっても、トランジスタのソース・ド
レインの一方及び他方を結ぶ第１の方向で隣接している
メモリセル同士の間に、いわゆる非選択ワード線のライ
ンアンドスペースが不要である。しかも、トランジスタ
のソース・ドレインの一方とキャパシタとの接続部は、
上記第１の方向においては、非選択ワード線との距離を
考慮する必要がない。更に、上記第１の方向とは垂直な
第２の方向で隣接しているメモリセル同士の間には１本
のワード線を延在させるだけでよい。従って、上記第１
の方向では、メモリセルの辺の長さを大幅に縮めること
ができ、上記第２の方向ではメモリセルの辺の長さの増
加が少なく、高集積化を実現することができる。
しビット線構成であっても、トランジスタのソース・ド
レインの一方及び他方を結ぶ第１の方向で隣接している
メモリセル同士の間に、いわゆる非選択ワード線のライ
ンアンドスペースが不要である。しかも、トランジスタ
のソース・ドレインの一方とキャパシタとの接続部は、
上記第１の方向においては、非選択ワード線との距離を
考慮する必要がない。更に、上記第１の方向とは垂直な
第２の方向で隣接しているメモリセル同士の間には１本
のワード線を延在させるだけでよい。従って、上記第１
の方向では、メモリセルの辺の長さを大幅に縮めること
ができ、上記第２の方向ではメモリセルの辺の長さの増
加が少なく、高集積化を実現することができる。
【００２４】また、トランジスタのソース・ドレインの
一方とキャパシタとの接続部は、上記第１の方向におい
ては、非選択ワード線との距離を考慮する必要がない。 従って、層間耐圧の劣化を防止することができ、歩留を
向上させることができる。
一方とキャパシタとの接続部は、上記第１の方向におい
ては、非選択ワード線との距離を考慮する必要がない。 従って、層間耐圧の劣化を防止することができ、歩留を
向上させることができる。
【００２５】また、キャパシタよりも下層にビット線を
形成することができるので、ビット線シールド構造を採
用することができる。従って、ビット線間の干渉雑音を
低減させて信頼性を向上させることができる。
形成することができるので、ビット線シールド構造を採
用することができる。従って、ビット線間の干渉雑音を
低減させて信頼性を向上させることができる。
【図１】本発明の一実施例の平面図である。
【図２】図１のＡ−Ａ線に沿う一つの例の側断面図ある
。
。
【図３】図１のＡ−Ａ線に沿う別の例の側断面図である
。
。
【図４】本発明の一従来例の平面図である。
１１ トランジスタ
１２ ワード線
１２ａ 分枝部
１３ Ｎ＋ 拡散層
１５ Ｎ＋ 拡散層
１７ ビット線
Claims (1)
- 【請求項１】トランジスタとこのトランジスタのソース
・ドレインの一方に接続されているキャパシタとでメモ
リセルが構成されており、前記ソース・ドレインの他方
にビット線が接続されている半導体メモリにおいて、前
記ビット線は前記ソース・ドレインの一方及び他方を結
ぶ第１の方向とは垂直な第２の方向へ延在しており、ワ
ード線は前記第２の方向で隣接している前記メモリセル
同士の間を前記第１の方向へ延在すると共に前記メモリ
セル同士の間からこれらのメモリセル上へ延在する分枝
部を有している半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3075857A JPH04287368A (ja) | 1991-03-15 | 1991-03-15 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3075857A JPH04287368A (ja) | 1991-03-15 | 1991-03-15 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04287368A true JPH04287368A (ja) | 1992-10-12 |
Family
ID=13588326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3075857A Pending JPH04287368A (ja) | 1991-03-15 | 1991-03-15 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04287368A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018525823A (ja) * | 2015-08-28 | 2018-09-06 | マイクロン テクノロジー， インク． | 導電線を含む半導体デバイス、および、導電線を含む半導体デバイスの製造方法 |
-
1991
- 1991-03-15 JP JP3075857A patent/JPH04287368A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018525823A (ja) * | 2015-08-28 | 2018-09-06 | マイクロン テクノロジー， インク． | 導電線を含む半導体デバイス、および、導電線を含む半導体デバイスの製造方法 |
| US10388601B2 (en) | 2015-08-28 | 2019-08-20 | Micron Technology, Inc. | Semiconductor devices including conductive lines and methods of forming the semiconductor devices |
| US10811355B2 (en) | 2015-08-28 | 2020-10-20 | Micron Technology, Inc. | Methods of forming semiconductor devices |
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