JPS62169475A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS62169475A JPS62169475A JP61012369A JP1236986A JPS62169475A JP S62169475 A JPS62169475 A JP S62169475A JP 61012369 A JP61012369 A JP 61012369A JP 1236986 A JP1236986 A JP 1236986A JP S62169475 A JPS62169475 A JP S62169475A
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- 239000000758 substrate Substances 0.000 claims abstract description 13
- 230000005669 field effect Effects 0.000 claims description 3
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- 229910052710 silicon Inorganic materials 0.000 abstract description 13
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特に１ビツトを記憶す
るためのメモリセル面積が小さくできる一ヶのトランジ
スターと一ケの容量から成るダイナミック型ランダムア
クセスメモリ（ＤＲＡＭ）用の新規なメモリセル構造に
関する。
るためのメモリセル面積が小さくできる一ヶのトランジ
スターと一ケの容量から成るダイナミック型ランダムア
クセスメモリ（ＤＲＡＭ）用の新規なメモリセル構造に
関する。
従来、この種のメモリセル構造は、第５図に示すように
、Ｐ型シリコン基板１に形成されたｎ＋層をソース・ド
レインとするＭＯＳトランジスターと、基板上に形成さ
れた容量膜と容量電極とからなるＭＯ８型容量とが平面
上に並んで構成さｆている。
、Ｐ型シリコン基板１に形成されたｎ＋層をソース・ド
レインとするＭＯＳトランジスターと、基板上に形成さ
れた容量膜と容量電極とからなるＭＯ８型容量とが平面
上に並んで構成さｆている。
従来のメモリセル構造は、第５図に示すように平面上に
容量とＭＯＳトランジスターとを並べているので、セル
面積を小さくすることは困難である。最近、容量の面積
を縮小するために、シリコン基板に掘った溝内に容量を
形成する方法が検討されている。しかし、この場合にお
いても、容量部の面積は縮小さ扛るが、依然として容量
とＭＯＳトランジスターとは平面的に配置さｎているた
め、セル面積縮小には限界がある。
容量とＭＯＳトランジスターとを並べているので、セル
面積を小さくすることは困難である。最近、容量の面積
を縮小するために、シリコン基板に掘った溝内に容量を
形成する方法が検討されている。しかし、この場合にお
いても、容量部の面積は縮小さ扛るが、依然として容量
とＭＯＳトランジスターとは平面的に配置さｎているた
め、セル面積縮小には限界がある。
本発明の半導体記憶装置は、半導体基板上に形成された
容量膜を介して形成さｎだ容量電極と、前記容量電極上
に電気的に絶縁されて形成さｎたゲート電極と、前記容
量電極および前記ゲート電極上に、前記容量電極と電気
的に接続さｎ前記ゲート電極とは電気的に分離されて形
成された半導体膜とを有し前記半導体膜と前記ゲート電
極とにより電界幼果トランジスターが構成されることを
特徴とする。
容量膜を介して形成さｎだ容量電極と、前記容量電極上
に電気的に絶縁されて形成さｎたゲート電極と、前記容
量電極および前記ゲート電極上に、前記容量電極と電気
的に接続さｎ前記ゲート電極とは電気的に分離されて形
成された半導体膜とを有し前記半導体膜と前記ゲート電
極とにより電界幼果トランジスターが構成されることを
特徴とする。
本発明の半導体記憶装置は、容ｉｔ極上にトランジスタ
ーおよびトランジスター電極が形成されている。
ーおよびトランジスター電極が形成されている。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１実施例のメモリセル断面図である
。シリコン基板１０上の蓄積容量電極上の領域は素子分
離領域１２となる。シリコン基板上に容量膜１３を介し
て容ｔ’ｇ極１５が形成されており、その上に絶縁膜と
してＰＳＧ膜２ｏを介してゲート電極１６、その上に再
びＰＳＧ膜２０が形成さｎている。ゲート成極としては
多結晶シリコン膜を用いる。ゲート電ｆｉ１６の側面に
はゲート膜１４が形成されている。ゲート電極として多
結晶シリコン膜を用いると、熱酸化によって容易にゲー
ト酸化膜が形成できる。半導体層１８が容量電極上部の
ＰＳＧ膜２０及びゲート電極１６以外の部分に形成され
ている。半導体ノーとしては、アモルファスシリコン膜
、多結晶シリコンｉｌｈるいは再結晶化さλｔたシリコ
ン膜が使えここではＰ型シリコンを用いている。半導体
層は容ｔｉｔ極と電気的に接触している必要がある。こ
こで絶縁膜として用いたＰＳＧ膜からリン拡散によって
半導体層にｎ＋型半、導体層１７．１９が形成できる。
。シリコン基板１０上の蓄積容量電極上の領域は素子分
離領域１２となる。シリコン基板上に容量膜１３を介し
て容ｔ’ｇ極１５が形成されており、その上に絶縁膜と
してＰＳＧ膜２ｏを介してゲート電極１６、その上に再
びＰＳＧ膜２０が形成さｎている。ゲート成極としては
多結晶シリコン膜を用いる。ゲート電ｆｉ１６の側面に
はゲート膜１４が形成されている。ゲート電極として多
結晶シリコン膜を用いると、熱酸化によって容易にゲー
ト酸化膜が形成できる。半導体層１８が容量電極上部の
ＰＳＧ膜２０及びゲート電極１６以外の部分に形成され
ている。半導体ノーとしては、アモルファスシリコン膜
、多結晶シリコンｉｌｈるいは再結晶化さλｔたシリコ
ン膜が使えここではＰ型シリコンを用いている。半導体
層は容ｔｉｔ極と電気的に接触している必要がある。こ
こで絶縁膜として用いたＰＳＧ膜からリン拡散によって
半導体層にｎ＋型半、導体層１７．１９が形成できる。
これによりゲート電極側面にｎ＋型型厚４番体層１７１
９をソース・ドレ・ｒンとするｎチャンネルｍｍｏｓト
ランジスターが実現できる。層間ルネ２１にコンタクト
孔が開孔さｎて、ｎ＋型半導体ノｗ１１９上にビート線
２２が接続されている。
９をソース・ドレ・ｒンとするｎチャンネルｍｍｏｓト
ランジスターが実現できる。層間ルネ２１にコンタクト
孔が開孔さｎて、ｎ＋型半導体ノｗ１１９上にビート線
２２が接続されている。
本発明のメモリセル構造では、信号はシリコン基板１０
と容量電極１５で構成される蓄積容量に記憶される。信
号の書き込みおよび読み出しは、ゲート電極（ワード線
）１６にバイアス電圧を加え、ＭＯＳトランジスターを
ＯＮ状態にし、ビット線２２を通して行う。
と容量電極１５で構成される蓄積容量に記憶される。信
号の書き込みおよび読み出しは、ゲート電極（ワード線
）１６にバイアス電圧を加え、ＭＯＳトランジスターを
ＯＮ状態にし、ビット線２２を通して行う。
本発明のメモリセルは、セル面積は容量電極の大きさで
決まる。
決まる。
本発明の第２実施例を第２図に示す。ここでは、ゲート
電極として高融点金属３０を用いる。半導体層はゲート
電極に接して形成される。このとき、半導体層とゲート
電極の境界にはショットキー接合が形成される。従って
この場合は半導体層とゲート電極とによりショットキー
接合型電界効果トランジスターができる。
電極として高融点金属３０を用いる。半導体層はゲート
電極に接して形成される。このとき、半導体層とゲート
電極の境界にはショットキー接合が形成される。従って
この場合は半導体層とゲート電極とによりショットキー
接合型電界効果トランジスターができる。
本発明の第３実施例を第３図に示す。この場合は、平面
容量の代シに溝容量を用いている。シリコン基板１０に
溝を掘り、溝側面に容量膜１３を形成し、容量′Ｒｔ極
１５は溝内に埋め込まれる。溝容量を用いることにより
、蓄積容量の占有面積をリソグラフィーの限界まで小さ
くできる。従って、溝容量を用いた本発明のメモリセル
は、１トランジスター１容量型のＤＲＡＭセルとし７て
け最小のセル面積を実施できる。
容量の代シに溝容量を用いている。シリコン基板１０に
溝を掘り、溝側面に容量膜１３を形成し、容量′Ｒｔ極
１５は溝内に埋め込まれる。溝容量を用いることにより
、蓄積容量の占有面積をリソグラフィーの限界まで小さ
くできる。従って、溝容量を用いた本発明のメモリセル
は、１トランジスター１容量型のＤＲＡＭセルとし７て
け最小のセル面積を実施できる。
第４図に、本発明を用いた場合のメモリセルアレイの一
例を示す。容量電極４０にワード線４１が設けら几、半
導体層４２は容量電極上にパターニングされる。ビット
線４４は半導体層４２にコンタコト４３を設け、ワード
線４１と直交して設けられている。
例を示す。容量電極４０にワード線４１が設けら几、半
導体層４２は容量電極上にパターニングされる。ビット
線４４は半導体層４２にコンタコト４３を設け、ワード
線４１と直交して設けられている。
以上説明したように本発明は、蓄積容量電極上にワード
線と、ワード線側面を用いた縦型トランジスターとを設
けることにより、蓄積容量の電極面積だけでメモリセル
が実現できる。さらに、本発明のメモリセルはソフトエ
ラー発生率が小さいため、蓄積容量を小さくでき、その
ため一層セル面積を縮小することが可能である。本発明
によれば、従来と同一のセル面積を実現するには、約３
倍もの大きな設計ルールが使え製造歩留が向上する。
線と、ワード線側面を用いた縦型トランジスターとを設
けることにより、蓄積容量の電極面積だけでメモリセル
が実現できる。さらに、本発明のメモリセルはソフトエ
ラー発生率が小さいため、蓄積容量を小さくでき、その
ため一層セル面積を縮小することが可能である。本発明
によれば、従来と同一のセル面積を実現するには、約３
倍もの大きな設計ルールが使え製造歩留が向上する。
第１図は本発明の第１実施例のメモリセル断面図、第２
図は本発明の第２実施例のメモリセル断面図、第３図は
本発明の第３実施例のメモリセル断面図、第４図は本発
明の実施例のメモリセルアレイを説明するだめの平面図
、第５図は従来のメモリセル断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・素子
分離領域、３・・・・・・容量膜、４・・・・・・ゲー
ト膜、５・・・・・・容量電極、６・・・・・・ワード
線、７・・・・・・ｎ＋層、８・・・・・・層間膜、９
・・・・・・ビット線、１０・・・・・・シリコン基板
、１２・・・・・・素子分離領域、１３・・・・・・容
量膜、１４・・・・・・ゲート膜、１５・・・・・・容
量電極、１６・・・・・・ゲート電極（ワード線）、１
７・・・・・・ｎ＋型半導体層、１８・・・・・・Ｐ型
半導体層、１９・・・・・・ｎ＋型半導体層、２０・・
・・・・ＰＳＧ膜、２１・・・・・・層間膜、２２・・
・・・・ビット線、３０・・・・・・高融点金属、３１
・−・・・・ショットキー接合、４０・・・・・・容量
電極、４１・・・・・・ワード線、４２・・・・・・半
導体層、４３・・・・・・コンタクト、４４・・・・・
・ビ牛ＳＶ 牛２ 図 乎３田
図は本発明の第２実施例のメモリセル断面図、第３図は
本発明の第３実施例のメモリセル断面図、第４図は本発
明の実施例のメモリセルアレイを説明するだめの平面図
、第５図は従来のメモリセル断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・素子
分離領域、３・・・・・・容量膜、４・・・・・・ゲー
ト膜、５・・・・・・容量電極、６・・・・・・ワード
線、７・・・・・・ｎ＋層、８・・・・・・層間膜、９
・・・・・・ビット線、１０・・・・・・シリコン基板
、１２・・・・・・素子分離領域、１３・・・・・・容
量膜、１４・・・・・・ゲート膜、１５・・・・・・容
量電極、１６・・・・・・ゲート電極（ワード線）、１
７・・・・・・ｎ＋型半導体層、１８・・・・・・Ｐ型
半導体層、１９・・・・・・ｎ＋型半導体層、２０・・
・・・・ＰＳＧ膜、２１・・・・・・層間膜、２２・・
・・・・ビット線、３０・・・・・・高融点金属、３１
・−・・・・ショットキー接合、４０・・・・・・容量
電極、４１・・・・・・ワード線、４２・・・・・・半
導体層、４３・・・・・・コンタクト、４４・・・・・
・ビ牛ＳＶ 牛２ 図 乎３田
Claims (1)
- 半導体基板上に形成された容量膜を介して形成された容
量電極と、前記容量電極上に電気的に絶縁されて形成さ
れたゲート電極と、前記容量電極および前記ゲート電極
上に、前記容量電極と電気的に接続され前記ゲート電極
とは電気的に分離されて形成された半導体膜とを有し、
前記半導体膜と前記ゲート電極とになり電界効果トラン
ジスターが構成されていることを特徴とする半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61012369A JPH0691216B2 (ja) | 1986-01-22 | 1986-01-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61012369A JPH0691216B2 (ja) | 1986-01-22 | 1986-01-22 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62169475A true JPS62169475A (ja) | 1987-07-25 |
| JPH0691216B2 JPH0691216B2 (ja) | 1994-11-14 |
Family
ID=11803350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61012369A Expired - Lifetime JPH0691216B2 (ja) | 1986-01-22 | 1986-01-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691216B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08213568A (ja) * | 1994-11-21 | 1996-08-20 | Lg Semicon Co Ltd | 半導体メモリ装置及びその製造方法 |
| JPH08213567A (ja) * | 1994-11-21 | 1996-08-20 | Lg Semicon Co Ltd | 半導体メモリ装置及びその製造方法 |
| US5834833A (en) * | 1996-03-21 | 1998-11-10 | Nec Corporation | Electrical component having a selective cut-off conductor |
| JP2017508277A (ja) * | 2014-01-10 | 2017-03-23 | マイクロン テクノロジー， インク． | 電界効果トランジスタ構造およびメモリアレイ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5734367A (en) * | 1980-07-28 | 1982-02-24 | Ibm | Method of producing semiconductor device |
| JPS5779661A (en) * | 1980-11-05 | 1982-05-18 | Mitsubishi Electric Corp | Semiconductor device |
| JPS6070758A (ja) * | 1983-09-28 | 1985-04-22 | Hitachi Ltd | 半導体メモリ |
-
1986
- 1986-01-22 JP JP61012369A patent/JPH0691216B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5734367A (en) * | 1980-07-28 | 1982-02-24 | Ibm | Method of producing semiconductor device |
| JPS5779661A (en) * | 1980-11-05 | 1982-05-18 | Mitsubishi Electric Corp | Semiconductor device |
| JPS6070758A (ja) * | 1983-09-28 | 1985-04-22 | Hitachi Ltd | 半導体メモリ |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08213568A (ja) * | 1994-11-21 | 1996-08-20 | Lg Semicon Co Ltd | 半導体メモリ装置及びその製造方法 |
| JPH08213567A (ja) * | 1994-11-21 | 1996-08-20 | Lg Semicon Co Ltd | 半導体メモリ装置及びその製造方法 |
| US5834833A (en) * | 1996-03-21 | 1998-11-10 | Nec Corporation | Electrical component having a selective cut-off conductor |
| JP2017508277A (ja) * | 2014-01-10 | 2017-03-23 | マイクロン テクノロジー， インク． | 電界効果トランジスタ構造およびメモリアレイ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0691216B2 (ja) | 1994-11-14 |
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