JPH0529571A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH0529571A JPH0529571A JP3203570A JP20357091A JPH0529571A JP H0529571 A JPH0529571 A JP H0529571A JP 3203570 A JP3203570 A JP 3203570A JP 20357091 A JP20357091 A JP 20357091A JP H0529571 A JPH0529571 A JP H0529571A
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Abstract
(57)【要約】
【目的】 ＤＲＡＭゲインセルの専有面積を縮小し、集
積回路の高密度化を図る。 【構成】 書き込みトランジスタとしての第２のＭＩＳ
型トランジスタを縦方向（縦型）に形成する。
積回路の高密度化を図る。 【構成】 書き込みトランジスタとしての第２のＭＩＳ
型トランジスタを縦方向（縦型）に形成する。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置および
その製造方法に関し、詳しくは、ＤＲＡＭにおけるゲイ
ンセルの構造およびその製造方法に関するものである。
その製造方法に関し、詳しくは、ＤＲＡＭにおけるゲイ
ンセルの構造およびその製造方法に関するものである。
【０００２】
【従来の技術】従来、ＤＲＡＭメモリセルの構造として
は周知のようにスタック型キャパシタのメモリセルが用
いられていた。しかし、この構造ではキャパシタが受動
素子のため増幅作用がないので、素子の微細化に伴うセ
ル面積の縮小により信号電荷量が低下し、信号電圧の低
下を招く。その解決策として近来メモリセル自体に増幅
作用をもつゲインセルが普及してきた。その回路、構造
の例を記載した文献としては例えば、日経エレクトロニ
クス（１９８５−１０−７）Ｐ２６２〜２６６およびシ
ックスティーンス・コンフェレンス・オン・ソリッド・
スティト・デバイシス・アンド・マテリアルズ・コーベ
（１６th. Conf.on Solid State Devices& Materials K
obe）１９８４ Ｐ２６５〜２６８などがある。
は周知のようにスタック型キャパシタのメモリセルが用
いられていた。しかし、この構造ではキャパシタが受動
素子のため増幅作用がないので、素子の微細化に伴うセ
ル面積の縮小により信号電荷量が低下し、信号電圧の低
下を招く。その解決策として近来メモリセル自体に増幅
作用をもつゲインセルが普及してきた。その回路、構造
の例を記載した文献としては例えば、日経エレクトロニ
クス（１９８５−１０−７）Ｐ２６２〜２６６およびシ
ックスティーンス・コンフェレンス・オン・ソリッド・
スティト・デバイシス・アンド・マテリアルズ・コーベ
（１６th. Conf.on Solid State Devices& Materials K
obe）１９８４ Ｐ２６５〜２６８などがある。
【０００３】その文献にも記載されているが、従来のゲ
インセルの構造を図４に示す。（ａ）が平面図、（ｂ）
が断面図である。図５はその回路図でありこれは従来も
本発明も同じである。
インセルの構造を図４に示す。（ａ）が平面図、（ｂ）
が断面図である。図５はその回路図でありこれは従来も
本発明も同じである。
【０００４】公知の構造であるから、詳細な説明は省略
するが、シリコン基板１に形成された読み出しトランジ
スタ２と、基板１表面のフィールド酸化膜３上に多結晶
シリコンを用いて形成された書き込みトランジスタ４
と、１つのキャパシタ５からなる。読み出しトランジス
タ２は、ドレインが電源線６に接続され、ソースが読み
出しビット線７に接続される。書き込みトランジスタ４
は、ゲートが書き込みワード線８に接続され、ドレイン
が書き込みビット線９に接続される。キャパシタ５の第
１電極と読み出しトランジスタ２のゲート、書き込みト
ランジスタ４のソースは共通に接続され、キャパシタ５
の第２電極は読み出しワード線１０に接続される。
するが、シリコン基板１に形成された読み出しトランジ
スタ２と、基板１表面のフィールド酸化膜３上に多結晶
シリコンを用いて形成された書き込みトランジスタ４
と、１つのキャパシタ５からなる。読み出しトランジス
タ２は、ドレインが電源線６に接続され、ソースが読み
出しビット線７に接続される。書き込みトランジスタ４
は、ゲートが書き込みワード線８に接続され、ドレイン
が書き込みビット線９に接続される。キャパシタ５の第
１電極と読み出しトランジスタ２のゲート、書き込みト
ランジスタ４のソースは共通に接続され、キャパシタ５
の第２電極は読み出しワード線１０に接続される。
【０００５】回路動作は詳しく述べるまでもないが、書
き込みは書き込みビット線９上の「１」又は「０」のデ
ータが書き込みトランジスタ４を通してキャパシタ５に
書き込まれる。無論この場合ワード線８，１０は正の高
電位としてある。書き込み後このトランジスタ４をオフ
してキャパシタ５の第１電極（読み出しトランジスタ２
のゲート電極でもある）は電気的に浮遊する。
き込みは書き込みビット線９上の「１」又は「０」のデ
ータが書き込みトランジスタ４を通してキャパシタ５に
書き込まれる。無論この場合ワード線８，１０は正の高
電位としてある。書き込み後このトランジスタ４をオフ
してキャパシタ５の第１電極（読み出しトランジスタ２
のゲート電極でもある）は電気的に浮遊する。
【０００６】読み出しのときには、読み出しワード線１
０だけに駆動電圧を加えると、容量結合によって読み出
しトランジスタ２のゲート電極電位が上がりデータの判
別（「１」か「０」）ができる。
０だけに駆動電圧を加えると、容量結合によって読み出
しトランジスタ２のゲート電極電位が上がりデータの判
別（「１」か「０」）ができる。
【０００７】
【発明が解決しようとする課題】しかるに、図４のよう
な従来のゲインセルでは書き込みトランジスタ４が横方
向（横型）に形成されるため、セル１個当りの専有面積
が大きくなり、集積回路の高密度化に対して障害となる
問題点があった。
な従来のゲインセルでは書き込みトランジスタ４が横方
向（横型）に形成されるため、セル１個当りの専有面積
が大きくなり、集積回路の高密度化に対して障害となる
問題点があった。
【０００８】この発明は上記の点に鑑みなされたもの
で、ゲインセルの専有面積を縮小することができ、集積
回路の高密度化を図ることができる半導体記憶装置およ
びその製造方法を提供することを目的とする。
で、ゲインセルの専有面積を縮小することができ、集積
回路の高密度化を図ることができる半導体記憶装置およ
びその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】この発明は、ＤＲＡＭゲ
インセルおよびその製造方法において、書き込みトラン
ジスタとしての第２のＭＩＳ型トランジスタを縦方向
（縦型）に形成するようにしたものである。
インセルおよびその製造方法において、書き込みトラン
ジスタとしての第２のＭＩＳ型トランジスタを縦方向
（縦型）に形成するようにしたものである。
【００１０】
【作用】書き込みトランジスタを縦方向に形成すること
により、セルの専有面積は従来に比して縮小され、集積
回路は高密度化を図れる。
により、セルの専有面積は従来に比して縮小され、集積
回路は高密度化を図れる。
【００１１】
【実施例】以下この発明の一実施例を図面を参照して説
明する。図１はこの発明の一実施例のＤＲＡＭゲインセ
ルで、（ａ）は平面図、（ｂ）は（ａ）のｂ−ｂ線断面
図である。この図において、２１はシリコン基板であ
り、表面には選択的にフィールド酸化膜２２が形成され
る。また、基板２１のアクティブ領域表面には読み出し
トランジスタのゲート絶縁膜２３が形成される。そし
て、このゲート絶縁膜２３上に一部が重なるようにして
電荷蓄積層２４が不純物ドープの多結晶シリコンにより
形成される。この電荷蓄積層２４はキャパシタの第１電
極、読み出しトランジスタのゲート電極、書き込みトラ
ンジスタのソース領域を構成する。この電荷蓄積層２４
の両側（図１（ｂ）と直角な断面での両側）に位置する
ようにして基板２１内には読み出しビット線２５および
電源線２６に相当する拡散層２７が形成される。この拡
散層２７は読み出しトランジスタのソース・ドレイン領
域でもあり、この拡散層２７相互間の基板表面領域が読
み出しトランジスタのチャネル領域である。
明する。図１はこの発明の一実施例のＤＲＡＭゲインセ
ルで、（ａ）は平面図、（ｂ）は（ａ）のｂ−ｂ線断面
図である。この図において、２１はシリコン基板であ
り、表面には選択的にフィールド酸化膜２２が形成され
る。また、基板２１のアクティブ領域表面には読み出し
トランジスタのゲート絶縁膜２３が形成される。そし
て、このゲート絶縁膜２３上に一部が重なるようにして
電荷蓄積層２４が不純物ドープの多結晶シリコンにより
形成される。この電荷蓄積層２４はキャパシタの第１電
極、読み出しトランジスタのゲート電極、書き込みトラ
ンジスタのソース領域を構成する。この電荷蓄積層２４
の両側（図１（ｂ）と直角な断面での両側）に位置する
ようにして基板２１内には読み出しビット線２５および
電源線２６に相当する拡散層２７が形成される。この拡
散層２７は読み出しトランジスタのソース・ドレイン領
域でもあり、この拡散層２７相互間の基板表面領域が読
み出しトランジスタのチャネル領域である。
【００１２】ゲート絶縁膜２３上に重なった電荷蓄積層
２４の一部にキャパシタ絶縁膜２８ａを介して隣接し
て、かつ電荷蓄積層２４の他の部分にキャパシタ絶縁膜
２８ｂを挾んで覆われて読み出しワード線２９が不純物
ドープの多結晶シリコンにより基板上に形成される。こ
の読み出しワード線２９はキャパシタの第２電極でもあ
る。
２４の一部にキャパシタ絶縁膜２８ａを介して隣接し
て、かつ電荷蓄積層２４の他の部分にキャパシタ絶縁膜
２８ｂを挾んで覆われて読み出しワード線２９が不純物
ドープの多結晶シリコンにより基板上に形成される。こ
の読み出しワード線２９はキャパシタの第２電極でもあ
る。
【００１３】また、電荷蓄積層２４の一部の上に順次重
なって書き込みトランジスタのチャネル領域３０、ドレ
イン領域３１が多結晶シリコンにより形成される。さら
に、これらドレイン領域３１、チャネル領域３０、電荷
蓄積層２４にゲート絶縁膜３２を挾んで隣接して書き込
みトランジスタのゲート電極３３が不純物ドープの多結
晶シリコンにより形成される。そして、以上の構造体上
を覆うように中間絶縁膜３４が形成され、コンタクトホ
ール３５が開けられ、そのコンタクトホール３５を介し
てドレイン領域３１に接続されるように書き込みビット
線３６が中間絶縁膜３４上に形成される。
なって書き込みトランジスタのチャネル領域３０、ドレ
イン領域３１が多結晶シリコンにより形成される。さら
に、これらドレイン領域３１、チャネル領域３０、電荷
蓄積層２４にゲート絶縁膜３２を挾んで隣接して書き込
みトランジスタのゲート電極３３が不純物ドープの多結
晶シリコンにより形成される。そして、以上の構造体上
を覆うように中間絶縁膜３４が形成され、コンタクトホ
ール３５が開けられ、そのコンタクトホール３５を介し
てドレイン領域３１に接続されるように書き込みビット
線３６が中間絶縁膜３４上に形成される。
【００１４】以上のゲインセルにおいては、読み出しビ
ット線２５および電源線２６としての拡散層２７（ソー
ス・ドレイン領域）、ゲート絶縁膜２３、電荷蓄積層２
４（ゲート電極）、拡散層２７相互間のゲート電極下基
板表面領域（チャネル領域）により読み出しトランジス
タ（第１のＭＩＳ型トランジスタ）が構成される。ま
た、電荷蓄積層２４（ソース領域）、チャネル領域３
０、ドレイン領域３１、ゲート絶縁膜３２、ゲート電極
３３によって書き込みトランジスタ（第２のＭＩＳ型ト
ランジスタ）が縦方向（縦型）に形成される。さらに、
電荷蓄積層２４（第１電極）、キャパシタ絶縁膜２８
ａ，２８ｂ、読み出しワード線２９（第２電極）によっ
てキャパシタが構成される。キャパシタの第１電極、読
み出しトランジスタのゲート電極、書き込みトランジス
タのソース領域は電荷蓄積層２４で共通である。なお、
電荷蓄積層２４を書き込みトランジスタのドレイン領
域、ドレイン領域３１を書き込みトランジスタのソース
領域とすることもできる。
ット線２５および電源線２６としての拡散層２７（ソー
ス・ドレイン領域）、ゲート絶縁膜２３、電荷蓄積層２
４（ゲート電極）、拡散層２７相互間のゲート電極下基
板表面領域（チャネル領域）により読み出しトランジス
タ（第１のＭＩＳ型トランジスタ）が構成される。ま
た、電荷蓄積層２４（ソース領域）、チャネル領域３
０、ドレイン領域３１、ゲート絶縁膜３２、ゲート電極
３３によって書き込みトランジスタ（第２のＭＩＳ型ト
ランジスタ）が縦方向（縦型）に形成される。さらに、
電荷蓄積層２４（第１電極）、キャパシタ絶縁膜２８
ａ，２８ｂ、読み出しワード線２９（第２電極）によっ
てキャパシタが構成される。キャパシタの第１電極、読
み出しトランジスタのゲート電極、書き込みトランジス
タのソース領域は電荷蓄積層２４で共通である。なお、
電荷蓄積層２４を書き込みトランジスタのドレイン領
域、ドレイン領域３１を書き込みトランジスタのソース
領域とすることもできる。
【００１５】以上のようなゲインセルは、図２および図
３に示すこの発明の製造方法の一実施例により製造され
る。まず、シリコン基板２１の表面を選択的に酸化して
フィールド酸化膜２２を形成する。次に基板２１のアク
ティブ領域の表面に熱酸化により読み出しトランジスタ
のゲート絶縁膜２３を厚さ１００Å程度に形成する。そ
の後、リン等のドーパントを含んだ多結晶シリコンを２
０００Å程度全面に堆積させ、ホトリソグラフィー法で
パターニングすることにより、前記ゲート絶縁膜２３上
に電荷蓄積層の第１の部分２４ａを形成する。次にこの
第１の部分２４ａをマスクとして、読み出しビット線お
よび電源線に相当する拡散層２７をリン，ヒ素等のイオ
ン打込み並びにその後の熱処理により基板２１内に形成
する。（図２（ａ））
３に示すこの発明の製造方法の一実施例により製造され
る。まず、シリコン基板２１の表面を選択的に酸化して
フィールド酸化膜２２を形成する。次に基板２１のアク
ティブ領域の表面に熱酸化により読み出しトランジスタ
のゲート絶縁膜２３を厚さ１００Å程度に形成する。そ
の後、リン等のドーパントを含んだ多結晶シリコンを２
０００Å程度全面に堆積させ、ホトリソグラフィー法で
パターニングすることにより、前記ゲート絶縁膜２３上
に電荷蓄積層の第１の部分２４ａを形成する。次にこの
第１の部分２４ａをマスクとして、読み出しビット線お
よび電源線に相当する拡散層２７をリン，ヒ素等のイオ
ン打込み並びにその後の熱処理により基板２１内に形成
する。（図２（ａ））
【００１６】次に、第１の部分２４ａの表面を約１００
Å熱酸化して、該表面にキャパシタ絶縁膜２８ａを形成
する。その後、リン等のドーパントを含んだ多結晶シリ
コンを２０００Å程度全面に堆積させ、エッチバックお
よびホトリソグラフィー法によりパターニングすること
により、前記第１の部分２４ａに隣接して読み出しワー
ド線２９を形成する。（図２（ｂ））
Å熱酸化して、該表面にキャパシタ絶縁膜２８ａを形成
する。その後、リン等のドーパントを含んだ多結晶シリ
コンを２０００Å程度全面に堆積させ、エッチバックお
よびホトリソグラフィー法によりパターニングすること
により、前記第１の部分２４ａに隣接して読み出しワー
ド線２９を形成する。（図２（ｂ））
【００１７】次に、読み出しワード線２９の表面に熱酸
化により厚さ１００Åのキャパシタ絶縁膜２８ｂを形成
した後、ホトリソグラフィー法により第１の部分２４ａ
の上面のキャパシタ絶縁膜２８ａを除去する。この時、
第１の部分２４ａと読み出しワード線２９間のキャパシ
タ絶縁膜２８ａおよびワード線２９表面のキャパシタ絶
縁膜２８ｂが一部でも除去されないように、合わせ余裕
ａを設ける。（図２（ｃ））
化により厚さ１００Åのキャパシタ絶縁膜２８ｂを形成
した後、ホトリソグラフィー法により第１の部分２４ａ
の上面のキャパシタ絶縁膜２８ａを除去する。この時、
第１の部分２４ａと読み出しワード線２９間のキャパシ
タ絶縁膜２８ａおよびワード線２９表面のキャパシタ絶
縁膜２８ｂが一部でも除去されないように、合わせ余裕
ａを設ける。（図２（ｃ））
【００１８】次にリン等のドーパントを含んだ多結晶シ
リコンを２０００Å程度堆積させ、ホトリソグラフィー
法でパターニングすることにより、前記第１の部分２４
ａと一体にして、かつ前記読み出しワード線２９を覆う
ようにして電荷蓄積層の第２の部分２４ｂを形成する。
これにより電荷蓄積層２４の全体が完成する。（図３
（ａ））
リコンを２０００Å程度堆積させ、ホトリソグラフィー
法でパターニングすることにより、前記第１の部分２４
ａと一体にして、かつ前記読み出しワード線２９を覆う
ようにして電荷蓄積層の第２の部分２４ｂを形成する。
これにより電荷蓄積層２４の全体が完成する。（図３
（ａ））
【００１９】次に再び多結晶シリコン３７を約８０００
Å堆積させた後、エッチバック法により表面を平坦化す
る。その後、前記多結晶シリコン３７の表面側にリン，
ヒ素等の不純物をイオン打込みし、活性化アニールを行
うことにより、該多結晶シリコン３７の表面側を書き込
みトランジスタのドレイン領域３１とし、深い所を同ト
ランジスタのチャネル領域３０とし、それらが電荷蓄積
層２４上に形成された状態とする。その後、多結晶シリ
コン３７をホトリソグラフィー法によりパターニングす
る。（図３（ｂ））
Å堆積させた後、エッチバック法により表面を平坦化す
る。その後、前記多結晶シリコン３７の表面側にリン，
ヒ素等の不純物をイオン打込みし、活性化アニールを行
うことにより、該多結晶シリコン３７の表面側を書き込
みトランジスタのドレイン領域３１とし、深い所を同ト
ランジスタのチャネル領域３０とし、それらが電荷蓄積
層２４上に形成された状態とする。その後、多結晶シリ
コン３７をホトリソグラフィー法によりパターニングす
る。（図３（ｂ））
【００２０】次に、ホトリソグラフィー法によりドレイ
ン領域３１の一部、チャネル領域３０の一部および電荷
蓄積層２４の一部を図３（ｃ）に示すように除去した
後、それらの露出表面に熱酸化によりゲート絶縁膜３２
を約１００Åの厚さに形成する。その後、再びリン等の
ドーパントを含んだ多結晶シリコンを３０００Å程度全
面に堆積させた後、エッチバックを行い、さらにホトリ
ソグラフィー法でパターニングすることにより、前記ド
レイン領域３１，チャネル領域３０および電荷蓄積層２
４に隣接して書き込みトランジスタのゲート電極３３を
形成する。この時、ドレイン領域３１上の絶縁膜３２
は、多結晶シリコンをエッチバックする際のストッパー
として働く。（図３（ｃ））
ン領域３１の一部、チャネル領域３０の一部および電荷
蓄積層２４の一部を図３（ｃ）に示すように除去した
後、それらの露出表面に熱酸化によりゲート絶縁膜３２
を約１００Åの厚さに形成する。その後、再びリン等の
ドーパントを含んだ多結晶シリコンを３０００Å程度全
面に堆積させた後、エッチバックを行い、さらにホトリ
ソグラフィー法でパターニングすることにより、前記ド
レイン領域３１，チャネル領域３０および電荷蓄積層２
４に隣接して書き込みトランジスタのゲート電極３３を
形成する。この時、ドレイン領域３１上の絶縁膜３２
は、多結晶シリコンをエッチバックする際のストッパー
として働く。（図３（ｃ））
【００２１】その後は、図１に示したように全面に中間
絶縁膜を形成し、コンタクトホールを開口し、ドレイン
領域３１に接続する書き込みビット線をアルミで形成す
る。
絶縁膜を形成し、コンタクトホールを開口し、ドレイン
領域３１に接続する書き込みビット線をアルミで形成す
る。
【００２２】
【発明の効果】以上詳細に説明したように、この発明に
よれば、書き込みトランジスタとしての第２のＭＩＳ型
トランジスタを縦方向（縦型）に形成したので、セルの
専有面積を縮小することができ、集積回路の高密度化を
図ることができる。実施例によれば、１μｍルールで設
計した場合、１セル当り１３μｍ2となり、図４で示し
た従来技術の場合の１セル当り１５μｍ2 に対し、縮小
化が図れた。
よれば、書き込みトランジスタとしての第２のＭＩＳ型
トランジスタを縦方向（縦型）に形成したので、セルの
専有面積を縮小することができ、集積回路の高密度化を
図ることができる。実施例によれば、１μｍルールで設
計した場合、１セル当り１３μｍ2となり、図４で示し
た従来技術の場合の１セル当り１５μｍ2 に対し、縮小
化が図れた。
【図１】この発明の装置の一実施例を示す平面図および
断面図である。
断面図である。
【図２】この発明の製造方法の一実施例を示す工程断面
図である。
図である。
【図３】この発明の製造方法の一実施例を示す工程断面
図である。
図である。
【図４】従来技術によるＤＲＡＭゲインセルを示す平面
図および断面図である。
図および断面図である。
【図５】ＤＲＡＭゲインセルの回路構成図である。
２１ シリコン基板
２３ ゲート絶縁膜
２４ 電荷蓄積層
２７ 拡散層
３０ チャネル領域
３１ ドレイン領域
３２ ゲート絶縁膜
３３ ゲート電極
Claims (2)
- 【請求項１】 第１のＭＩＳ型トランジスタ、第２のＭ
ＩＳ型トランジスタおよび１つのキャパシタからなり、
前記第１のＭＩＳ型トランジスタのゲートと前記第２の
ＭＩＳ型トランジスタのソース又はドレインと前記１つ
のキャパシタの一方の電極が共通に接続されているＤＲ
ＡＭゲインセルの半導体記憶装置において、 第２のＭＩＳ型トランジスタのソース・ドレインの一方
の領域上に同第２のＭＩＳ型トランジスタのチャネル領
域が形成され、さらにこの第２のＭＩＳ型トランジスタ
のチャネル領域上に同第２のＭＩＳ型トランジスタのソ
ース・ドレインの他方の領域が形成されており、これら
一連に形成された第２のＭＩＳ型トランジスタのソース
・ドレインの他方の領域、チャネル領域、ソース・ドレ
インの他方の領域と絶縁膜を介して同第２のＭＩＳ型ト
ランジスタのゲート電極が形成されていることを特徴と
する半導体記憶装置。 - 【請求項２】 第１のＭＩＳ型トランジスタ、第２のＭ
ＩＳ型トランジスタおよび１つのキャパシタからなり、
前記第１のＭＩＳ型トランジスタのゲートと前記第２の
ＭＩＳ型トランジスタのソース又はドレインと前記１つ
のキャパシタの一方の電極が共通に接続されているＤＲ
ＡＭゲインセルの半導体記憶装置を製造する方法におい
て、 半導体基板に第１のＭＩＳ型トランジスタのソース・ド
レイン・チャネル領域とゲート絶縁膜を形成する工程
と、 その後、前記ゲート絶縁膜上に多結晶半導体により連続
して第２のＭＩＳ型トランジスタのソース・ドレインの
一方の領域、チャネル領域、ソース・ドレインの他方の
領域を重ねて形成する工程と、 さらにそれら第２のＭＩＳ型トランジスタのソース・ド
レインの一方の領域、チャネル領域、ソース・ドレイン
の他方の領域に絶縁膜を介して隣接して同第２のＭＩＳ
型トランジスタのゲート電極を多結晶半導体により形成
する工程とを有することを特徴とする半導体記憶装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3203570A JPH0529571A (ja) | 1991-07-19 | 1991-07-19 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3203570A JPH0529571A (ja) | 1991-07-19 | 1991-07-19 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529571A true JPH0529571A (ja) | 1993-02-05 |
Family
ID=16476317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3203570A Pending JPH0529571A (ja) | 1991-07-19 | 1991-07-19 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529571A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013214729A (ja) * | 2012-03-05 | 2013-10-17 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置 |
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