JP2524862B2 - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法

Info

Publication number
JP2524862B2
JP2524862B2 JP2115642A JP11564290A JP2524862B2 JP 2524862 B2 JP2524862 B2 JP 2524862B2 JP 2115642 A JP2115642 A JP 2115642A JP 11564290 A JP11564290 A JP 11564290A JP 2524862 B2 JP2524862 B2 JP 2524862B2
Authority
JP
Japan
Prior art keywords
memory cell
layer
conductive layer
peripheral circuit
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2115642A
Other languages
English (en)
Other versions
JPH0412564A (ja
Inventor
秀明 有馬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2115642A priority Critical patent/JP2524862B2/ja
Priority to KR1019910003474A priority patent/KR940005889B1/ko
Priority to DE4113932A priority patent/DE4113932A1/de
Priority to ITMI911161A priority patent/IT1247303B/it
Publication of JPH0412564A publication Critical patent/JPH0412564A/ja
Priority to US08/232,315 priority patent/US5486712A/en
Priority to US08/456,331 priority patent/US5659191A/en
Priority to US08/558,584 priority patent/US5612241A/en
Application granted granted Critical
Publication of JP2524862B2 publication Critical patent/JP2524862B2/ja
Priority to US08/877,800 priority patent/US5949110A/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置に関し、特にいわゆる円
筒型スタックトキャパシタを備えたDRAMの高集積化構造
およびその製造方法に関するものである。
［従来の技術］ 半導体記憶装置、特にダイナミックランダムアクセス
メモリ（DRAM）においては、記憶容量の増大と高速応答
性を目指して素子構造の高集積化および微細化に対する
技術開発が進められている。
第５図は、DRAMの構造ブロック図である。まず、第５
図を参照してDRAMの概略構造について説明する。一般
に、DRAMは多数の記憶情報を蓄積する記憶領域であるメ
モリセルアレイと、外部との入出力に必要な周辺回路と
から構成される。すなわち、DRAM50は、記憶情報のデー
タ信号を蓄積するためのメモリセルアレイ51と、単位記
憶回路を構成するメモリセルを選択するためのアドレス
信号を外部から受けるためのロウアンドカラムアドレス
バッファ52と、そのアドレス信号を解読することにより
メモリセルを指定するためのロウデコーダ53およびカラ
ムデコーダ54と、指定されたメモリセルに蓄積された信
号を増幅して読出すセンスリフレッシュアンプ55と、デ
ータ入出力のためのデータインバッファ56およびデータ
アウトバッファ57と、クロック信号を発生するクロック
ジェネレータ58とを含んでいる。
半導体チップ上で大きな面積を占めるメモリセルアレ
イ51は、単位記憶情報を蓄積するためのメモリセルが複
数個配列されて形成されている。DRAMの記憶容量はこの
メモリセルアレイ51に配置されるメモリセルの個数によ
り規定される。したがって、特にメモリセルアレイ51に
おいてメモリセルを構成するMOSトランジスタおよびキ
ャパシタの構造の微細化を図り集積度を向上させるため
に、種々の改善が行なわれてきた。たとえば、メモリセ
ルを構成するMOSトランジスタではチャネル長の縮小化
を行ない、素子構造を微細化するとともに、素子間の分
離構造の改善によって素子間スペースの縮小化も図られ
てきた。しかしながら、キャパシタは、キャパシタ容量
が対向する電極間の面積に比例する性質を有すること、
および記憶装置としての記憶動作の信頼性の点から所定
量以上の容量を確保する必要があることから構造の微細
化には馴染まない一面を有していた。したがって、メモ
リセルのセル構造の微細化を図りかつキャパシタの容量
を確保し得るようにキャパシタの構造の改善が行われ
た。この結果、いわゆる円筒型のスタックトキャパシタ
セルが考案された。
第６図は、たとえば「1.5V動作64MDRAM用王冠型積層
容量セル」，加賀他第37回応用物理学関係連合講演会予
稿集第２分冊P582に示されたDRAMの断面構造図である。
第６図にはメモリセル部分と周辺回路部分とが示されて
いる。メモリセルは１つのトランスファゲートトランジ
スタ３と１つのキャパシタ10とから構成される。トラン
スファゲートトランジスタ３は、シリコン基板１表面中
に形成された１対のソース・ドレイン領域6a、6bと、こ
のソース・ドレイン領域6a、6bの間のシリコン基板１表
面上にゲート絶縁層５を介して形成されたゲート電極
（ワード線）4b、4cとを備える。また、シリコン基板１
表面の所定領域を覆うフィールド酸化膜２の上部には、
隣接するメモリセルに延びるワード線4a、4dが形成され
ている。ゲート電極（ワード線）4a〜4dの表面は第１絶
縁層20で覆われている。
トランスファゲートトランジスタ３の一方のソース・
ドレイン領域6aにはビット線15が接続されている。ビッ
ト線15は２層の多結晶シリコン層から構成される。そし
てトランスファゲートトランジスタ３の一方のソース・
ドレイン領域6aに接続される部分は選択CVD法により形
成される。ビット線15の表面は第２の絶縁層21により覆
われている。
キャパシタ10は下部電極（ストレージノード）11、誘
電体層12および上部電極（セルプレート）13の積層構造
からなる。下部電極11はゲート電極4a〜4dあるいはビッ
ト線15の上部に延在するベース部分11aと鉛直方向に延
在した立壁部分11bとを有している。そして、下部電極1
1の一部がトランスファゲートトランジスタ３の他方の
ソース・ドレイン領域6bに対し、コンタクト部に埋込ま
れた多結晶シリコン層を介して接続されている。キャパ
シタ10の容量部分は、この下部電極11のベース部分11a
の表面および立壁部11bの内外表面で構成される。そし
て、特にこの立壁部分11bが容量部分として利用し得る
ことによりキャパシタの平面的な占有面積を増加させる
ことなくキャパシタ容量を増大することができる。
入出力バッファ等の周辺回路は多くのMOSトランジス
タ30を構成要素として含んでいる。MOSトランジスタ30
は１対のソース・ドレイン領域33、33とゲート絶縁層32
を介して形成されたゲート電極31とを備えている。ゲー
ト電極31の周囲は第１の絶縁層20により覆われている。
ソース・ドレイン領域33、33には層間絶縁層22中に形成
されたコンタクトを通して配線層18が接続されている。
［発明が解決しようとする課題］ ところが、従来の円筒型スタックトキャパシタを有す
るDRAMでは、メモリセル領域と周辺回路部との間で機能
素子の高さに起因して絶縁層や配線層の表面に大きな段
差が生じることが問題となってきた。DRAMの製造工程に
おいては、まずメモリセル領域および周辺回路のMOSト
ランジスタ３、30がほぼ同一プロセスにより同時に形成
され、その後メモリセル部のキャパシタ10が製造され
る。この段階でメモリセル領域ではシリコン基板１表面
から高い位置にキャパシタ10が形成されており、また周
辺回路ではMOSトランジスタ30が形成された状態にあ
る。したがって、この後全面に層間絶縁層22を形成した
際その表面位置はメモリセル領域と周辺回路領域とで大
きな段差が生じる。このために、これ以降に行なわれる
リソグラフィ工程においては露光装置の焦点深度よりも
大きな段差に対してはパターン精度が劣化し微細構造を
形成することが困難になる。たとえば、周辺回路におい
て配線層18をソース・ドレイン領域33に接続させる場合
に位置合せ精度の悪化が生じ、これを防止するためにソ
ース・ドレイン領域33の拡散幅を大きく設定せざるを得
ない状況が生じる。これによってトランジスタの微細化
が妨げられることになる。
したがって、この発明は上記のような問題点を解消す
るためになされたもので、周辺回路のトランジスタ構造
の微細化が可能な円筒型スタックトキャパシタを有する
DRAMの高集積化構造およびその製造方法を提供すること
を目的とする。
［課題を解決するための手段］ 請求項１に記載の半導体記憶装置は、半導体基板の主
表面上に１つのMOSトランジスタと１つのキャパシタか
ら構成されるメモリセルを複数個備えたメモリセル領域
と、このメモリセル領域に対して所定の記憶情報の書込
・読出動作を行なわせるための周辺回路とを備えてい
る。そして、この半導体記憶装置は、半導体基板中に形
成された１対の第１不純物領域と、１対の第１不純物領
域の間の半導体基板上に形成された第１ゲート電極とを
有するメモリセル用MOSトランジスタと、半導体基板中
に形成された１対の第２不純物領域と、１対の第２不純
物領域の間の半導体基板上に形成された第２ゲート電極
とを有する周辺回路用MOSトラジスタとを備える。さら
に、メモリセル用MOSトランジスタの一方の不純物領域
に接続された第１の導電層と、メモリセル用MOSトラン
ジスタの他方の不純物領域に接続されたキャパシタの下
部電極となる第２の導電層と、周辺回路用MOSトランジ
スタの一方の第２不純物領域に接続された第３の導電層
と、周辺回路用MOSトランジスタの他方の第２不純物領
域に接続された第４の導電層と、メモリセル領域のメモ
リセル用MOSトランジスタおよびキャパシタの上方を覆
う第１の層間絶縁膜と、周辺領域の第３の導電層および
第４の導電層の上方を覆い、かつ第１の層間絶縁膜とほ
ぼ同一の高さを有する第２の層間絶縁膜とを備えてい
る。
請求項２記載の発明は、１つのMOSトランジスタと１
つのスタックトキャパシタとを有するメモリセルと、MO
Sトランジスタを有する周辺回路とを備えた半導体記憶
装置の製造方法に関し、以下の工程を備える。
a.半導体基板の主表面上のメモリセル領域と、周辺回路
領域とにMOSトランジスタを形成する工程。
b.半導体基板上の全面に第１導電層を形成し、これをパ
ターニングすることによってメモリセルのMOSトランジ
スタの一方の不純物領域に接続された電極層を形成する
とともに、周辺回路のMOSトランジスタの一方の不純物
領域に接続された第１配線層を形成する工程。
c.電極層および第１配線層の表面を絶縁層で覆う工程。
d.半導体基板上の全面に第２導電層を形成し、パターニ
ングすることによって、メモリセルのMOSトランジスタ
の他方の不純物領域に接続されるキャパシタの下部電極
を形成するとともに、周辺回路のMOSトランジスタの他
方の不純物領域に接続された第２配線層を形成する工
程。
請求項３に記載の半導体記憶装置の製造方法の発明
は、上記請求項２に記載の工程に加えて、以下の工程を
備える。
e.キャパシタの下部電極および第２配線を形成した後
に、半導体基板上の全面を覆う第１の絶縁層を形成する
工程。
f.周辺領域上の第１の絶縁層をそのまま残した状態で、
メモリセル領域上の第１の絶縁層をパターニングする工
程。
g.第１の絶縁層の表面を覆うように第３導電層、誘電体
および第４導電層を順次積層形成し、メモリセル領域上
にメモリセルのキャパシタを形成する工程。
h.周辺回路上の第１の絶縁層上に積層形成された第３導
電層、誘電体層および第４装置を除去することにより、
周辺回路上の第１の絶縁層表面を露出させる工程。
i.メモリセル領域のキャパシタ上および周辺回路の第１
の絶縁層表面を含む半導体基板上全面に、第２の絶縁層
を形成し、さらに第２の絶縁層の表面が半導体基板の主
表面に平行になるように、第２の絶縁層を平坦化する工
程。
［作用］ 請求項１に記載の発明によれば、メモリセル領域上の
第１の層間絶縁膜と、周辺回路上の第２の層間絶縁膜と
がほぼ同一の高さに形成されるため、半導体基板上全面
にわたって層間絶縁膜表面が平坦化される。その結果、
層間絶縁膜表面における導電配線層のパターニング形成
が円滑に行われる。
請求項２に記載の半導体記憶装置の製造方法によれ
ば、メモリセル用MOSトランジスタの第１不純物領域に
接続される電極層と、周辺回路のMOSトランジスタの一
方の不純物領域に接続される第１配線層とが同時に形成
され、さらにその後、メモリセル用MOSトランジスタの
他方の不純物領域に接続されるキャパシタの下部電極
と、周辺回路のMOSトランジスタの他方の不純物領域に
接続される第２配線層とが同時に形成される。
請求項１に記載の構造を有する半導体記憶装置は、請
求項２および請求項３に記載の工程により形成される。
［実施例］ 以下、この発明の一実施例について図を用いて説明す
る。
第１図は、この発明の第１の実施例によるDRAMのメモ
リセルアレイの平面構造図であり、第２図はメモリセル
アレイ部と周辺回路部の断面構造図である。さらに、第
２図におけるメモリセル部の断面構造は第１図中の切断
線II−IIに沿った方向からの断面図を示している。両図
を参照して、Ｐ型シリコン基板１表面の所定領域には素
子間分離のためのフィールド酸化膜２が形成されてい
る。このフィールド酸化膜２に覆われた素子形成領域に
はメモリセルが形成されている。メモリセルは１つのト
ランスファゲートトランジスタ３とこれに接続される１
つのキャパシタ10とから構成される。
トランスファゲートトランジスタ３は１対のソース・
ドレイン領域6a、6bと、このソース・ドレイン領域6a、
6b間のシリコン基板上にゲート絶縁層５を介在させて形
成されたゲート電極4b、4cとを備える。ソース・ドレイ
ン領域6a、6bはいわゆるLDD構造を有している。ゲート
電極4b、4cはワード線の一部から構成されている。ま
た、フィールド酸化膜２の上部には隣接されるメモリセ
ルのゲート電極となるべきワード線4d、4eが形成されて
いる。ゲート電極4b、4c、ワード線4d、4eの表面は第１
絶縁層20に覆われている。
ビット線（第１の導電層）15はワード線4b〜4eの上部
であってこのワード線4b〜4eに直交する方向に延在し、
その一部がトランスファゲートトランジスタ３の一方の
ソース・ドレイン領域6bに接続されている。このビット
線15はたとえば導電性を有する多結晶シリコン、高融点
金属層、あるいは多結晶シリコンと金属シリサイドの２
層構造等が用いられる。そして、ビット線15の表面は第
２絶縁層21によって覆われている。
キャパシタ10は下部電極（ストレージトード：第２の
導電層）11、誘電体層12および上部電極（セルプレー
ト）13の積層構造からなる。下部電極11はトランスファ
ゲートトランジスタ３の一方のソース・ドレイン領域6a
に接続されるベース部分11aと、ベース部分11aの周縁部
から鉛直上向に突出する立壁部11bの２層構造からな
る。ベース部分11aは膜厚2000Å程度に形成され、また
立壁部11bは膜厚500Å程度に形成されている。この下部
電極11の多結晶シリコン中には不純物が1020/cm3以上導
入されている。誘電体層12は酸化膜、窒化膜あるいは酸
化膜と窒化膜の複合膜さらには５酸化タンタル（Ta
2O5）、ハフニウム酸化膜（HaO2）などが用いられる。
上部電極13は導電性が付与された多結晶シリコン層、あ
るいは金属層からなる。このキャパシタの立壁部11bの
高さは必要とされるキャパシタ容量から設定されるもの
であり、たとえばシリコン基板１表面から１〜２μｍ程
度に形成される。
周辺回路部は回路の構成素子としてMOSトランジスタ3
0を含んでいる。周辺回路のMOSトランジスタ30はメモリ
セルのトランスファゲートトランジスタ３と同じく、１
対のソース・ドレイン領域33a、33b、ゲート絶縁層32お
よびゲート電極31とを備えている。ソース・ドレイン領
域33a、33bはトランジスタのチャネル領域を挟んで対向
配置された低濃度領域とこれに連なる高濃度領域からな
るいわゆるLDD構造を有している。ゲート電極31の表面
は第１絶縁層20より覆われている。一方のソース・ドレ
イン領域33aには第１のソース・ドレイン用導電層（第
３の導電層）が接続されている。この第１ソース・ドレ
イン用導電層16はビット線15と同じ材料で形成され、そ
の一端はフィールド酸化膜２の上部に、またその他端は
第１絶縁層20を介してゲート電極31の上部に延在してい
る。さらに、隣接するMOSトランジスタ間に延在し所定
の回路を構成するための配線層として使用される。MOS
トランジスタ30の他方のソース・ドレイン領域33bには
第２ソース・ドレイン用導電層（第４の導電層）17が形
成されている。第２ソース・ドレイン用導電層17はその
一部が第２絶縁層21を介して第１ソース・ドレイン用導
電層16の上部に乗上げている。
メモリセル部および周辺回路部において素子の表面上
は比較的平坦化された表面を持つ層間絶縁層22によって
覆われる。そして、層間絶縁層22の表面上には所定パタ
ーンの配線層18が形成される。図示された周辺回路部で
は配線層18は層間絶縁層22中に形成されたコンタクトホ
ール25を通してMOSトランジスタ30に接続された第１お
よび第２ソース・ドレイン用導電層16、17に接続されて
いる。このコンタクトホール25はソース・ドレイン領域
33a、33bと配線層18とを電気的え接続するために形成さ
れるものであるが、その形成位置は第１および第２ソー
ス・ドレイン用導電層16、17の表面上であればどの位置
でも構わない。したがって、ソース・ドレイン領域33
a、33bの拡散幅を微細化しても配線層18との良好な接続
をとることが可能となる。これによって周辺回路部のMO
Sトランジスタ30の構造を微細化することが可能とな
る。
次に、第２図に示すDRAMの主要な製造工程について第
3A図ないし第3J図を用いて説明する。第3A図ないし第3J
図は、DARMの製造工程に従って順に示した製造工程断面
図である。
まず、第3A図を参照して、ｐ型シリコン基板１表面上
の所定領域にLOCOS法を用いて素子間分離のためのフィ
ールド酸化膜２を形成する。
次に、第3B図を参照して、たとえば熱酸化法を用いて
ｐ型シリコン基板１表面に膜厚100〜120Å程度のゲート
酸化膜５、32を形成する。さらに、ゲート酸化膜５、32
の表面上に膜厚1000〜2000Å程度の多結晶シリコン層お
よび酸化膜を形成した後、所定の形状にパターニングす
る。これによってゲート電極（ワード線）4b〜4eおよび
ゲート電極31が形成される。次に、このゲート電極4b〜
4eおよびゲート電極31をマスクとしてシリコン基板１中
にｎ型不純物をイオン注入しトランスファゲートトラン
ジスタ３のソース・ドレイン領域6a、6bの低濃度領域お
よびMOSトランジスタ30のソース・ドレイン領域33a、33
bの低濃度領域を形成する。さらに、全面に酸化膜を堆
積した後異方性エッチングを施し、ゲート電極4b〜4eお
よびゲート電極31の側壁に絶縁層を形成する。これによ
ってゲート電極4b〜4e、31の表面が第１絶縁層20によっ
て覆われる。次に、この絶縁層20をマスクとしてシリコ
ン基板１中に高濃度のｎ型不純物を導入しトランスファ
ゲートトランジスタ３のソース・ドレイン領域6a、6bの
高濃度領域およびMOSトランジスタ30のソース・ドレイ
ン領域33a、33bの高濃度領域を形成する。
さらに、第3C図を参照して、シリコン基板１中の表面
上の全面にドープトポリシリコン層および酸化膜を膜厚
1000〜2000Å程度堆積し、フォトリングラフィおよびエ
ッチング法を用いて所定の形状にパターニングする。こ
れによりメモリセル部ではビット線15が形成され、周辺
回路部においては第１ソース・ドレイン用導電層16が形
成される。その後、ビット線15および第１ソース・ドレ
イン用導電層16の表面を第２絶縁層21で覆う。
さらに、第3D図を参照して、シリコン基板上の全面に
ドープトポリシリコン層を膜厚2000Å程度堆積し、所定
の形状にパターニングする。これによりメモリセル部で
はキャパシタの下部電極11の一部を構成する多結晶シリ
コン層110aが形成され、周辺回路部ではMOSトランジス
タ30の第２ソース・ドレイン用導電層17が形成される。
第２ソース・ドレイン用導電層17はその一端が第１ソー
ス・ドレイン用導電層16の上部に乗上げてパターニング
される。なお、図示されてはいないが、この第１および
第２のソース・ドレイン用導電層16、17は平面的には隣
接する素子間を連結する配線パターン形状に構成しても
よい。
さらに、第3E図に示すように、メモリセル部および周
辺回路部の全面に厚い酸化膜層35をCVD法を用いて形成
する。
さらに、第3F図を参照して、酸化膜層35の表面上にレ
ジスト36を塗布し、メモリセル部のレジスト36を所定の
形状にパターニングする。そして、このレジスト36をマ
スクとして酸化膜層35をエッチング除去する。これによ
り、メモリセル部においてビット線15の上部およびフィ
ールド酸化膜２の上部にのみキャパシタ形成用の酸化膜
35aが形成される。
さらに、第3G図を参照して、CVD法を用いて全面にド
ープトポリシリコン層110bを膜厚500Å程度形成する。
さらに第3H図を参照して、再度レジストを全面に厚く
塗布しその後エッチバッグを施す。これによってメモリ
セル部のシャパシタ形成用酸化膜35aの上部に形成され
たドープトポリシリコン層110bの表面部分を露出させ
る。その後、周辺回路部のドープトポリシリコン層110b
の表面上のみをレジスト37で覆う。そして、メモリセル
部の露出したドープトポリシリコン層110bと酸化膜35a
を選択的に除去し、キャパシタ10の下部電極の立壁部11
bを形成する。
さらに、第3I図を参照して、メモリセル部において、
隣接するキャパシタの立壁部11b、11b間の下面に延在し
たドープトポリシリコン層110aを異方性エッチングによ
り除去する。これによりキャパシタの下部電極11が完成
する。その後、レジスト37を除去する。そして、キャパ
シタの下部電極11の表面上に誘電体層12を形成し、さら
にその表面上にドープトポリシリコン層130を堆積す
る。このとき、周辺回路部においてはドープトポリシリ
コン層110bの上面に誘電体層およびドープトポリシリコ
ン層130が形成される。
その後、第3J図を参照して、ドープトポリシリコン13
0および誘電体層12を所定の形状にパターニングし、キ
ャパシタ10の誘電体層12および上部電極13が形成され
る。このパターニングにより、周辺回路部においてはド
ープトポリシリコン層110b、誘電体層およびドープトポ
リシリコン層130を除去する。その後、シリコン基板１
表面上の全面に層間絶縁層22をその表面を平坦化するよ
うに堆積する。そして、周辺回路部において、層間絶縁
層22中の所定位置にMOSトランジスタ30の第１および第
２のソース・ドレイン用導電層16、17に達するコンタク
トホール25を形成する。このコンタクトホール25形成の
ための位置決めは、第１および第２のソース・ドレイン
用導電層16、17の表面領域内で行なえばよい。
その後、メモリセル部および周辺回路部全面に配線層
を所定形状にパターニングして第２図に示すDRAMが製造
される。
このように、周辺回路のMOSトランジスタ30の第１お
よび第２のソース・ドレイン用導電層16、17はメモリセ
ル部におけるビット線15およびキャパシタ10の下部電極
11の製造工程と同時に行なわれるため、新たな製造工程
の追加をする必要がない。
次に、第１の実施例の変形例について説明する。第４
図は、第２図に相当するDRAMの断面構造図である。この
変形例は、周辺回路部においてnMOSトランジスタ30aとp
MOSトランジスタ30bとが並設されている場合について示
している。nMOSトランジスタ30aはｐ型シリコン基板１
表面に形成されたｐウェル26中に形成され、またpMOSト
ランジスタ30bはｎウェル領域27中に形成されている。
そして、nMOSトランジスタ30aのゲート電極31a中にはｎ
型不純物が導入され、またpMOSトランジスタ30bのゲー
ト電極31b中にはｎ型不純物が導入されている。また、
メモリセル部においては、トランスファゲートトランジ
スタ３はゲート電極4b、4c中にｎ型不純物が含まれたnM
OSトランジスタが構成されている。
上記実施例においては、周辺回路部のMOSトランジス
タの第１および第２のソース・ドレイン用導電層16、17
はドープトポリシリコンの場合について説明したが、こ
れに限定されることなく、ビット線15あるいはキャパシ
タ10の下部電極11aの材料と同一材料の高融点金属層、
高融点シリサイド層などを用いることができる。
また、上記実施例においては、周辺回路部としてMOS
トランジスタを用いた場合を示したが、これに限定され
るものではなく、たとえばCMOSトランジスタ構造などに
も適用することができる。
［発明の効果］ この発明による半導体記憶装置は、メモリセル領域上
の第１の層間絶縁膜と、周辺回路上の第２の層間絶縁膜
とがほぼ同一の高さに形成されるため、半導体基板上全
面にわたって層間絶縁膜表面が平坦になり、層間絶縁膜
表面における導電配線層のパターニングを精度よく行な
うことができ、半導体記憶装置の微細化を図ることがで
きる。
また、メモリセル部のMOSトランジスタのソース・ド
レイン領域に接続される第１導電層および第２導電層
を、周辺回路部のMOSトランジスタのソース・ドレイン
領域に接続される第３導電層および第４導電層と同一プ
ロセスにおいて同時に形成するように構成したので、製
造工程を増加させることなく半導体記憶装置の微細化を
実現することができる。
【図面の簡単な説明】
第１図は、この発明の第１の実施例によるDRAMのメモリ
セルの平面構造図である。第２図は、この発明によるDR
AMのメモリセル部および周辺回路部の断面構造を模式的
に示した断面構造図である。そして、第２図中のメモリ
セル部は第１図中における切断面II−IIに沿った方向か
らの断面図である。第3A図、第3B図、第3C図、第3D図、
第3E図、第3F図、第3G図、第3H図、第3I図および第3J図
は、第２図に示されるDRAMの製造工程断面図である。第
４図は、この発明による実施例の変形例を示すDRAMの断
面構造図である。 第５図は、一般的なDRAMの構造を示すブロック図であ
る。第６図は、従来の円筒型スタックトキャパシタを備
えたDRAMの断面構造模式図である。 図において、１はｐ型シリコン基板、３はトランスファ
ゲートトランジスタ、4a〜4eはゲート電極（ワード
線）、6a、6bはソース・ドレイン領域、10はキャパシ
タ、11は下部電極（ストレージノード）、11aは下部電
極11のベース部分、11bは下部電極の立壁部分、12は誘
電体層、13は上部電極（セルプレート）、15はビット
線、16は第１ソース・ドレイン用導電層、17は第２ソー
ス・ドレイン用導電層、30、30a、30bは周辺回路部にお
けるMOSトランジスタ、31はゲート電極、32はゲート絶
縁層、33a、33bはソース・ドレイン領域を示している。 なお、図中同一符号は、同一または相当部分を示す。

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板の主表面に一つのMOSトランジ
    スタと一つのキャパシタから構成されるメモリセルを複
    数個備えたメモリセル領域と、 このメモリセル領域に対して所定の記憶情報の書込・読
    出動作を行なわせるための周辺回路と を備えた半導体記憶装置であって、 前記半導体基板中に形成された１対の第１不純物領域
    と、前記１対の第１不純物領域の間の前記半導体基板上
    に形成された第１ゲート電極とを有するメモリセル用MO
    Sトランジスタと、 前記半導体基板中に形成された１対の第２不純物領域
    と、前記１対の第２不純物領域の間の前記半導体基板上
    に形成された第２ゲート電極とを有する周辺回路用MOS
    トランジスタと、 前記メモリセル用MOSトランジスタの一方の前記第１不
    純物領域に接続された第１の導電層と、 前記メモリセル用MOSトランジスタの他方の前記第１不
    純物領域に接続された前記キャパシタの下部電極となる
    第２の導電層と、 前記周辺回路用MOSトランジスタの一方の前記第２不純
    物領域に接続された第３の導電層と、 前記周辺回路用MOSトランジスタの他方の前記第２不純
    物領域に接続された第４の導電層と、 前記メモリセル領域の前記メモリセル用トランジスタお
    よび前記キャパシタの上方を覆う第１の層間絶縁膜と、 前記周辺領域の前期第３の導電層および前記第４の導電
    層の上方を覆い、かつ前記第１の層間絶縁膜と略同一の
    高さを有する第２の層間絶縁膜と を備えた半導体記憶装置。
  2. 【請求項２】１つのMOSトランジスタと１つのスタック
    トキャパシタとを有するメモリセルと、MOSトランジス
    タを有する周辺回路とを備えた半導体記憶装置の製造方
    法であって、 半導体基板の主表面上のメモリセル領域と、周辺回路領
    域とにMOSトランジスタを形成する工程と、 前記半導体基板上の全面に第１導電層を形成し、パター
    ニングすることによって、前記メモリセルのMOSトラン
    ジスタの一方の不純物領域に接続された電極層を形成す
    るとともに、前記周辺回路のMOSトランジスタの一方の
    不純物領域に接続された第１配線層を形成する工程と、 前記電極層および前記第１配線層の表面を絶縁層で覆う
    工程と、 前記半導体基板上の全面に第２導電層を形成し、パター
    ニングすることによって、前記メモリセルのMOSトラン
    ジスタの他方の不純物領域に接続される前期キャパシタ
    の下部電極を形成するとともに、周辺回路のMOSトラン
    ジスタの他方の不純物領域に接続された第２配線層を形
    成する工程と を備えた、半導体記憶装置の製造方法。
  3. 【請求項３】前記キャパシタの下部電極および前記第２
    配線層を形成した後、前記半導体基板上全面を覆う第１
    の絶縁層を形成する工程と、 前記周辺回路領域上の前記第１の絶縁層をそのまま残し
    た状態で、前記メモリセル領域上の前記第１の絶縁層を
    パターニングする工程と、 前記第１の絶縁層の表面を覆うように、第３導電層、誘
    電体層および第４導電層を順次積層形成し、前記メモリ
    セル領域上に前記メモリセルの前記キャパシタを形成す
    る工程と、 前記周辺回路上の前記第１の絶縁層上に積層形成された
    前記第３導電層、前記誘電体層および前記第４導電層を
    除去することにより、前記周辺回路上の前記第１の絶縁
    層表面を露出させる工程と、 前記メモリセル領域の前記キャパシタ上および前記周辺
    回路の前記第１の絶縁層表面上を含む、前記半導体基板
    上全面に、第２の絶縁層を形成し、さらにその第２の絶
    縁層の表面が前記半導体基板の前記主表面に略平行な平
    坦面になるように、前記第２の絶縁層を平坦化する工程
    と、 をさらに備えた、請求項２記載の半導体記憶装置の製造
    方法。
JP2115642A 1990-05-01 1990-05-01 半導体記憶装置およびその製造方法 Expired - Fee Related JP2524862B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2115642A JP2524862B2 (ja) 1990-05-01 1990-05-01 半導体記憶装置およびその製造方法
KR1019910003474A KR940005889B1 (ko) 1990-05-01 1991-03-04 반도체기억장치 및 그 제조방법
DE4113932A DE4113932A1 (de) 1990-05-01 1991-04-29 Dram mit peripherieschaltung, in der der source-drain-verdrahtungskontakt eines mos-transistors durch eine pad-schicht klein gehalten wird und herstellungsverfahren hierfuer
ITMI911161A IT1247303B (it) 1990-05-01 1991-04-29 Dram avente circuiteria periferica in cui il contatto di interconnessione sorgente-pozzo di un transistor mos e' reso piccolo utilizzando uno strato di piazzuola e procedimento di fabbricazione di esso
US08/232,315 US5486712A (en) 1990-05-01 1994-04-25 DRAM having peripheral circuitry in which source-drain interconnection contact of a MOS transistor is made small by utilizing a pad layer and manufacturing method thereof
US08/456,331 US5659191A (en) 1990-05-01 1995-06-01 DRAM having peripheral circuitry in which source-drain interconnection contact of a MOS transistor is made small by utilizing a pad layer and manufacturing method thereof
US08/558,584 US5612241A (en) 1990-05-01 1995-10-31 Method of manufacturing a DRAM having peripheral circuitry in which source drain interconnection contact of a MOS transistor is made small by utilizing a pad layer
US08/877,800 US5949110A (en) 1990-05-01 1997-06-18 DRAM having peripheral circuitry in which source-drain interconnection contact of a MOS transistor is made small by utilizing a pad layer and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2115642A JP2524862B2 (ja) 1990-05-01 1990-05-01 半導体記憶装置およびその製造方法

Publications (2)

Publication Number Publication Date
JPH0412564A JPH0412564A (ja) 1992-01-17
JP2524862B2 true JP2524862B2 (ja) 1996-08-14

Family

ID=14667697

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2115642A Expired - Fee Related JP2524862B2 (ja) 1990-05-01 1990-05-01 半導体記憶装置およびその製造方法

Country Status (5)

Country Link
US (4) US5486712A (ja)
JP (1) JP2524862B2 (ja)
KR (1) KR940005889B1 (ja)
DE (1) DE4113932A1 (ja)
IT (1) IT1247303B (ja)

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5917211A (en) * 1988-09-19 1999-06-29 Hitachi, Ltd. Semiconductor integrated circuit, method of fabricating the same and apparatus for fabricating the same
JP2535676B2 (ja) * 1991-04-01 1996-09-18 株式会社東芝 半導体装置の製造方法
JP3230696B2 (ja) * 1992-06-12 2001-11-19 ソニー株式会社 半導体記憶装置の製造方法
DE4221431A1 (de) * 1992-06-30 1994-01-05 Siemens Ag Herstellverfahren für einen Schlüsselkondensator
US5563089A (en) * 1994-07-20 1996-10-08 Micron Technology, Inc. Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells
JPH07142597A (ja) * 1993-11-12 1995-06-02 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
US5591680A (en) * 1993-12-06 1997-01-07 Micron Communications Formation methods of opaque or translucent films
US6284584B1 (en) 1993-12-17 2001-09-04 Stmicroelectronics, Inc. Method of masking for periphery salicidation of active regions
JPH0870105A (ja) * 1994-08-30 1996-03-12 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
US5904697A (en) * 1995-02-24 1999-05-18 Heartport, Inc. Devices and methods for performing a vascular anastomosis
JP2976842B2 (ja) * 1995-04-20 1999-11-10 日本電気株式会社 半導体記憶装置の製造方法
EP0749156B1 (de) * 1995-05-23 1999-08-11 Siemens Aktiengesellschaft Halbleiteranordnung mit selbstjustierten Kontakten und Verfahren zu ihrer Herstellung
KR0155831B1 (ko) 1995-06-20 1998-12-01 김광호 셀프얼라인을 이용한 듀얼패드셀 반도체장치 및 그것의 제조방법
JP3532325B2 (ja) 1995-07-21 2004-05-31 株式会社東芝 半導体記憶装置
JPH0992717A (ja) * 1995-09-21 1997-04-04 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR0168355B1 (ko) * 1995-11-02 1999-02-01 김광호 반도체장치의 배선 형성방법
JP2755243B2 (ja) * 1996-01-23 1998-05-20 日本電気株式会社 半導体記憶装置およびその製造方法
US5814887A (en) * 1996-01-26 1998-09-29 Nippon Steel Corporation Semiconductor device and production method thereof
US5783488A (en) * 1996-01-31 1998-07-21 Vlsi Technology, Inc. Optimized underlayer structures for maintaining chemical mechanical polishing removal rates
JP3242568B2 (ja) * 1996-04-12 2001-12-25 富士通株式会社 パターン形成方法
TW304281B (en) * 1996-05-14 1997-05-01 United Microelectronics Corp Manufacturing method of memory global planarization
US20050036363A1 (en) * 1996-05-24 2005-02-17 Jeng-Jye Shau High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines
US7064376B2 (en) * 1996-05-24 2006-06-20 Jeng-Jye Shau High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines
US5748547A (en) * 1996-05-24 1998-05-05 Shau; Jeng-Jye High performance semiconductor memory devices having multiple dimension bit lines
US5712201A (en) * 1996-06-07 1998-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Fabrication method for integrating logic and single level polysilicon DRAM devices on the same semiconductor chip
US5994730A (en) 1996-11-21 1999-11-30 Alliance Semiconductor Corporation DRAM cell having storage capacitor contact self-aligned to bit lines and word lines
JP3331910B2 (ja) 1997-06-20 2002-10-07 日本電気株式会社 半導体装置及びその製造方法
KR100269317B1 (ko) * 1997-12-09 2000-12-01 윤종용 평탄화를위한반도체장치및그제조방법
JPH11121710A (ja) * 1997-10-09 1999-04-30 Fujitsu Ltd 半導体装置及びその製造方法
US6432793B1 (en) * 1997-12-12 2002-08-13 Micron Technology, Inc. Oxidative conditioning method for metal oxide layer and applications thereof
US6110818A (en) * 1998-07-15 2000-08-29 Philips Electronics North America Corp. Semiconductor device with gate electrodes for sub-micron applications and fabrication thereof
KR100276390B1 (ko) * 1998-08-10 2000-12-15 윤종용 반도체 메모리 장치 및 그의 제조 방법
US6015733A (en) * 1998-08-13 2000-01-18 Taiwan Semiconductor Manufacturing Company Process to form a crown capacitor structure for a dynamic random access memory cell
US6208004B1 (en) 1998-08-19 2001-03-27 Philips Semiconductor, Inc. Semiconductor device with high-temperature-stable gate electrode for sub-micron applications and fabrication thereof
US6596577B2 (en) * 1998-08-25 2003-07-22 Micron Technology, Inc. Semiconductor processing methods of forming dynamic random access memory (DRAM) circuitry
US6174817B1 (en) 1998-08-26 2001-01-16 Texas Instruments Incorporated Two step oxide removal for memory cells
FR2785720B1 (fr) * 1998-11-05 2003-01-03 St Microelectronics Sa Fabrication de memoire dram et de transistors mos
JP2000311992A (ja) 1999-04-26 2000-11-07 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
TW430983B (en) * 1999-10-15 2001-04-21 Taiwan Semiconductor Mfg DRAM with bend-type active region
US6200850B1 (en) * 1999-11-30 2001-03-13 United Microelectronics Corp. Method for forming a stacked capacitor
KR100352909B1 (ko) * 2000-03-17 2002-09-16 삼성전자 주식회사 반도체소자의 자기정렬 콘택 구조체 형성방법 및 그에의해 형성된 자기정렬 콘택 구조체
KR20020007848A (ko) 2000-07-19 2002-01-29 박종섭 반도체 소자 및 그의 제조 방법
KR100363099B1 (ko) * 2001-01-12 2002-12-05 삼성전자 주식회사 주변회로부의 소오스/드레인 영역에 컨택패드를 갖는반도체 장치의 형성방법
JP3863391B2 (ja) 2001-06-13 2006-12-27 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP2003234419A (ja) * 2002-02-08 2003-08-22 Mitsubishi Electric Corp 半導体装置の製造方法およびその方法により製造された半導体装置
KR100475084B1 (ko) * 2002-08-02 2005-03-10 삼성전자주식회사 Ｄｒａｍ 반도체 소자 및 그 제조방법
KR100513719B1 (ko) * 2002-08-12 2005-09-07 삼성전자주식회사 하프늄 산화막 형성용 전구체 및 상기 전구체를 이용한하프늄 산화막의 형성방법
US7297605B2 (en) * 2004-05-10 2007-11-20 Texas Instruments Incorporated Source/drain extension implant process for use with short time anneals
KR100960451B1 (ko) * 2008-02-29 2010-05-28 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1826120A (en) * 1928-06-25 1931-10-06 Burnett C Booth Lineman's platform
CH191184A (de) * 1937-05-03 1937-06-15 Binetti Severin Gerüstträger.
DE809611C (de) * 1949-04-08 1951-07-30 Heinz Schmidtke Zusammenlegbarer Hochsitz
US2512174A (en) * 1949-04-08 1950-06-20 William O Roeder Sportsman's pocket-size collapsible tree seat
JPH0618257B2 (ja) * 1984-04-28 1994-03-09 富士通株式会社 半導体記憶装置の製造方法
JPS61198780A (ja) * 1985-02-28 1986-09-03 Toshiba Corp 半導体装置の製造方法
US4614252A (en) * 1985-11-08 1986-09-30 Tarner David E Portable observation structure
US4641727A (en) * 1986-05-12 1987-02-10 A. B. Chance Company Electrically insulated temporary aerial platform
US4721213A (en) * 1987-03-13 1988-01-26 Eitel Jay M Equipment and method for installing apparatus at elevated locations
US5196910A (en) * 1987-04-24 1993-03-23 Hitachi, Ltd. Semiconductor memory device with recessed array region
JPS63318151A (ja) * 1987-06-22 1988-12-27 Oki Electric Ind Co Ltd Ｄｒａｍメモリセル
JP2548957B2 (ja) * 1987-11-05 1996-10-30 富士通株式会社 半導体記憶装置の製造方法
US4879257A (en) * 1987-11-18 1989-11-07 Lsi Logic Corporation Planarization process
JP2755591B2 (ja) * 1988-03-25 1998-05-20 株式会社東芝 半導体記憶装置
JPH0276257A (ja) * 1988-09-12 1990-03-15 Sharp Corp 半導体メモリ素子
JP2671466B2 (ja) * 1988-12-15 1997-10-29 富士通株式会社 半導体装置及びその製造方法
JPH0831534B2 (ja) * 1989-11-24 1996-03-27 シャープ株式会社 半導体記憶装置及びその製造方法
JP2519569B2 (ja) * 1990-04-27 1996-07-31 三菱電機株式会社 半導体記憶装置およびその製造方法
DE4143506C2 (de) * 1990-04-27 1997-01-23 Mitsubishi Electric Corp Dram
US5229314A (en) * 1990-05-01 1993-07-20 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing field effect transistor having a multilayer interconnection layer therein with tapered sidewall insulation
US5236855A (en) * 1990-11-06 1993-08-17 Micron Technology, Inc. Stacked V-cell capacitor using a disposable outer digit line spacer
US5262343A (en) * 1991-04-12 1993-11-16 Micron Technology, Inc. DRAM stacked capacitor fabrication process
US5327994A (en) * 1993-08-05 1994-07-12 Smith Michael P Tree seat

Also Published As

Publication number Publication date
DE4113932A1 (de) 1991-11-14
KR910020904A (ko) 1991-12-20
US5659191A (en) 1997-08-19
US5612241A (en) 1997-03-18
US5486712A (en) 1996-01-23
ITMI911161A0 (it) 1991-04-29
IT1247303B (it) 1994-12-12
ITMI911161A1 (it) 1992-10-29
JPH0412564A (ja) 1992-01-17
KR940005889B1 (ko) 1994-06-24
US5949110A (en) 1999-09-07

Similar Documents

Publication Publication Date Title
JP2524862B2 (ja) 半導体記憶装置およびその製造方法
KR0139187B1 (ko) 적층 캐패시터 셀을 갖는 반도체 메모리
US5441916A (en) Method of manufacturing semiconductor device comprising interconnection
KR930010823B1 (ko) 반도체 기억장치
JP2002289703A (ja) 半導体記憶装置およびその製造方法
JP2818964B2 (ja) 積層構造の電荷蓄積部を有する半導体記憶装置の製造方法
JP2689031B2 (ja) 半導体記憶装置およびその製造方法
JPH07202017A (ja) 半導体集積回路装置及びその製造方法
JP2676168B2 (ja) 半導体装置
JP2715012B2 (ja) 半導体記憶装置およびその製造方法
JP3779386B2 (ja) 半導体集積回路の製造方法
JPH0529571A (ja) 半導体記憶装置およびその製造方法
JP2856567B2 (ja) 半導体装置の製造方法
JPH1098167A (ja) 半導体記憶装置及びその製造方法
JP2969789B2 (ja) 半導体記憶装置の製造方法
JP2501647B2 (ja) 半導体記憶装置及びその製造方法
JPH088343B2 (ja) 半導体装置およびその製造方法
JPH06209089A (ja) 半導体記憶装置
JPH0462870A (ja) 半導体装置
JP2696067B2 (ja) 半導体記憶装置の製造方法
JPH08293586A (ja) 半導体記憶装置及びその製造方法
JPH04340765A (ja) 強誘電体メモリ
JPH05315562A (ja) 半導体装置およびその製造方法
JPH05136368A (ja) 半導体記憶装置及びその製造方法
JPH04211162A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080531

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080531

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090531

Year of fee payment: 13

LAPS Cancellation because of no payment of annual fees