JPH08293586A

JPH08293586A - 半導体記憶装置及びその製造方法

Info

Publication number: JPH08293586A
Application number: JP7124233A
Authority: JP
Inventors: Hirohiko Izumi; 宏比古泉; Shoichi Iwasa; 昇一岩佐
Original assignee: Nippon Steel Corp
Current assignee: Nippon Steel Corp
Priority date: 1995-04-25
Filing date: 1995-04-25
Publication date: 1996-11-05

Abstract

(57)【要約】【目的】ＤＲＡＭメモリセルの製造工程数を簡略化す
る。【構成】マトリクス状に配置されたＤＲＡＭメモリセ
ルを覆うＢＰＳＧ膜１０上に、二酸化ルテニウムからな
る一対の導電領域５５、５６を形成する。導電領域５５
は列方向に延びており、コンタクト孔１０ｃにおいてメ
モリセルＭＯＳトランジスタの一方の拡散層と接続され
ており、且つ列方向選択線用のＭＯＳトランジスタ１２
の一方の不純物拡散層１３ａに接続されている。導電領
域５６（キャパシタ上部電極）下には、メモリセルＭＯ
Ｓトランジスタの他方の拡散層と接続されたキャパシタ
下層電極と、高誘電体膜とが形成されている。また、導
電領域５６は、（１／２）Ｖ_cc電源に接続されている。【効果】キャパシタの上部電極とその配線とを同時に
形成できるので、製造工程数を簡略化することができ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＤＲＡＭ（Dynamic Ra
ndom Access Memory）等の半導体記憶装置及びその製造
方法に関する。

【０００２】

【従来の技術】ＤＲＡＭでは、１つのＭＯＳトランジス
タと１つのキャパシタとから構成されたメモリセルを有
するものが主流である。この１トランジスタ−１キャパ
シタ型のＤＲＡＭにおいて、近年の高集積化及び微細化
の要請に従いメモリセル面積を縮小した時のキャパシタ
容量確保のために、従来のプレーナ型に代わりスタック
型のキャパシタが用いられるようになってきている。図
９は、このスタック型キャパシタを有する従来のＤＲＡ
Ｍメモリセルを示す部分的な断面図である。図９におい
て、左側にＤＲＡＭメモリセル、右側にメモリセルのア
ドレス指定用（列選択用）トランジスタを夫々示す。

【０００３】図９の左図に示すように、素子分離領域１
５１が形成されたＰ型シリコン基板１０１上に、図示省
略したゲート酸化膜を介してゲート電極群１０４が形成
され、このゲート電極群１０４の両側の基板１０１内に
例えばリン等のＮ型不純物が導入されて、ソース／ドレ
イン領域となる一対の不純物拡散層１０２、１０３が夫
々形成されている。これにより、複数個マトリクス状に
配置されたＭＯＳトランジスタ群１０５が構成されてい
る。

【０００４】ＭＯＳトランジスタ群１０５とともにＤＲ
ＡＭメモリセルを構成するスタック型のキャパシタ群１
０６は、不純物含有の多結晶シリコン膜からなる下部電
極１０７と、例えば、酸化膜／窒化膜／酸化膜やシリコ
ン酸化膜からなる誘電体膜１０８と、この誘電体膜１０
８を介して下部電極１０７に対向する不純物含有の多結
晶シリコン膜からなる上部電極１０９とから各々構成さ
れている。また、このキャパシタ下部電極１０７は、Ｍ
ＯＳトランジスタ群の各々のＭＯＳトランジスタの一方
の不純物拡散層１０２に接続されている。

【０００５】ＭＯＳトランジスタ群１０５及びキャパシ
タ群１０６は、ＢＰＳＧ膜等の絶縁膜１１０により覆わ
れている。そして、キャパシタ１０６の上部電極１０９
の電位を固定するための配線１１１は、絶縁膜１１０に
形成されたコンタクト孔１１０ａにおいてキャパシタ１
０６の上部電極１０９に接続されている。

【０００６】一方、図９の右図に示すように、ＭＯＳト
ランジスタ１０５と同時に形成されたメモリセルの列選
択用トランジスタ１１２の一方の不純物拡散層１１３
は、絶縁膜１１０及び絶縁膜１１９に形成されたコンタ
クト孔１１０ｂにおいて、配線１１１とは別に形成され
た配線（ビット線）１１８に接続されている。この配線
１１８は、ＭＯＳトランジスタ１０５の他方の不純物拡
散層１０３と見えない所で接続されている。さらに、配
線１１１、１１８上には、層間絶縁膜１１４、ワード線
１１５、絶縁膜１１６及び保護膜１１７等が順次形成さ
れる。それぞれのワード線１１５は、ＭＯＳトランジス
タ１０５の電極群やメモリセルの列選択用トランジスタ
等の電極群の配線と見えない所で接続されている。

【０００７】

【発明が解決しようとする課題】しかし、上述のような
構成のＤＲＡＭにおいては、キャパシタ１０６上の絶縁
膜１１０に形成したコンタクト孔１１０ａにおいて配線
１１１と上部電極１０９とを接続しているため、列選択
用トランジスタ１１２の一方の不純物拡散層１１３と配
線１１８とを接続するためのコンタクト孔１１０ｂのア
スペクト比が大きくなっていた。従って、コンタクト孔
１１０ｂの底部において配線１１８のカバレージが悪
く、高い信頼性で配線１１８を形成することができない
という問題があった。

【０００８】一方、ＤＲＡＭメモリセルのキャパシタ誘
電体膜に、誘電率の高い材料を用いてキャパシタ容量を
稼ぐことが近年検討されている。しかしながら、それら
の材料は一般にシリコンとは異種の材質であり、例えば
７００℃以上の温度でシリコンと相互拡散して素子特性
を劣化させるという問題があった。即ち、上述したよう
な従来のＤＲＡＭ製造プロセスにおいては、キャパシタ
誘電体膜１０８を形成した後に、ＢＰＳＧ膜１１０のリ
フロー処理や、コンタクト孔１１０ｂのコンタクトイン
プラ後の活性化処理といった７００℃以上での熱処理が
行われる。従って、従来は、キャパシタ誘電体膜に高誘
電率材料を用いることが困難であった。

【０００９】また、高誘電率材料を用いたキャパシタ誘
電体膜とキャパシタの上部電極及び下部電極との相互拡
散を防止するために、それらの電極材料に二酸化ルテニ
ウム等の導電性酸化物を用いることも考えられている。
しかし、その場合には、上述のような熱処理時に、今度
は、二酸化ルテニウム等の導電性酸化物とシリコン基板
１０１との間で相互拡散が生じるという問題があった。

【００１０】列選択用のトランジスタのビット用の配線
１１８の形成は、先ず、配線１１１を形成し、再び半導
体基板１０１上に配線１１１を覆う絶縁膜１１９を形成
しその後に行う必要があった。また、フォトリソグラフ
ィ技術によるレジスト寸法の誤差をなくすため絶縁膜１
１０、１１９を平坦化させる必要があった。これらの原
因により半導体記憶装置の製造工程数が増えてしまうと
いう問題があった。

【００１１】また、従来のようにキャパシタの誘電体膜
として、酸化膜／窒化膜／酸化膜の三層構造の膜を用い
た場合には、これらの膜の膜厚は前述の高誘電体膜より
厚くなる。そのため、異方性エッチング法により一括し
て、キャパシタの上部電極となる導電膜／誘電体膜／キ
ャパシタの下部電極となる導電膜を選択エッチングを行
うと、絶縁膜上において異なる領域に形成された各々の
トランジスタの一方の不純物拡散層に接続されたキャパ
シタ下部電極となる導電膜どうしがうまくエッチング
（電気的に絶縁）されずに、接触したままの状態とな
る。すなわち、異なるトランジスタを具備する各々のキ
ャパシタの下部電極が接触し、接触不良が生じるという
問題があった。

【００１２】また、キャパシタの下部電極と誘電体膜と
がパターニングされ、この誘電体膜上にキャパシタの上
部電極となる導電膜を形成した後、この上部電極となる
導電膜を異方性エッチング法によりパターン形成する際
に、異なるトランジスタの各々のキャパシタの上部電極
となる導電膜がエッチングされないで接触した状態とな
り、接触不良が生じるという問題があった。

【００１３】そこで、本発明の目的は、キャパシタを有
するＤＲＡＭ等の半導体記憶装置における製造工程数の
簡略化を行うことである。

【００１４】また、本発明の別の目的は、高誘電体膜を
使用することにより、フォトリソグラフィ技術による微
細加工を容易にさせ、接触不良のない半導体記憶装置を
形成することにある。

【００１５】また、本発明の目的は、スタック型のキャ
パシタを有するＤＲＡＭ等の半導体記憶装置において、
例えばメモリセルのアドレス指定用トランジスタなどの
メモリセルトランジスタと同時に形成されるトランジス
タの一方の不純物拡散層と配線とを接続するコンタクト
孔におけるカバレージを改善し、信頼性の高い配線を形
成することである。

【００１６】また、本発明の別の目的は、スタック型の
キャパシタを有するＤＲＡＭ等の半導体記憶装置におい
て、高誘電率を有する材料からなる膜をキャパシタ誘電
体膜として用いることを可能ならしめることである。

【００１７】

【課題を解決するための手段】本発明の半導体記憶装置
は、キャパシタ上部電極の配線層と、ビット線用配線
（以下、「列選択用の配線層」と記す）を層間絶縁膜上
の同一平面上に形成したものである。また、本発明の半
導体記憶装置は、層間絶縁膜上において、キャパシタ上
部電極及びその配線層と、列選択用の配線層を互いに離
間して同一平面上に形成したものである。更に、本発明
の半導体記憶装置は、層間絶縁膜上において、列選択用
のトランジスタの一方の不純物拡散層に接続されている
配線層と、この列選択用のトランジスタの他方の不純物
拡散層に接続され、メモリセル用のトランジスタの一方
の不純物拡散層に接続されている列選択用の配線層と、
このメモリセル用のトランジスタのキャパシタ上部電極
の配線層とを同一平面上に形成したものである。また、
更に、本発明の半導体記憶装置は、層間絶縁膜上におい
て、列選択用のトランジスタの一方の不純物拡散層に接
続されている配線層と、この列選択用のトランジスタの
他方の不純物拡散層に接続され、メモリセル用のトラン
ジスタの一方の不純物拡散層に接続されている列選択用
の配線層と、このメモリセル用のトランジスタのキャパ
シタ上部電極及びその配線層とを同一平面上に形成した
ものである。

【００１８】本発明の半導体記憶装置は、トランジスタ
とキャパシタからなる複数個のメモリセルがマトリクス
状に配置され、列方向選択線及び行方向選択線により前
記メモリセルの１つを選択可能な半導体記憶装置におい
て、前記メモリセルを構成する前記トランジスタが絶縁
膜で覆われており、互いに隣接して列方向に延びるとと
もに行方向に互いに電気的に分離された第１、第２の導
電領域からなる導電領域対が、前記絶縁膜上に配置され
ており、前記第１の導電領域は、前記絶縁膜に設けられ
たコンタクト孔を介して、列方向に隣接する複数の前記
メモリセルの各トランジスタの一方の拡散領域に接続さ
れ、前記第２の導電領域下には、前記トランジスタの他
方の拡散領域に接続された前記キャパシタの下部電極と
この下部電極に対向する誘電体膜とが形成され、前記第
２の導電領域は、電源ラインに接続され、前記第１の導
電領域は、前記列方向選択線に接続されている。

【００１９】本発明の一態様においては、行方向に隣接
する複数の前記メモリセルの各トランジスタのゲート電
極は、互いに接続されているとともに、前記行方向選択
線に接続されている。

【００２０】本発明の一態様においては、列方向に隣接
する２つの前記導電領域対が、前記第２の導電領域を共
有している。

【００２１】本発明の一態様においては、第１の素子形
成領域に形成されたＤＲＡＭメモリセル用の第１の電界
効果型トランジスタ群と、第２の素子形成領域に形成さ
れた列選択用の第２の電界効果型トランジスタ群と、前
記第１、第２の素子形成領域に形成され、且つ、前記第
１、第２の電界効果型トランジスタ群を覆う層間絶縁膜
と、前記層間絶縁膜に形成された第１のコンタクト孔群
を介して、前記第１の電界効果型トランジスタ群の各々
のトランジスタの一方の不純物拡散層と電気的に接続さ
れたキャパシタ下部電極群と、前記キャパシタ下部電極
の上にそれぞれ形成された誘電体膜群と、前記誘電体膜
を介して前記キャパシタ下部電極と対向するキャパシタ
上部電極と、前記層間絶縁膜上に形成され、列方向に並
ぶ複数の前記キャパシタ上部電極を結ぶ配線層と、前記
層間絶縁膜上に形成され、前記層間絶縁膜に形成された
第２のコンタクト孔群を介して、列方向に並ぶ複数の前
記第１の電界効果型トランジスタ群の各々のトランジス
タの他方の不純物拡散層と電気的に接続された列選択用
配線とを備えており、前記配線層と前記列選択用配線
は、同一レベル層上に電気的に絶縁されて形成されてい
る。

【００２２】本発明の一態様においては、前記列選択用
配線群は、前記キャパシタ上部電極を構成する導電膜と
前記キャパシタ下部電極を構成する導電膜との２層から
なる。

【００２３】本発明の一態様においては、前記列選択用
配線群の各々は、前記層間絶縁膜上に延びて形成されて
いるとともに、前記層間絶縁膜に形成された第３のコン
タクト孔群を介して前記第２の電界効果型トランジスタ
群の各々のトランジスタの一方の不純物拡散層と電気的
に接続されている。

【００２４】本発明の一態様においては、前記配線層
は、前記層間絶縁膜に形成された第４のコンタクト孔群
を介して前記第２の電界効果型トランジスタ群の各々の
トランジスタの他方の不純物拡散層と電気的に接続され
た導電膜、前記列選択用配線及び前記キャパシタ上部電
極と前記層間絶縁膜上において同一高さの平面上に形成
されている。

【００２５】本発明の一態様においては、トランジスタ
とキャパシタからなる複数個のメモリセルがマトリクス
状に配置された半導体記憶装置において、前記キャパシ
タは、前記トランジスタの一方の拡散領域に接続された
キャパシタ下部電極と前記キャパシタ下部電極上に形成
された誘電体膜とを備え、前記トランジスタ上の絶縁膜
上の同一平面内に、（１）列方向に隣接する複数の前記
メモリセルの前記キャパシタ下部電極上を前記誘電体膜
を隔てて覆うことにより前記上部電極を構成するととも
に、列方向に延びて前記上部電極間を接続する配線を構
成する第１の導電領域と、（２）列方向に隣接する複数
の前記メモリセルの各トランジスタの他方の拡散領域と
前記絶縁膜に設けられたコンタクト孔を介して接続され
ているとともに、前記絶縁膜上において前記第１の導電
領域と絶縁領域を隔てて配置された列方向選択線用の導
電層を構成する第２の導電領域と、の２種類の導電領域
が形成されている。

【００２６】本発明の一態様においては、前記第１の導
電領域は、行方向に隣接する２つの列方向メモリセル群
に共有されている。

【００２７】本発明の一態様においては、トランジスタ
とキャパシタからなる複数個のメモリセルがマトリクス
状に配置され、列方向選択線及び行方向選択線により前
記メモリセルの１つを選択可能な半導体記憶装置におい
て、前記キャパシタは、前記トランジスタの一方の拡散
領域に接続されたキャパシタ下部電極と前記キャパシタ
下部電極上に形成された誘電体膜とを備え、前記トラン
ジスタ上の絶縁膜上に行方向に分割されて形成された複
数の導電配線であって、各前記導電配線の一部が前記誘
電体膜を介して前記下部電極と対向する第１の導電層
と、前記絶縁膜上において、前記複数の第１の導電層の
間に配置され、前記トランジスタの他方の拡散領域に接
続され、行方向に分割された複数の前記列方向選択線を
構成する導電層であって、前記第１の導電層と同一平面
上に形成された第２の導電層とを具備する。

【００２８】本発明の一態様においては、行方向に隣接
する２つの前記第２の導電層で前記第１の導電層の１つ
を挟むように配置されている。

【００２９】本発明の一態様においては、前記誘電体膜
が、チタン酸鉛、チタン酸鉛・ジルコニウム、チタン酸
鉛・ジルコニウム・ランタン、チタン酸ストロンチウ
ム、チタン酸ストロンチウム・バリウム、酸化タンタ
ル、酸化ビスマス、酸化イットリウム、酸化ジルコニウ
ム及びタングステンブロンズからなる群より選ばれた少
なくとも１種から構成されている。

【００３０】本発明の一態様においては、前記導電領域
対の前記第１、第２の導電領域が、二酸化ルテニウム、
酸化バナジウム及び酸化インジウムからなる群より選ば
れた少なくとも１種から構成されている。

【００３１】本発明の一態様においては、前記キャパシ
タ上部電極及び前記配線層と前記キャパシタ下部電極の
少なくとも一方が、二酸化ルテニウム、酸化バナジウム
及び酸化インジウムからなる群より選ばれた少なくとも
１種から構成されている。

【００３２】本発明の一態様においては、前記キャパシ
タ上部電極及び前記配線と前記キャパシタ下部電極と前
記列方向選択線用の導電層の少なくともいずれか一つ
が、二酸化ルテニウム、酸化バナジウム及び酸化インジ
ウムからなる群より選ばれた少なくとも１種から構成さ
れている。

【００３３】本発明の一態様においては、前記第１の導
電層と前記第２の導電層と前記キャパシタ下部電極の少
なくともいずれか一つが、二酸化ルテニウム、酸化バナ
ジウム及び酸化インジウムからなる群より選ばれた少な
くとも１種から構成されている。

【００３４】本発明の一態様においては、半導体基板
に、各メモリセルのトランスファゲートとなる第１のＭ
ＯＳトランジスタのゲート絶縁膜を形成する工程と、前
記ゲート絶縁膜上にゲート電極を形成する工程と、前記
ゲート電極の両側にソース及びドレインとなる不純物拡
散層を夫々形成する工程と、前記半導体基板上に全面に
絶縁膜を形成する工程と、前記絶縁膜に、前記第１のＭ
ＯＳトランジスタの前記不純物拡散層の一方及び他方に
達する第１、第２のコンタクト孔を形成する工程と、前
記第１のコンタクト孔を介して前記第１のＭＯＳトラン
ジスタの前記一方の前記不純物拡散層に接続するキャパ
シタ下部電極となる第１の導電膜を形成する工程と、前
記第１の導電膜の上に誘電体膜を形成する工程と、前記
絶縁膜上及び前記誘電体膜上を覆う第２の導電膜を形成
する工程と、前記第２の導電膜の少なくとも一部が前記
誘電体膜を介して前記第１の導電膜と対向するように前
記第１の導電膜と前記誘電体膜と前記第２の導電膜とを
パターニングし、前記第１の導電膜からなるキャパシタ
下部電極、前記第２の導電膜からなるキャパシタ上部電
極及びその配線層を形成するとともに、前記第２のコン
タクト孔を介して前記第１のＭＯＳトランジスタの前記
他方の不純物拡散層に接続されるように前記第２の導電
膜をパターニングし、前記第２の導電膜からなる列選択
配線層を形成することによって、前記キャパシタ上部電
極及び前記キャパシタ下部電極と前記列選択配線層とを
電気的に絶縁させる工程とを有する。

【００３５】本発明の一態様においては、半導体基板
に、各メモリセルのトランスファゲートとなる第１のＭ
ＯＳトランジスタ、及び前記メモリセルがマトリクス状
に配列されたメモリセルアレイの列選択用トランジスタ
となる第２のＭＯＳトランジスタのゲート絶縁膜、ゲー
ト電極並びにソース及びドレインとなる不純物拡散層を
夫々形成する第１の工程と、前記半導体基板上に全面に
絶縁膜を形成する第２の工程と、前記絶縁膜に、前記第
１のＭＯＳトランジスタの前記不純物拡散層の一方及び
他方に達する第１、第２のコンタクト孔を形成するとと
もに、前記第２のＭＯＳトランジスタの前記不純物拡散
層の一方及び他方に達する第３、第４のコンタクト孔を
形成する第３の工程と、前記第１のコンタクト孔におい
て前記第１のＭＯＳトランジスタの前記一方の前記不純
物拡散層に接続するキャパシタ下部電極となる第１の導
電膜をパターン形成する第４の工程と、前記第１の導電
膜の上に誘電体膜を形成する第５の工程と、前記絶縁膜
上及び前記誘電体膜上に第２の導電膜を形成する第６の
工程と、前記誘電体膜を介して前記第１の導電膜に対向
するように前記第２の導電膜をパターニングし、前記第
２の導電膜からなるキャパシタ上部電極を形成するとと
もに、前記第３のコンタクト孔を介して前記第２のＭＯ
Ｓトランジスタの前記一方の不純物拡散層に接続され且
つ前記第２のコンタクト孔を介して前記第１のＭＯＳト
ランジスタの前記他方の不純物拡散層に接続されるよう
に前記第２の導電膜をパターニングし、前記第２の導電
膜からなる列選択配線層を形成する第７の工程とを有す
る。

【００３６】本発明の一態様においては、前記第７の工
程が、前記第４のコンタクト孔を介して前記第２のＭＯ
Ｓトランジスタの前記他方の不純物拡散層に接続される
ように前記第２の導電膜をパターニングする工程を有す
る。

【００３７】本発明の一態様においては、半導体基板
に、各メモリセルのトランスファゲートとなる第１のＭ
ＯＳトランジスタのゲート絶縁膜を形成する工程と、前
記ゲート絶縁膜上にゲート電極を形成する工程と、前記
ゲート電極の両側にソース及びドレインとなる不純物拡
散層を夫々形成する工程と、前記半導体基板上に全面に
絶縁膜を形成する工程と、前記絶縁膜に、前記第１のＭ
ＯＳトランジスタの前記不純物拡散層の一方及び他方に
達する第１、第２のコンタクト孔を形成する工程と、前
記第１のコンタクト孔を介して前記第１のＭＯＳトラン
ジスタの前記一方の前記不純物拡散層に接続する第１の
導電膜を、前記絶縁膜上に形成する工程と、前記第１の
導電膜の上に誘電体膜を形成する工程と、前記誘電体膜
を選択的に除去して、前記第１のコンタクト孔領域のみ
に前記誘電体膜を残存させる工程と、前記第１の導電膜
上及び前記誘電体膜上に第２の導電膜を形成する工程
と、前記第２の導電膜が前記誘電体膜を介して前記第１
の導電膜と対向するように前記第１の導電膜と前記誘電
体膜と前記第２の導電膜とをパターニングし、前記第１
の導電膜からなるキャパシタ下部電極及び前記第２の導
電膜からなるキャパシタ上部電極を形成するとともに、
前記第２のコンタクト孔を介して前記第１のＭＯＳトラ
ンジスタの前記他方の不純物拡散層に接続されるように
前記第１の導電膜及び前記第１の導電膜上に形成された
前記第２の導電膜をパターニングし、前記第１、第２の
導電膜からなる列選択配線層を形成する工程とを有す
る。

【００３８】本発明の一態様においては、半導体基板
に、各メモリセルのトランスファゲートとなる第１のＭ
ＯＳトランジスタ、及び前記メモリセルがマトリクス状
に配列されたメモリセルアレイの列選択用トランジスタ
となる第２のＭＯＳトランジスタのゲート絶縁膜、ゲー
ト電極並びにソース及びドレインとなる不純物拡散層を
夫々形成する工程と、前記半導体基板上の全面に絶縁膜
を形成する工程と、前記絶縁膜に、前記第１のＭＯＳト
ランジスタの前記不純物拡散層の一方及び他方に達する
第１、第２のコンタクト孔を形成するとともに、前記第
２のＭＯＳトランジスタの前記不純物拡散層の一方及び
他方に達する第３、第４のコンタクト孔を形成する工程
と、前記第１、第２、第３、第４のコンタクト孔におい
て前記第１、第２のＭＯＳトランジスタの前記不純物拡
散層と接続される第１の導電膜を形成する工程と、前記
第１の導電膜の上に誘電体膜を形成する工程と、前記誘
電体膜を選択的に除去して、前記第１のコンタクト孔領
域のみに前記誘電体膜を残存させる工程と、前記第１の
導電膜上及び前記誘電体膜上に第２の導電膜を形成する
工程と、前記第２の導電膜が前記誘電体膜を介して前記
第１の導電膜と対向するように前記第１の導電膜と前記
誘電体膜と前記第２の導電膜とをパターニングし、前記
第１の導電膜からなるキャパシタ下部電極及び前記第２
の導電膜からなるキャパシタ上部電極を形成するととも
に、前記第３のコンタクト孔を介して前記第２のＭＯＳ
トランジスタの前記一方の不純物拡散層に接続され且つ
前記第２のコンタクト孔を介して前記第１のＭＯＳトラ
ンジスタの前記他方の不純物拡散層に接続されるように
前記第１の導電膜及び前記第１の導電膜上に形成された
前記第２の導電膜をパターニングし、前記キャパシタ下
部電極及び前記キャパシタ上部電極とは電気的に絶縁さ
れた前記第１、第２の導電膜からなる列選択配線層を形
成する工程とを有する。

【００３９】本発明の一態様においては、半導体基板
に、各メモリセルのトランスファゲートとなる第１のＭ
ＯＳトランジスタのゲート絶縁膜、ゲート電極並びにソ
ース及びドレインとなる不純物拡散層を夫々形成する工
程と、前記半導体基板上の全面に絶縁膜を形成する工程
と、前記絶縁膜に、前記第１のＭＯＳトランジスタの前
記不純物拡散層の一方に達する第１のコンタクト孔を形
成する工程と、前記第１のコンタクト孔において前記第
１のＭＯＳトランジスタの前記不純物拡散層の前記一方
と接続するキャパシタ下部電極となる第１の導電膜をパ
ターン形成する工程と、前記第１の導電膜の上に高誘電
体膜を形成する工程と、前記高誘電体膜を介して前記第
１の導電膜に対向するとともに、前記メモリセルがマト
リクス状に配列されたメモリセルアレイの各列を構成す
る前記メモリセルごとに第１の定電圧源及びセンスアン
プに接続される第２の導電膜をパターン形成する工程と
を有する。

【００４０】本発明の一態様においては、半導体基板
に、各メモリセルのトランスファゲートとなる第１のＭ
ＯＳトランジスタと前記メモリセルがマトリクス状に配
列されたメモリセルアレイの列選択用トランジスタとな
る第２のＭＯＳトランジスタのゲート絶縁膜、ゲート電
極並びにソース及びドレインとなる不純物拡散層を夫々
形成する工程と、前記半導体基板上の全面に絶縁膜を形
成する工程と、前記絶縁膜に、前記第１のＭＯＳトラン
ジスタの前記不純物拡散層の一方に達する第１のコンタ
クト孔を形成するとともに、前記第２のＭＯＳトランジ
スタの前記不純物拡散層の一方に達する第２のコンタク
ト孔を形成する工程と、前記第１のコンタクト孔におい
て前記第１のＭＯＳトランジスタの前記不純物拡散層の
前記一方と接続するキャパシタ下部電極となる第１の導
電膜をパターン形成する工程と、前記第１の導電膜の上
に高誘電体膜を形成する工程と、前記高誘電体膜を介し
て前記第１の導電膜に対向し且つ前記メモリセルアレイ
の各列を構成する前記メモリセルごとに第１の定電圧源
に接続される第２の導電膜、及び、前記第２の導電膜と
同じ膜から前記第２の導電膜とは電気的に絶縁したパタ
ーンに形成され且つ前記第２のコンタクト孔において前
記第２のＭＯＳトランジスタの前記不純物拡散層の前記
一方に接続される第３の導電膜を夫々形成する工程とを
有する。

【００４１】本発明の一態様においては、前記絶縁膜を
形成した後、この絶縁膜をリフローする工程を更に有す
る。

【００４２】本発明の一態様においては、前記誘電体膜
として、チタン酸鉛、チタン酸鉛・ジルコニウム、チタ
ン酸鉛・ジルコニウム・ランタン、チタン酸ストロンチ
ウム、チタン酸ストロンチウム・バリウム、酸化タンタ
ル、酸化ビスマス、酸化イットリウム、酸化ジルコニウ
ム及びタングステンブロンズからなる群より選ばれた少
なくとも１種から構成された膜を用いる。

【００４３】本発明の一態様においては、前記第１の導
電膜及び前記第２の導電膜の少なくとも一方の導電膜と
して、二酸化ルテニウム、酸化バナジウム及び酸化イン
ジウムからなる群より選ばれた少なくとも１種から構成
された膜を用いる。

【００４４】

【作用】本発明においては、メモリセルのキャパシタ上
部電極とその配線を一体構造としてそれらの間のコンタ
クト構造をなくすことにより、その配線を基板表面から
見て比較的低い層に形成することができるため、この配
線と同じ高さの層に形成される例えばビット線などの配
線と例えばメモリセルの列選択用トランジスタなどのＭ
ＯＳトランジスタの不純物拡散層の一方とを接続するコ
ンタクト孔のアスペクト比を小さくすることができる。

【００４５】また、キャパシタを有するＤＲＡＭ等の半
導体記憶装置の配線形成における製造工程数の簡略化を
行うことが可能になる。

【００４６】更に、高誘電体膜を使用することにより、
段差を軽減し、フォトリソグラフィ技術による微細加工
を容易にさせ、キャパシタの上部電極及びその配線と、
列選択用配線とを同一の平面上に配置し、電気的に絶縁
することを容易にする。

【００４７】また、本発明においては、例えばＢＰＳＧ
膜のような絶縁膜を形成し、それにコンタクト孔を形成
した後、各メモリセルのキャパシタ構造を形成するの
で、例えば、その絶縁膜のリフロー処理やコンタクトイ
ンプラの活性化処理後にキャパシタを形成することがで
きる。このため、キャパシタ誘電体膜としてチタン酸鉛
等の高誘電率を有する材料を用い、また、キャパシタの
電極材料として二酸化ルテニウム等の導電性酸化物を用
いた場合でも、キャパシタ誘電体膜とシリコン又は導電
性酸化物とシリコン基板との間で相互拡散を生じること
がない。

【００４８】

【実施例】以下、本発明の実施例を図１〜図８を参照し
て説明する。

【００４９】図１は、本発明の第１実施例のＤＲＡＭの
部分断面図である。図１において、左側にＤＲＡＭのメ
モリセル部分、右側にメモリセルのアドレス指定用（列
選択用）トランジスタの部分を夫々示す。

【００５０】図１の左図に示すように、Ｐ型シリコン基
板１上のメモリセル形成領域に、図示省略したゲート酸
化膜を介して複数のゲート電極４が形成され、このゲー
ト電極４の各々のＭＯＳトランジスタの両側の基板１内
に例えばリン等のＮ型不純物が導入されて、ソース／ド
レイン領域となる一対の不純物拡散層２、３が夫々形成
されている。図４に示すようにこのＭＯＳトランジスタ
５がメモリセル形成領域においてマトリクス状に構成さ
れている。

【００５１】ＭＯＳトランジスタ５とともにＤＲＡＭメ
モリセルを構成するスタック型のキャパシタ６は、ＭＯ
Ｓトランジスタ群５の各々のＭＯＳトランジスタの一方
の不純物拡散層２に接続された下部電極（ストレージノ
ード）７と誘電体膜８とこの誘電体膜８を介して下部電
極７に対向する上部電極（セルプレート）９とから構成
されている。図示の如く、キャパシタ６の下部電極７
は、ＢＰＳＧ膜、ＰＳＧ膜等からなる絶縁膜１０に形成
され、ＭＯＳトランジスタ５の各々の不純物拡散層２上
に形成されたコンタクト孔１０ａにおいてＭＯＳトラン
ジスタ５の一方の不純物拡散層２に接続している。この
ＭＯＳトランジスタ群５とこのキャパシタ群６からなる
メモリセルが図４に示すように複数個マトリクス状に配
置されている。図４にＬ₁〜Ｌ_nで示す各ライン上に有
るそれぞれのメモリセルを列方向メモリセル群と呼ぶこ
とにする。隣接する列方向メモリセル群では高密度化の
ために図の横方向の位置が互いにずれるように配置され
ている。また、この列方向メモリセル群の行方向に隣接
する各トランジスタのゲート電極４は、図４に示すよう
に互いに接続されてワード線３３を形成している。この
ワード線３３は、図２に示す行デコーダ３２に接続され
ている。

【００５２】また、本実施例においては、キャパシタ６
の上部電極９もコンタクト孔１０ａの中に入り込んで形
成されることにより、キャパシタの実効面積を増大させ
て、キャパシタ容量を増大させている。さらに、本実施
例では、キャパシタ６の上部電極９が配線１１と一体に
同一の膜で形成されている。

【００５３】本実施例において、誘電体膜群８は、比誘
電率が５０以上のチタン酸鉛からなる膜である。なお、
この誘電体膜群８の材料は、チタン酸鉛、チタン酸鉛・
ジルコニウム、チタン酸鉛・ジルコニウム・ランタン、
チタン酸ストロンチウム、チタン酸ストロンチウム・バ
リウム、酸化タンタル、酸化ビスマス、酸化イットリウ
ム、酸化ジルコニウム若しくはタングステンブロンズ、
又は、それらの混合物で構成することができる。また、
本実施例において、誘電体膜８を酸化膜／窒化膜／酸化
膜からなる三層構造の誘電体膜を使用してもよい。

【００５４】また、本実施例において、配線１１、上部
電極９及び下部電極７の材料は、いずれも二酸化ルテニ
ウム（ＲｕＯ₂ ）である。なお、配線１１、上部電極９
及び下部電極７は、いずれも、二酸化ルテニウム、酸化
バナジウム若しくは酸化インジウム、又は、それらの混
合物で構成することができる。さらに、配線１１及び上
部電極９と下部電極７との一方又は両方とも不純物含有
の多結晶シリコンで構成されてもよい。

【００５５】図１の右図に示すように、複数個配置され
たビット配線群１８は、絶縁膜１０に形成されたコンタ
クト孔群１０ｂにおいて、ＭＯＳトランジスタ群５と同
時に形成された列選択用トランジスタ群１２の一方の不
純物拡散層群１３ａと接続されている。また、配線１
１、１８及び上部電極９の上には、層間絶縁膜１４、ゲ
ート電極群４の配線と絶縁膜に形成された不図示のコン
タクト孔群により各々接続された配線（ワード線）１
５、絶縁膜１６及び保護膜１７等が順次形成されてい
る。不純物拡散層群３は、ビット配線１８と接続されて
いる。

【００５６】図２は、本発明の第１実施例のＤＲＡＭの
等価回路図である。メモリセルアレイの各列を構成する
各メモリセルのキャパシタ６の上部電極９は、配線２１
を介して（１／２）Ｖ_CC電圧源３０（Ｖ_CC＝電源電圧）
に接続された配線１１に接続されている。（１／２）Ｖ
_CC電圧源３０には、配線２２及び列選択用トランジスタ
１２を介して列選択線であるビット配線１８が接続され
ており、ビット配線１８は、その列を構成する各メモリ
セルのトランスファゲートであるＭＯＳトランジスタ５
の他方の不純物拡散層３に接続されるとともに、センス
アンプ３１に接続されている。この構成により、配線１
１を通じて、各メモリセルのキャパシタ６の上部電極９
には、（１／２）Ｖ_CCの電圧が供給される。列選択用ト
ランジスタ１２のゲートは一対ごとに共通の配線２３を
介して図示しない領域の列デコーダに接続されている。
また、各メモリセルのゲート電極４は、メモリセルアレ
イの行選択線であるワード線３３に接続され、各ワード
線３３は行デコーダ３２に接続されている。

【００５７】図２に基づいて本実施例のＤＲＡＭの動作
を説明する。まず、メモリセルにデータを書き込む場合
は、データを書き込むべきメモリセルのアドレスを行デ
コーダ３２及び列デコーダにより指定する。そして、選
択されたビット配線１８に接続された列選択用トランジ
スタ１２をオンさせてこのビット配線１８を（１／２）
Ｖ_CCの電位にプリチャージする。しかる後、選択された
ビット配線１８に接続された列選択用トランジスタ１２
をオフにしてから、選択されたビット配線１８にセンス
アンプ３１を介して書き込むべきデータの種類（“０”
または“１”）に応じて０〔Ｖ〕またはＶ_CCの電位を印
加するとともに、選択されたワード線３３にはトランジ
スタ５をオンさせる高電位を印加する。この結果、選択
メモリセルのキャパシタ６には書き込むべきデータの種
類に応じた正負いずれかの電荷が下部電極７に蓄積され
る。このように、ビット配線１８を（１／２）Ｖ_CCの電
位にプリチャージすることによって、ビット配線１８に
０〔Ｖ〕およびＶ_CCのいずれの電位が印加されても迅速
にビット配線１８の電位変化が完了するので、書き込み
時間を短縮することができる。また、キャパシタ６の上
部電極９が（１／２）Ｖ_CCの電位にプリチャージされて
いるので、キャパシタ６の記憶状態にかかわらずキャパ
シタ６の誘電体膜８にかかる電界強度を小さくすること
ができ（±（１／２）Ｖ_CC）、この結果キャパシタ６の
耐圧強度を向上させることができる。

【００５８】次に、メモリセルからデータを読み出す場
合は、データを読み出すべきメモリセルのアドレスを行
デコーダ３２及び列デコーダにより指定する。そして、
選択されたビット配線１８に接続された列選択用トラン
ジスタ１２をオンさせてそのビット配線１８を（１／
２）Ｖ_CCの電位にプリチャージした後、その列選択用ト
ランジスタ１２をオフしてビット配線１８をフローティ
ング状態にする。しかる後、選択されたワード線３３に
トランジスタ５をオンさせる高電位を印加する。この結
果、選択されたワード線３３に接続されたメモリセルの
キャパシタ６に蓄積された電荷が読み出し信号として各
ビット配線１８を介してセンスアンプ３１に供給され
る。センスアンプではこの読み出し信号を感知して選択
メモリセルに書き込まれたデータ内容（“０”または
“１”）を判別する。この時も、読み出しの直前にビッ
ト配線１８を（１／２）Ｖ_CCの電位にプリチャージする
ことによって、ビット配線１８に０〔Ｖ〕およびＶ_CCの
いずれの電位が印加されても迅速にビット配線１８の電
位変化が完了するので、読み出し時間が短くなる。

【００５９】次に、本実施例のＤＲＡＭの製造方法につ
いて、図３および図３の（ｂ）、（ｄ）、（ｅ）の各工
程に対応した平面図である図４及び図５を参照して説明
する。

【００６０】まず、図３（ａ）に示すように、素子分離
領域５１を具備するシリコン基板１上において、左側
（メモリ素子形成領域）には不純物拡散層２、３及びゲ
ート電極４を有するＤＲＡＭメモリセル用のマトリクス
状に複数個配置されたＭＯＳトランジスタ群５、右側は
メモリ素子形成領域から素子分離領域５１を介して隔て
られた素子形成領域を示し、複数個のＭＯＳ構造を有す
る列選択用トランジスタ群１２を各々形成する。なお、
ゲート電極の下層及び列選択用トランジスタのゲート電
極下に形成されたゲート絶縁膜は図示省略している。

【００６１】次に、図３（ｂ）に示すように、半導体基
板１上全面にＢＰＳＧ膜１０を形成する。そして、平坦
化のための７００℃以上でのＢＰＳＧ膜１０のリフロー
処理を行った後、ＭＯＳトランジスタ群５の各々の不純
物拡散層２、３及び各々の列選択用トランジスタ１２の
両側に形成された不純物拡散層１３ａ、１３ｂに夫々達
するコンタクト孔１０ａ、１０ｂ、１０ｃ、１０ｄをＢ
ＰＳＧ膜１０に開孔する。そして、これらのコンタクト
孔１０ａ、１０ｂ、１０ｃ、１０ｄを通じてリン等のＮ
型不純物をシリコン基板１内にイオン注入した後、例え
ば８００〜９００℃の温度で熱処理を行い、不純物を活
性化する。なお、ＢＰＳＧ膜１０のコンタクト孔１０
ａ、１０ｂ、１０ｃ、１０ｄの孔開けは、孔を開ける領
域以外の領域をレジスト膜等によりＢＰＳＧ１０で覆っ
た後、ウェットエッチングによる等方性エッチングをＢ
ＰＳＧ１０にまず行い、次いで、ドライエッチングによ
る異方性エッチングを行う。

【００６２】図４（ａ）にこのときの平面図を示す。図
４（ａ）に示すコンタクト孔１０ｃは、トランジスタ群
５の各々のトランジスタの不純物拡散層３とビット配線
１８とを接続するために開孔したものであり、コンタク
ト孔群１０ｄは、トランジスタ群１２の各々のトランジ
スタの不純物拡散層１３ｂと配線２２とを接続するため
に開孔したものである。

【００６３】次に、図３（ｃ）に示すように、スパッタ
法により二酸化ルテニウムからなる膜を半導体基板１全
面に形成し、フォトレジスト５２を用いた微細加工によ
りこの二酸化ルテニウムの膜を選択的にエッチングし
て、コンタクト孔１０ａにおいて不純物拡散層２と接続
するキャパシタ６の下部電極７を形成する。このとき、
下部電極７がコンタクト孔１０ａの内面に沿ってコンタ
クト孔１０ａと実質的に同一形状となるように形成す
る。

【００６４】次に、図３（ｄ）に示すように、フォトレ
ジスト５２を除去した後、下部電極７の表面にチタン酸
鉛からなる誘電体膜８をスパッタ法により形成する。そ
の後、前記誘電体膜８を選択的に除去することにより、
コンタクト孔１０ａ領域のみに前記誘電体膜８を残存さ
せる。このとき、誘電体膜８がコンタクト孔１０ａに沿
って且つコンタクト孔１０ａと実質的に同一形状となる
ように形成する。

【００６５】図４（ｂ）にこのときの平面図を示す。図
４（ｂ）からも明らかなように、各々のＭＯＳトランジ
スタの下部電極７と誘電体膜８とは同一形状に形成され
る。

【００６６】次に、図３（ｅ）に示すように、前記誘電
体膜８を選択的にエッチングする際に使用したマスクを
除去した後、その右側の列選択用トランジスタ１２の部
分と左側のコンタクト孔１０ｃ部分を含む半導体基板１
全面にスパッタ法により二酸化ルテニウムからなる膜を
形成し、これを微細加工技術によりパターニングして、
誘電体膜８を介して下部電極７に対向する上部電極９及
び配線１１と、コンタクト孔１０ｂ、１０ｃにおいてト
ランジスタ１２の一方の不純物拡散層１３ａと接続され
るとともに、ＭＯＳトランジスタ５の不純物拡散層３に
接続されたビット配線１８と、トランジスタ１２の他方
の不純物拡散層１３ｂと接続された配線２２とを夫々形
成する。これによって、キャパシタ６の上部電極９と配
線１１、１８、２２が同時に形成される。図３（ｅ）に
示す縦断面図は、図５のＡ−Ａ線に沿った断面図であ
る。

【００６７】図５にこのときの平面図を示す。図５から
も明らかなように、トランジスタ群５の不純物拡散層群
３はコンタクト孔群１０ｃを介してビット配線群１８と
接続され、このビット配線１８は列選択用トランジスタ
１２の不純物拡散層１３ａとコンタクト孔１０ｂを介し
て接続される。そして、列選択用トランジスタ１２の不
純物拡散層の他方はコンタクト孔１０ｄにおいて配線２
２と接続される。なお、一対の列選択用トランジスタ１
２に共通のゲート電極は、その上の絶縁膜１４に形成さ
れるコンタクト孔２３ａにおいて配線２３と接続され
る。

【００６８】隣接する２つの列方向メモリセル群（例え
ば図５でＷ₁、Ｗ₂で示す１ラインに並ぶメモリセル）
においては、同一の導電領域５６によって夫々の列方向
メモリセル群のキャパシタ上部電極９とその接続配線１
１を形成している。言い換えると２つの列方向メモリセ
ル群で１つの導電領域を共有している。そして、この導
電領域５６を挟むようにビット配線領域５４、５５が絶
縁領域５７によって電気的に分離されて同一絶縁膜１０
上に形成される。そして、列選択用トランジスタ１２の
不純物拡散層１３ｂの他方はコンタクト孔１０ｄにおい
て配線２２と接続される。なお、一対の列選択用トラン
ジスタ１２に共通のゲート電極は、その上の絶縁膜１４
に形成されるコンタクト孔２３ａにおいて配線２３と接
続される。また、キャパシタ６の上部電極９と一体に形
成された配線１１は、その上の絶縁膜１４に形成される
コンタクト孔１１ａを介して（１／２）Ｖ_CC電圧源３０
に接続された配線２１に接続される。

【００６９】次に、図３（ｆ）に示すように、ＢＰＳＧ
膜、ＰＳＧ膜等からなる層間絶縁膜１４を全面に形成す
る。しかる後、ゲート配線群１５、絶縁膜１６及び保護
膜１７等を順次形成し、図１に示したＤＲＡＭメモリセ
ルが形成される。ゲート電極群は、図５に示すゲート電
極群４の配線群の端部５８において層間絶縁膜１４に形
成されたコンタクト孔群（図示せず）を介して接続され
ている。

【００７０】次に、本発明の第２実施例を図６を参照し
て説明する。尚、図６において、図１と対応する部材に
は、図１で用いたものと同一の符号を付して説明する。
本発明の第２実施例は、キャパシタ下部電極７がコンタ
クト孔１０ａをほぼ埋め込むように形成し、本発明の第
１実施例に対し平坦性を高めた実施例である。それ以外
は、第１実施例の製造工程と同じである。

【００７１】図６は、本発明の第２実施例によるＤＲＡ
Ｍの部分断面図である。図６において、左側にＤＲＡＭ
のメモリセル部分、右側にメモリセルのアドレス指定用
（列選択用）トランジスタの部分を夫々示す。

【００７２】図６の左図に示すように、Ｐ型シリコン基
板１上に、図示省略したゲート酸化膜を介してゲート電
極群４が形成され、このゲート電極群４の両側の基板１
内に例えばリン等のＮ型不純物が導入されて、ソース／
ドレイン領域となる一対の不純物拡散層２、３が夫々形
成されている。これにより、ＭＯＳトランジスタ５が構
成されている。

【００７３】ＭＯＳトランジスタ群５とともにＤＲＡＭ
メモリセルを構成するスタック型のキャパシタ６は、Ｍ
ＯＳトランジスタ群５のそれぞれのＭＯＳトランジスタ
の一方の不純物拡散層２に接続された下部電極７と誘電
体膜８とこの誘電体膜８を介して下部電極７に対向する
上部電極９とから構成されている。図示の如く、キャパ
シタ６の下部電極７は、ＢＰＳＧ膜、ＰＳＧ膜等からな
る絶縁膜１０に形成されたコンタクト孔１０ａにおいて
ＭＯＳトランジスタ５の一方の不純物拡散層２に接続し
ている。そして、本実施例においては、キャパシタ６の
下部電極７がコンタクト孔１０ａをほぼ完全に埋め込む
ように形成されており、誘電体膜８及び上部電極９が夫
々実質的に平坦に形成されている。そして、これによ
り、上部電極９及びこの上部電極９と同一の膜で一体に
形成された配線１１の段切れ等をほぼ完全に防止するこ
とができ、配線の信頼性が向上する。

【００７４】図６の右図に示すように、ビット配線１８
は、絶縁膜１０に形成されたコンタクト孔１０ｂにおい
て、列選択用トランジスタ１２の一方の不純物拡散層１
３ａと接続している。また、配線２２は、絶縁膜１０に
形成されたコンタクト孔１０ｄにおいて、列選択用トラ
ンジスタ１２の他方の不純物拡散層１３ｂに接続されて
いる。また、配線１１、１８、２２及び上部電極９上に
は、層間絶縁膜１４、ゲート配線１５、絶縁膜１６及び
保護膜１７等が順次形成されている。

【００７５】本実施例において、誘電体膜８、配線１
１、１８、上部電極９及び下部電極７の材料に関して
は、第１実施例と全く同様である。また、製造方法も第
１実施例とほぼ同様でよい。

【００７６】本発明の第３実施例のＤＲＡＭの製造方法
について、図７、図８を用いて説明する。また、第１実
施例で使用した図４、図５を本実施例の説明に流用す
る。

【００７７】まず、図７（ａ）に示すように、シリコン
基板１上において、左側（素子形成領域）には不純物拡
散層２、３及びゲート電極４を有するＤＲＡＭメモリセ
ル用のマトリクス状に複数個配置されたＭＯＳトランジ
スタ群５、右側は複数個のＭＯＳ構造を有する列選択用
トランジスタ群１２を各々形成する。なお、ゲート電極
の下層及び列選択用トランジスタのゲート電極４下に形
成されたゲート絶縁膜は図示省略している。

【００７８】次に、図７（ｂ）に示すように、半導体基
板１上全面にＢＰＳＧ膜１０を形成する。そして、平坦
化のための７００℃以上でのＢＰＳＧ膜１０のリフロー
処理を行った後、ＭＯＳトランジスタ群５の各々のＭＯ
Ｓトランジスタの不純物拡散層２、３及び各々の列選択
用トランジスタ１２の各々のＭＯＳトランジスタの両側
に形成された不純物拡散層１３ａ、１３ｂに夫々達する
コンタクト孔１０ａ、１０ｂ、１０ｃ、１０ｄをＢＰＳ
Ｇ膜１０に開孔する。そして、これらのコンタクト孔１
０ａ、１０ｂ、１０ｃ、１０ｄを通じてリン等のＮ型不
純物をシリコン基板１内にイオン注入した後、例えば８
００〜９００℃の温度で熱処理を行い、不純物を活性化
する。なお、ＢＰＳＧ膜１０のコンタクト孔１０ａ、１
０ｂ、１０ｃ、１０ｄの孔開けは、孔を開ける領域以外
の領域をレジスト膜等によりＢＰＳＧ１０で覆った後、
ウェットエッチングによる等方性エッチングをＢＰＳＧ
１０にまず行い、次いで、ドライエッチングによる異方
性エッチングを行う。

【００７９】図４（ａ）にこのときの平面図を示す。図
４（ａ）に示すＭＯＳトランジスタ群５の各々のトラン
ジスタの不純物拡散層２に到達するコンタクト孔群１０
ｃは、トランジスタ群５の各々のトランジスタの不純物
拡散層３とビット配線１８とを接続するために開孔した
ものであり、コンタクト孔群１０ｄは、トランジスタ群
１２の各々のトランジスタの不純物拡散層１３ｂと配線
２２とを接続するために開孔したものである。

【００８０】次に、図７（ｃ）に示すように、スパッタ
法により第１の二酸化ルテニウムからなる膜７を半導体
基板１全面に形成し、コンタクト孔群１０ａ、１０ｂ、
１０ｃ、１０ｄにおいて不純物拡散層２、３、１３ａ、
１３ｂと接続する第１の二酸化ルテニウム膜７を形成す
る。このとき、第１の二酸化ルテニウム膜７がコンタク
ト孔１０ａ、１０ｂ、１０ｃ、１０ｄの内面に沿ってコ
ンタクト孔１０ａ、１０ｂ、１０ｃ、１０ｄと実質的に
同一形状となるように形成する。その後、フォトリソグ
ラフィ技術の微細加工によりパターニングすることによ
り、列選択用トランジスタ上の第１の二酸化ルテニウム
膜７を除去する。すると、図５の点線枠５３内に示す様
に二酸化ルテニウム膜７は、配線１８と配線２２の様な
パターン形成ができる。

【００８１】次に、図７（ｄ）に示すように、第１の二
酸化ルテニウム膜７の表面にチタン酸鉛からなる誘電体
膜８をスパッタ法により形成する。このとき、誘電体膜
８がコンタクト孔１０ａに沿って且つコンタクト孔１０
ａと実質的に同一形状となるように形成する。その後、
複数個のトランジスタ５の各々の一方の不純物拡散層２
に到達するコンタクト孔群１０ａの領域に適当なマスク
となるレジスト膜５２を選択的に形成し、レジスト膜５
２をマスクにしてコンタクト孔群１０ａ領域以外の誘電
体膜８をエッチング法により除去する。するとコンタク
ト孔群１０ｂ、１０ｃ、１０ｄに形成された誘電体膜８
は完全に除去される。

【００８２】次に、図７（ｅ）に示すように、レジスト
膜５２を除去した後、右側の列選択用トランジスタ１２
の部分と左側のコンタクト孔１０ｃ部分を含む半導体基
板１全面にスパッタ法により第２の二酸化ルテニウムか
らなる膜９を形成した後、微細加工技術によりパターニ
ングして、誘電体膜８を介して下部電極となる第１の二
酸化ルテニウム膜７に対向する上部電極となる第２の二
酸化ルテニウム膜９及びその配線１１と、コンタクト孔
１０ｂ、１０ｃにおいてトランジスタ群１２の各々のト
ランジスタの一方の不純物拡散層１３ａとＭＯＳトラン
ジスタ群５の各々の不純物拡散層３とに接続されて形成
され、絶縁膜１０上に延びるビット配線１８となる第１
の二酸化ルテニウム膜７及びこの第１の二酸化ルテニウ
ム膜７上に形成された第２の二酸化ルテニウム膜９と、
トランジスタ群１２の各々のトランジスタの他方の不純
物拡散層１３ｂと接続された配線２２となる第１の二酸
化ルテニウム膜７及びこの第１の二酸化ルテニウム膜７
上に形成された第２の二酸化ルテニウム膜９とを夫々形
成する。これによって、キャパシタ６の上部電極群９と
配線群１１、１８、２２とが同時に形成される。図７
（ｅ）に示す縦断面図は、図５のＡ−Ａ線に沿った断面
図である。

【００８３】図５にこのときの平面図を示す。図５から
も明らかなように、トランジスタ群５の不純物拡散層群
３はコンタクト孔群１０ｃを介してビット配線群１８と
接続され、このビット配線１８は列選択用トランジスタ
１２の不純物拡散層１３ａとコンタクト孔１０ｂを介し
て接続される。隣接する２つの列方向メモリセル群（例
えば図５でＷ₁、Ｗ₂で示す１ラインに並ぶメモリセ
ル）においては、同一の導電領域５６によって夫々の列
方向メモリセル群のキャパシタ上部電極９とその接続配
線１１を形成している。言い換えると２つの列方向メモ
リセル群で１つの導電領域を共有している。そして、こ
の導電領域５６を挟むようにビット配線領域５４、５５
が絶縁領域５７によって電気的に分離されて同一絶縁膜
１４上に形成される。そして、列選択用トランジスタ１
２の不純物拡散層１３ｂの他方はコンタクト孔１０ｄに
おいて配線２２と接続される。なお、一対の列選択用ト
ランジスタ１２に共通のゲート電極は、その上の絶縁膜
１４に形成されるコンタクト孔２３ａにおいて配線２３
と接続される。また、キャパシタ６の上部電極９と一体
に形成された配線１１は、その上の絶縁膜１４に形成さ
れるコンタクト孔１１ａを介して（１／２）Ｖ_CC電圧源
３０に接続された配線２１に接続される。

【００８４】次に、図７（ｆ）に示すように、ＢＰＳＧ
膜、ＰＳＧ膜等からなる層間絶縁膜１４を全面に形成す
る。しかる後、ゲート配線群１５、絶縁膜１６及び保護
膜１７等を順次形成し、図８に示したＤＲＡＭメモリセ
ルが形成される。ゲート配線群１５は、図５に示すゲー
ト電極群４の配線群の各々の端部５８において層間絶縁
膜１４に形成されたコンタクト孔群（図示せず）を介し
て接続されている。

【００８５】なお、図７（ｃ）の工程において、第１の
二酸化ルテニウム膜７を配線１８、２２のパターン形成
に加工したが、図７（ｅ）の工程で一括して第１の二酸
化ルテニウム膜７を含めてパターン形成してもよい。

【００８６】以上説明した本実施例においては、マトリ
クス状に配置された複数個のキャパシタ群６のキャパシ
タ上部電極群９及びその配線群１１とが同一導電層で互
いに一体に形成されるとともに、絶縁膜１１上に延びて
形成される前記キャパシタ電極９群及びその配線群１１
と同一な平面上で、列選択用配線１８を形成することが
できるため、半導体記憶装置の配線形成の製造工程数を
減らすことが可能となる。

【００８７】また、本発明によれば、高誘電体膜を用い
て、キャパシタの膜厚を薄くして、絶縁膜１０上の同一
平面上において、フォトリソグラフィ技術の微細加工に
よるキャパシタの上部電極及びその配線パターン及び列
選択用配線が完全に電気的に絶縁して形成することがで
きる。そのため、キャパシタの上部電極及びその配線
と、列選択用配線との接触不良のない半導体記憶装置を
形成することが可能となる。

【００８８】また、メモリセルアレイの各列を構成する
メモリセルのキャパシタ６の上部電極９と配線１１とが
同一の導電膜で互いに一体に形成されているので、それ
らの間をコンタクト構造で接続する必要がない。従っ
て、そのコンタクト構造の分だけ絶縁膜１０の膜厚を従
来よりも小さくでき、配線１１を従来よりも低い位置に
形成することができる。この結果、配線１１と同じ高さ
に形成されるビット配線１８と列選択用トランジスタ１
２の不純物拡散層１３ａとを接続するコンタクト孔１０
ｂのアスペクト比を小さくすることができるので、コン
タクト孔１０ｂにおける配線１１のカバレージが向上
し、配線接続の信頼性を高めることができる。

【００８９】また、ＢＰＳＧ膜等の絶縁膜１０のリフロ
ー処理及びコンタクト孔１０ａ、１０ｂを通したコンタ
クトインプラの活性化処理のような７００℃以上の高温
での熱処理を、キャパシタ６を形成する前に行うことが
できるので、キャパシタ６の誘電体膜８としてチタン酸
塩等の誘電率５０以上の高誘電体材料を用い、また、キ
ャパシタ６の電極材料として二酸化ルテニウム等の導電
性酸化物を用いても、誘電体膜８と上部電極９及び下部
電極７との間、下部電極７とシリコン基板１との間、さ
らには、上部電極９と同じ材料で形成したビット配線１
８とシリコン基板１との間で相互拡散を生じることがな
くなる。従って、これらの材料を用いることにより、キ
ャパシタ６の容量を増大させることが可能となり、キャ
パシタ容量を確保した上で、従来よりも一層微細化され
たＤＲＡＭメモリセルを形成することが可能となる。

【００９０】

【発明の効果】本発明においては、メモリセルアレイの
各列を構成するメモリセルのキャパシタ上部電極とその
配線とを同一の導電膜で一体に形成することにより、そ
の配線と同じ高さに形成される例えばビット配線と列選
択用トランジスタの不純物拡散層の一方とを接続するコ
ンタクト孔のアスペクト比を小さくすることができて、
コンタクト孔における配線のカバレージが向上し、配線
接続の信頼性を高めることができる。また、ＣＶＤ法に
よらず、スパッタ法によって配線を形成することが可能
となるので、より安価に半導体記憶装置を製造すること
ができるようになる。

【００９１】また、本発明によると、絶縁膜のリフロー
処理や不純物の活性化処理等の高温の熱処理を、各メモ
リセルのキャパシタを形成する前に行うことができるの
で、キャパシタの誘電体膜として高誘電率を有する材料
を用いることが可能となり、その結果、メモリセルのキ
ャパシタ容量を大きくすることができるので、相対的に
メモリセル面積を小さくでき、半導体記憶装置の微細化
及び高集積化が達成できる。

【００９２】また、本発明によると、キャパシタの上部
電極とその配線とを同時に形成することができるので、
製造工程を簡略化することができる。

【００９３】また、本発明によると、高誘電体膜を使用
することにより、段差を軽減し、フォトリソグラフィ技
術による微細加工を容易にさせ、接触不良のない半導体
記憶装置を形成することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１実施例のＤＲＡＭの部分断面図で
ある。

【図２】本発明の第１実施例のＤＲＡＭの部分的な等価
回路図である。

【図３】図１に示すＤＲＡＭの製造方法を工程順に示す
断面図である。

【図４】図１に示すＤＲＡＭの製造方法を工程順に示す
平面図である。

【図５】図１に示すＤＲＡＭの製造方法の一工程を示す
平面図である。

【図６】本発明の第２実施例のＤＲＡＭの部分断面図で
ある。

【図７】本発明の第２実施例のＤＲＡＭの製造方法を工
程順に示す断面図である。

【図８】本発明の第３実施例のＤＲＡＭの部分断面図で
ある。

【図９】従来のＤＲＡＭの部分断面図である。

【符号の説明】１シリコン基板２、３不純物拡散層４ゲート電極５ＭＯＳトランジスタ６キャパシタ７下部電極８誘電体膜９上部電極１０絶縁膜１０ａ、１０ｂ、１０ｃ、１０ｄコンタクト孔１１配線１２列選択用トランジスタ１３ａ、１３ｂ不純物拡散層１４層間絶縁膜１５ゲート配線（ワード線）１６絶縁膜１７保護膜１８ビット配線２２配線

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【手続補正書】

【提出日】平成７年６月６日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】発明の詳細な説明

【補正方法】変更

【補正内容】

【発明の詳細な説明】

【０００１】

【０００２】

【０００７】

【００１１】そこで、本発明の目的は、キャパシタを有
するＤＲＡＭ等の半導体記憶装置における製造工程数の
簡略化を行うことである。

【００１２】また、本発明の目的は、スタック型のキャ
パシタを有するＤＲＡＭ等の半導体記憶装置において、
例えばメモリセルのアドレス指定用トランジスタなどの
メモリセルトランジスタと同時に形成されるトランジス
タの一方の不純物拡散層と配線とを接続するコンタクト
孔におけるカバレージを改善し、信頼性の高い配線を形
成することである。

【００１３】また、本発明の別の目的は、スタック型の
キャパシタを有するＤＲＡＭ等の半導体記憶装置におい
て、高誘電率を有する材料からなる膜をキャパシタ誘電
体膜として用いることを可能ならしめることである。

【００１４】

【００１５】本発明の半導体記憶装置は、トランジスタ
とキャパシタからなる複数個のメモリセルがマトリクス
状に配置され、列方向選択線及び行方向選択線により前
記メモリセルの１つを選択可能な半導体記憶装置におい
て、前記メモリセルを構成する前記トランジスタが絶縁
膜で覆われており、互いに隣接して列方向に延びるとと
もに行方向に互いに電気的に分離された第１、第２の導
電領域からなる導電領域対が、前記絶縁膜上に配置され
ており、前記第１の導電領域は、前記絶縁膜に設けられ
たコンタクト孔を介して、列方向に隣接する複数の前記
メモリセルの各トランジスタの一方の拡散領域に接続さ
れ、前記第２の導電領域下には、前記トランジスタの他
方の拡散領域に接続された前記キャパシタの下部電極と
この下部電極に対向する誘電体膜とが形成され、前記第
２の導電領域は、電源ラインに接続され、前記第１の導
電領域は、前記列方向選択線に接続されている。

【００１６】本発明の一態様においては、行方向に隣接
する複数の前記メモリセルの各トランジスタのゲート電
極は、互いに接続されているとともに、前記行方向選択
線に接続されている。

【００１７】本発明の一態様においては、列方向に隣接
する２つの前記導電領域対が、前記第２の導電領域を共
有している。

【００１８】本発明の一態様においては、第１の素子形
成領域に形成されたＤＲＡＭメモリセル用の第１の電界
効果型トランジスタ群と、第２の素子形成領域に形成さ
れた列選択用の第２の電界効果型トランジスタ群と、前
記第１、第２の素子形成領域に形成され、且つ、前記第
１、第２の電界効果型トランジスタ群を覆う層間絶縁膜
と、前記層間絶縁膜に形成された第１のコンタクト孔群
を介して、前記第１の電界効果型トランジスタ群の各々
のトランジスタの一方の不純物拡散層と電気的に接続さ
れたキャパシタ下部電極群と、前記キャパシタ下部電極
の上にそれぞれ形成された誘電体膜群と、前記誘電体膜
を介して前記キャパシタ下部電極と対向するキャパシタ
上部電極と、前記層間絶縁膜上に形成され、列方向に並
ぶ複数の前記キャパシタ上部電極を結ぶ配線層と、前記
層間絶縁膜上に形成され、前記層間絶縁膜に形成された
第２のコンタクト孔群を介して、列方向に並ぶ複数の前
記第１の電界効果型トランジスタ群の各々のトランジス
タの他方の不純物拡散層と電気的に接続された列選択用
配線とを備えており、前記配線層と前記列選択用配線
は、同一レベル層上に電気的に絶縁されて形成されてい
る。

【００１９】本発明の一態様においては、前記列選択用
配線群は、前記キャパシタ上部電極を構成する導電膜と
前記キャパシタ下部電極を構成する導電膜との２層から
なる。

【００２０】本発明の一態様においては、前記列選択用
配線群の各々は、前記層間絶縁膜上に延びて形成されて
いるとともに、前記層間絶縁膜に形成された第３のコン
タクト孔群を介して前記第２の電界効果型トランジスタ
群の各々のトランジスタの一方の不純物拡散層と電気的
に接続されている。

【００２１】本発明の一態様においては、前記配線層
は、前記層間絶縁膜上に形成され、且つ、前記層間絶縁
膜に形成された第４のコンタクト孔群を介して前記第２
の電界効果型トランジスタ群の各々のトランジスタの他
方の不純物拡散層と電気的に接続された導電膜、前記列
選択用配線及び前記キャパシタ上部電極と同一な平面上
に形成されている。

【００２２】本発明の一態様においては、トランジスタ
とキャパシタからなる複数個のメモリセルがマトリクス
状に配置された半導体記憶装置において、前記キャパシ
タは、前記トランジスタの一方の拡散領域に接続された
キャパシタ下部電極と前記キャパシタ下部電極上に形成
された誘電体膜とを備え、前記トランジスタ上の絶縁膜
上の同一平面内に、（１）列方向に隣接する複数の前記
メモリセルの前記キャパシタ下部電極上を前記誘電体膜
を隔てて覆うことにより前記上部電極を構成するととも
に、列方向に延びて前記上部電極間を接続する配線を構
成する第１の導電領域と、（２）列方向に隣接する複数
の前記メモリセルの各トランジスタの他方の拡散領域と
前記絶縁膜に設けられたコンタクト孔を介して接続され
ているとともに、前記絶縁膜上において前記第１の導電
領域と絶縁領域を隔てて配置された列方向選択線用の導
電層を構成する第２の導電領域と、の２種類の導電領域
が形成されている。

【００２３】本発明の一態様においては、前記第１の導
電領域は、行方向に隣接する２つの列方向メモリセル群
に共有されている。

【００２４】本発明の一態様においては、トランジスタ
とキャパシタからなる複数個のメモリセルがマトリクス
状に配置され、列方向選択線及び行方向選択線により前
記メモリセルの１つを選択可能な半導体記憶装置におい
て、前記キャパシタは、前記トランジスタの一方の拡散
領域に接続されたキャパシタ下部電極と前記キャパシタ
下部電極上に形成された誘電体膜とを備え、前記トラン
ジスタ上の絶縁膜上に行方向に分割されて形成された複
数の導電配線であって、各前記導電配線の一部が前記誘
電体膜を介して前記下部電極と対向する第１の導電層
と、前記絶縁膜上において、前記複数の第１の導電層の
間に配置され、前記トランジスタの他方の拡散領域に接
続され、行方向に分割された複数の前記列方向選択線を
構成する導電層であって、前記第１の導電層と同一平面
上に形成された第２の導電層とを具備する。

【００２５】本発明の一態様においては、行方向に隣接
する２つの前記第２の導電層で前記第１の導電層の１つ
を挟むように配置されている。

【００２６】本発明の一態様においては、前記誘電体膜
が、チタン酸鉛、チタン酸鉛・ジルコニウム、チタン酸
鉛・ジルコニウム・バリウム、酸化タンタル、酸化ビス
マス、酸化イットリウム、酸化ジルコニウム及びタング
ステンブロンズからなる群より選ばれた少なくとも１種
から構成されている。

【００２７】本発明の一態様においては、前記導電領域
対の前記第１、第２の導電領域が、二酸化ルテニウム、
酸化バナジウム及び酸化インジウムからなる群より選ば
れた少なくとも１種から構成されている。

【００２８】本発明の一態様においては、前記キャパシ
タ上部電極及び前記配線層と前記キャパシタ下部電極の
少なくとも一方が、二酸化ルテニウム、酸化バナジウム
及び酸化インジウムからなる群より選ばれた少なくとも
１種から構成されている。

【００２９】本発明の一態様においては、前記キャパシ
タ上部電極及び前記配線と前記キャパシタ下部電極と前
記列方向選択線用の導電層の少なくともいずれか一つ
が、二酸化ルテニウム、酸化バナジウム及び酸化インジ
ウムからなる群より選ばれた少なくとも１種から構成さ
れている。

【００３０】本発明の一態様においては、前記第１の導
電層と前記第２の導電層と前記キャパシタ下部電極の少
なくともいずれか一つが、二酸化ルテニウム、酸化バナ
ジウム及び酸化インジウムからなる群より選ばれた少な
くとも１種から構成されている。

【００３１】本発明の一態様においては、半導体基板
に、各メモリセルのトランスファゲートとなる第１のＭ
ＯＳトランジスタのゲート絶縁膜を形成する工程と、前
記ゲート絶縁膜上にゲート電極を形成する工程と、前記
ゲート電極の両側にソース及びドレインとなる不純物拡
散層を夫々形成する工程と、前記半導体基板上に全面に
絶縁膜を形成する工程と、前記絶縁膜に、前記第１のＭ
ＯＳトランジスタの前記不純物拡散層の一方及び他方に
達する第１、第２のコンタクト孔を形成する工程と、前
記第１のコンタクト孔を介して前記第１のＭＯＳトラン
ジスタの前記一方の前記不純物拡散層に接続するキャパ
シタ下部電極となる第１の導電膜を形成する工程と、前
記第１の導電膜の上に誘電体膜を形成する工程と、前記
絶縁膜上及び前記誘電体膜上を覆う第２の導電膜を形成
する工程と、前記第２の導電膜の少なくとも一部が前記
誘電体膜を介して前記第１の導電膜と対向するように前
記第１の導電膜と前記誘電体膜と前記第２の導電膜とを
パターニングし、前記第１の導電膜からなるキャパシタ
下部電極、前記第２の導電膜からなるキャパシタ上部電
極及びその配線層を形成するとともに、前記第２のコン
タクト孔を介して前記第１のＭＯＳトランジスタの前記
他方の不純物拡散層に接続されるように前記第２の導電
膜をパターニングし、前記第２の導電膜からなる列選択
配線層を形成することによって、前記キャパシタ上部電
極及び前記キャパシタ下部電極と前記列選択配線層とを
電気的に絶縁させる工程とを有する。

【００３２】本発明の一態様においては、半導体基板
に、各メモリセルのトランスファゲートとなる第１のＭ
ＯＳトランジスタ、及び前記メモリセルがマトリクス状
に配列されたメモリセルアレイの列選択用トランジスタ
となる第２のＭＯＳトランジスタのゲート絶縁膜、ゲー
ト電極並びにソース及びドレインとなる不純物拡散層を
夫々形成する第１の工程と、前記半導体基板上に全面に
絶縁膜を形成する第２の工程と、前記絶縁膜に、前記第
１のＭＯＳトランジスタの前記不純物拡散層の一方及び
他方に達する第１、第２のコンタクト孔を形成するとと
もに、前記第２のＭＯＳトランジスタの前記不純物拡散
層の一方及び他方に達する第３、第４のコンタクト孔を
形成する第３の工程と、前記第１のコンタクト孔におい
て前記第１のＭＯＳトランジスタの前記一方の前記不純
物拡散層に接続するキャパシタ下部電極となる第１の導
電膜をパターン形成する第４の工程と、前記第１の導電
膜の上に誘電体膜を形成する第５の工程と、前記絶縁膜
上及び前記誘電体膜上に第２の導電膜を形成する第６の
工程と、前記誘電体膜を介して前記第１の導電膜に対向
するように前記第２の導電膜をパターニングし、前記第
２の導電膜からなるキャパシタ上部電極を形成するとと
もに、前記第３のコンタクト孔を介して前記第２のＭＯ
Ｓトランジスタの前記一方の不純物拡散層に接続され且
つ前記第２のコンタクト孔を介して前記第１のＭＯＳト
ランジスタの前記他方の不純物拡散層に接続されるよう
に前記第２の導電膜をパターニングし、前記第２の導電
膜からなる列選択配線層を形成する第７の工程とを有す
る。

【００３３】本発明の一態様においては、前記第７の工
程が、前記第４のコンタクト孔を介して前記第２のＭＯ
Ｓトランジスタの前記他方の不純物拡散層に接続される
ように前記第２の導電膜をパターニングする工程を有す
る。

【００３４】本発明の一態様においては、半導体基板
に、各メモリセルのトランスファゲートとなる第１のＭ
ＯＳトランジスタのゲート絶縁膜を形成する工程と、前
記ゲート絶縁膜上にゲート電極を形成する工程と、前記
ゲート電極の両側にソース及びドレインとなる不純物拡
散層を夫々形成する工程と、前記半導体基板上に全面に
絶縁膜を形成する工程と、前記絶縁膜に、前記第１のＭ
ＯＳトランジスタの前記不純物拡散層の一方及び他方に
達する第１、第２のコンタクト孔を形成する工程と、前
記第１のコンタクト孔を介して前記第１のＭＯＳトラン
ジスタの前記一方の前記不純物拡散層に接続する第１の
導電膜を、前記絶縁膜上に形成する工程と、前記第１の
導電膜の上に誘電体膜を形成する工程と、前記誘電体膜
を選択的に除去して、前記第１のコンタクト孔領域のみ
に前記誘電体膜を残存させる工程と、前記第１の導電膜
上及び前記誘電体膜上に第２の導電膜を形成する工程
と、前記第２の導電膜が前記誘電体膜を介して前記第１
の導電膜と対向するように前記第１の導電膜と前記誘電
体膜と前記第２の導電膜とをパターニングし、前記第１
の導電膜からなるキャパシタ下部電極及び前記第２の導
電膜からなるキャパシタ上部電極を形成するとともに、
前記第２のコンタクト孔を介して前記第１のＭＯＳトラ
ンジスタの前記他方の不純物拡散層に接続されるように
前記第１の導電膜及び前記第１の導電膜上に形成された
前記第２の導電膜をパターニングし、前記第１、第２の
導電膜からなる列選択配線層を形成する工程とを有す
る。

【００３５】本発明の一態様においては、半導体基板
に、各メモリセルのトランスファゲートとなる第１のＭ
ＯＳトランジスタ、及び前記メモリセルがマトリクス状
に配列されたメモリセルアレイの列選択用トランジスタ
となる第２のＭＯＳトランジスタのゲート絶縁膜、ゲー
ト電極並びにソース及びドレインとなる不純物拡散層を
夫々形成する工程と、前記半導体基板上の全面に絶縁膜
を形成する工程と、前記絶縁膜に、前記第１のＭＯＳト
ランジスタの前記不純物拡散層の一方及び他方に達する
第１、第２のコンタクト孔を形成するとともに、前記第
２のＭＯＳトランジスタの前記不純物拡散層の一方及び
他方に達する第３、第４のコンタクト孔を形成する工程
と、前記第１、第２、第３、第４のコンタクト孔におい
て前記第１、第２のＭＯＳトランジスタの前記不純物拡
散層と接続される第１の導電膜を形成する工程と、前記
第１の導電膜の上に誘電体膜を形成する工程と、前記誘
電体膜を選択的に除去して、前記第１のコンタクト孔領
域のみに前記誘電体膜を残存させる工程と、前記第１の
導電膜上及び前記誘電体膜上に第２の導電膜を形成する
工程と、前記第２の導電膜が前記誘電体膜を介して前記
第１の導電膜と対向するように前記第１の導電膜と前記
誘電体膜と前記第２の導電膜とをパターニングし、前記
第１の導電膜からなるキャパシタ下部電極及び前記第２
の導電膜からなるキャパシタ上部電極を形成するととも
に、前記第３のコンタクト孔を介して前記第２のＭＯＳ
トランジスタの前記一方の不純物拡散層に接続され且つ
前記第２のコンタクト孔を介して前記第１のＭＯＳトラ
ンジスタの前記他方の不純物拡散層に接続されるように
前記第１の導電膜及び前記第１の導電膜上に形成された
前記第２の導電膜をパターニングし、前記キャパシタ下
部電極及び前記キャパシタ上部電極とは電気的に絶縁さ
れた前記第１、第２の導電膜からなる列選択配線層を形
成する工程とを有する。

【００３６】本発明の一態様においては、半導体基板
に、各メモリセルのトランスファゲートとなる第１のＭ
ＯＳトランジスタのゲート絶縁膜、ゲート電極並びにソ
ース及びドレインとなる不純物拡散層を夫々形成する工
程と、前記半導体基板上の全面に絶縁膜を形成する工程
と、前記絶縁膜に、前記第１のＭＯＳトランジスタの前
記不純物拡散層の一方に達する第１のコンタクト孔を形
成する工程と、前記第１のコンタクト孔において前記第
１のＭＯＳトランジスタの前記不純物拡散層の前記一方
と接続するキャパシタ下部電極となる第１の導電膜をパ
ターン形成する工程と、前記第１の導電膜の上に高誘電
体膜を形成する工程と、前記高誘電体膜を介して前記第
１の導電膜に対向するとともに、前記メモリセルがマト
リクス状に配列されたメモリセルアレイの各列を構成す
る前記メモリセルごとに第１の定電圧源及びセンスアン
プに接続される第２の導電膜をパターン形成する工程と
を有する。

【００３７】本発明の一態様においては、半導体基板
に、各メモリセルのトランスファゲートとなる第１のＭ
ＯＳトランジスタと前記メモリセルがマトリクス状に配
列されたメモリセルアレイの列選択用トランジスタとな
る第２のＭＯＳトランジスタのゲート絶縁膜、ゲート電
極並びにソース及びドレインとなる不純物拡散層を夫々
形成する工程と、前記半導体基板上の全面に絶縁膜を形
成する工程と、前記絶縁膜に、前記第１のＭＯＳトラン
ジスタの前記不純物拡散層の一方に達する第１のコンタ
クト孔を形成するとともに、前記第２のＭＯＳトランジ
スタの前記不純物拡散層の一方に達する第２のコンタク
ト孔を形成する工程と、前記第１のコンタクト孔におい
て前記第１のＭＯＳトランジスタの前記不純物拡散層の
前記一方と接続するキャパシタ下部電極となる第１の導
電膜をパターン形成する工程と、前記第１の導電膜の上
に高誘電体膜を形成する工程と、前記高誘電体膜を介し
て前記第１の導電膜に対向し且つ前記メモリセルアレイ
の各列を構成する前記メモリセルごとに第１の定電圧源
に接続される第２の導電膜、及び、前記第２の導電膜と
同じ膜から前記第２の導電膜とは電気的に絶縁したパタ
ーンに形成され且つ前記第２のコンタクト孔において前
記第２のＭＯＳトランジスタの前記不純物拡散層の前記
一方に接続される第３の導電膜を夫々形成する工程とを
有する。

【００３８】本発明の一態様においては、前記絶縁膜を
形成した後、この絶縁膜をリフローする工程を更に有す
る。

【００３９】本発明の一態様においては、前記誘電体膜
として、チタン酸鉛、チタン酸鉛・ジルコニウム、チタ
ン酸鉛・ジルコニウム・バリウム、酸化タンタル、酸化
ビスマス、酸化イットリウム、酸化ジルコニウム及びタ
ングステンブロンズからなる群より選ばれた少なくとも
１種から構成された膜を用いる。

【００４０】本発明の一態様においては、前記第１の導
電膜及び前記第２の導電膜の少なくとも一方の導電膜と
して、二酸化ルテニウム、酸化バナジウム及び酸化イン
ジウムからなる群より選ばれた少なくとも１種から構成
された膜を用いる。

【００４１】

【００４２】また、キャパシタを有するＤＲＡＭ等の半
導体記憶装置の配線形成における製造工程数の簡略化を
行うことが可能になる。

【００４３】また、本発明においては、例えばＢＰＳＧ
膜のような絶縁膜を形成し、それにコンタクト孔を形成
した後、各メモリセルのキャパシタ構造を形成するの
で、例えば、その絶縁膜のリフロー処理やコンタクトイ
ンプラの活性化処理後にキャパシタを形成することがで
きる。このため、キャパシタ誘電体膜としてチタン酸鉛
等の高誘電率を有する材料を用い、また、キャパシタの
電極材料として二酸化ルテニウム等の導電性酸化物を用
いた場合でも、キャパシタ誘電体膜とシリコン又は導電
性酸化物とシリコン基板との間で相互拡散を生じること
がない。

【００４４】

【００４５】図１は、本発明の第１実施例のＤＲＡＭの
部分断面図である。図１において、左側にＤＲＡＭのメ
モリセル部分、右側にメモリセルのアドレス指定用（列
選択用）トランジスタの部分を夫々示す。

【００４６】図１の左図に示すように、Ｐ型シリコン基
板１上のメモリセル形成領域に、図示省略したゲート酸
化膜を介して複数のゲート電極４が形成され、このゲー
ト電極４の各々のＭＯＳトランジスタの両側の基板１内
に例えばリン等のＮ型不純物が導入されて、ソース／ド
レイン領域となる一対の不純物拡散層２、３が夫々形成
されている。図４に示すようにこのＭＯＳトランジスタ
５がメモリセル形成領域においてマトリクス状に構成さ
れている。

【００４７】ＭＯＳトランジスタ５とともにＤＲＡＭメ
モリセルを構成するスタック型のキャパシタ６は、ＭＯ
Ｓトランジスタ群５の各々のＭＯＳトランジスタの一方
の不純物拡散層２に接続された下部電極（ストレージノ
ード）７と誘電体膜８とこの誘電体膜８を介して下部電
極７に対向する上部電極（セルプレート）９とから構成
されている。図示の如く、キャパシタ６の下部電極７
は、ＢＰＳＧ膜、ＰＳＧ膜等からなる絶縁膜１０に形成
され、ＭＯＳトランジスタ５の各々の不純物拡散層２上
に形成されたコンタクト孔１０ａにおいてＭＯＳトラン
ジスタ５の一方の不純物拡散層２に接続している。この
ＭＯＳトランジスタ群５とこのキャパシタ群６からなる
メモリセルが図４に示すように複数個マトリクス状に配
置されている。図４にＬ₁〜Ｌ_nで示す各ライン上に有
るそれぞれのメモリセルを列方向メモリセル群と呼ぶこ
とにする。隣接する列方向メモリセル群では高密度化の
ために図の横方向の位置が互いにずれるように配置され
ている。また、この列方向メモリセル群の行方向に隣接
する各トランジスタのゲート電極４は、図４に示すよう
に互いに接続されてワード線３３を形成している。この
ワード線３３は、図２に示す行デコーダ３２に接続され
ている。

【００４８】また、本実施例においては、キャパシタ６
の上部電極９もコンタクト孔１０ａの中に入り込んで形
成されることにより、キャパシタの実効面積を増大させ
て、キャパシタ容量を増大させている。さらに、本実施
例では、キャパシタ６の上部電極９が配線１１と一体に
同一の膜で形成されている。

【００４９】本実施例において、誘電体膜群８は、比誘
電率が５０以上のチタン酸鉛からなる膜である。なお、
この誘電体膜群８の材料は、チタン酸鉛、チタン酸鉛・
ジルコニウム、チタン酸鉛・ジルコニウム・ランタン、
チタン酸ストロンチウム、チタン酸ストロンチウム・バ
リウム、酸化タンタル、酸化ビスマス、酸化イットリウ
ム、酸化ジルコニウム若しくはタングステンブロンズ、
チタン酸鉛・ジルコニウム・バリウム、又は、それらの
混合物で構成することができる。また、本実施例におい
て、誘電体膜８を酸化膜／窒化膜／酸化膜からなる三層
構造の誘電体膜を使用してもよい。

【００５０】また、本実施例において、配線１１、上部
電極９及び下部電極７の材料は、いずれも二酸化ルテニ
ウム（ＲｕＯ₂ ）である。なお、配線１１、上部電極９
及び下部電極７は、いずれも、二酸化ルテニウム、酸化
バナジウム若しくは酸化インジウム、又は、それらの混
合物で構成することができる。さらに、配線１１及び上
部電極９と下部電極７との一方又は両方とも不純物含有
の多結晶シリコンで構成されてもよい。

【００５１】図１の右図に示すように、複数個配置され
たビット配線群１８は、絶縁膜１０に形成されたコンタ
クト孔群１０ｂにおいて、ＭＯＳトランジスタ群５と同
時に形成された列選択用トランジスタ群１２の一方の不
純物拡散層群１３ａと接続されている。また、配線１
１、１８及び上部電極９の上には、層間絶縁膜１４、ゲ
ート電極群４の配線と絶縁膜に形成された不図示のコン
タクト孔群により各々接続された配線（ワード線）１
５、絶縁膜１６及び保護膜１７等が順次形成されてい
る。不純物拡散層群３は、ビット配線１８と接続されて
いる。

【００５２】図２は、本発明の第１実施例のＤＲＡＭの
等価回路図である。メモリセルアレイの各列を構成する
各メモリセルのキャパシタ６の上部電極９は、配線２１
を介して（１／２）Ｖ_CC電圧源３０（Ｖ_CC＝電源電圧）
に接続された配線１１に接続されている。（１／２）Ｖ
_CC電圧源３０には、配線２２及び列選択用トランジスタ
１２を介して列選択線であるビット配線１８が接続され
ており、ビット配線１８は、その列を構成する各メモリ
セルのトランスファゲートであるＭＯＳトランジスタ５
の他方の不純物拡散層３に接続されるとともに、センス
アンプ３１に接続されている。この構成により、配線１
１を通じて、各メモリセルのキャパシタ６の上部電極９
には、（１／２）Ｖ_CCの電圧が供給される。列選択用ト
ランジスタ１２のゲートは一対ごとに共通の配線２３を
介して図示しない領域の列デコーダに接続されている。
また、各メモリセルのゲート電極４は、メモリセルアレ
イの行選択線であるワード線３３に接続され、各ワード
線３３は行デコーダ３２に接続されている。

【００５３】図２に基づいて本実施例のＤＲＡＭの動作
を説明する。まず、メモリセルにデータを書き込む場合
は、データを書き込むべきメモリセルのアドレスを行デ
コーダ３２及び列デコーダにより指定する。そして、選
択されたビット配線１８に接続された列選択用トランジ
スタ１２をオンさせてこのビット配線１８を（１／２）
Ｖ_CCの電位にプリチャージする。しかる後、選択された
ビット配線１８に接続された列選択用トランジスタ１２
をオフにしてから、選択されたビット配線１８にセンス
アンプ３１を介して書き込むべきデータの種類（“０”
または“１”）に応じて０〔Ｖ〕またはＶ_CCの電位を印
加するとともに、選択されたワード線３３にはトランジ
スタ５をオンさせる高電位を印加する。この結果、選択
メモリセルのキャパシタ６には書き込むべきデータの種
類に応じた正負いずれかの電荷が下部電極７に蓄積され
る。このように、ビット配線１８を（１／２）Ｖ_CCの電
位にプリチャージすることによって、ビット配線１８に
０〔Ｖ〕およびＶ_CCのいずれの電位が印加されても迅速
にビット配線１８の電位変化が完了するので、書き込み
時間を短縮することができる。また、キャパシタ６の上
部電極９が（１／２）Ｖ_CCの電位にプリチャージされて
いるので、キャパシタ６の記憶状態にかかわらずキャパ
シタ６の誘電体膜８にかかる電界強度を小さくすること
ができ（±（１／２）Ｖ_CC）、この結果キャパシタ６の
耐圧強度を向上させることができる。

【００５４】次に、メモリセルからデータを読み出す場
合は、データを読み出すべきメモリセルのアドレスを行
デコーダ３２及び列デコーダにより指定する。そして、
選択されたビット配線１８に接続された列選択用トラン
ジスタ１２をオンさせてそのビット配線１８を（１／
２）Ｖ_CCの電位にプリチャージした後、その列選択用ト
ランジスタ１２をオフしてビット配線１８をフローティ
ング状態にする。しかる後、選択されたワード線３３に
トランジスタ５をオンさせる高電位を印加する。この結
果、選択されたワード線３３に接続されたメモリセルの
キャパシタ６に蓄積された電荷が読み出し信号として各
ビット配線１８を介してセンスアンプ３１に供給され
る。センスアンプではこの読み出し信号を感知して選択
メモリセルに書き込まれたデータ内容（“０”または
“１”）を判別する。この時も、読み出しの直前にビッ
ト配線１８を（１／２）Ｖ_CCの電位にプリチャージする
ことによって、ビット配線１８に０〔Ｖ〕およびＶ_CCの
いずれの電位が印加されても迅速にビット配線１８の電
位変化が完了するので、読み出し時間が短くなる。

【００５５】次に、本実施例のＤＲＡＭの製造方法につ
いて、図３および図３の（ｂ）、（ｄ）、（ｅ）の各工
程に対応した平面図である図４及び図５を参照して説明
する。

【００５６】まず、図３（ａ）に示すように、素子分離
領域５１を具備するシリコン基板１上において、左側
（メモリ素子形成領域）には不純物拡散層２、３及びゲ
ート電極４を有するＤＲＡＭメモリセル用のマトリクス
状に複数個配置されたＭＯＳトランジスタ群５、右側は
メモリ素子形成領域から素子分離領域５１を介して隔て
られた素子形成領域を示し、複数個のＭＯＳ構造を有す
る列選択用トランジスタ群１２を各々形成する。なお、
ゲート電極の下層及び列選択用トランジスタのゲート電
極下に形成されたゲート絶縁膜は図示省略している。

【００５７】次に、図３（ｂ）に示すように、半導体基
板１上全面にＢＰＳＧ膜１０を形成する。そして、平坦
化のための７００℃以上でのＢＰＳＧ膜１０のリフロー
処理を行った後、ＭＯＳトランジスタ群５の各々の不純
物拡散層２、３及び各々の列選択用トランジスタ１２の
両側に形成された不純物拡散層１３ａ、１３ｂに夫々達
するコンタクト孔１０ａ、１０ｂ、１０ｃ、１０ｄをＢ
ＰＳＧ膜１０に開孔する。そして、これらのコンタクト
孔１０ａ、１０ｂ、１０ｃ、１０ｄを通じてリン等のＮ
型不純物をシリコン基板１内にイオン注入した後、例え
ば８００〜９００℃の温度で熱処理を行い、不純物を活
性化する。なお、ＢＰＳＧ膜１０のコンタクト孔１０
ａ、１０ｂ、１０ｃ、１０ｄの孔開けは、孔を開ける領
域以外の領域をレジスト膜等によりＢＰＳＧ１０で覆っ
た後、ウェットエッチングによる等方性エッチングをＢ
ＰＳＧ１０にまず行い、次いで、ドライエッチングによ
る異方性エッチングを行う。

【００５８】図４（ａ）にこのときの平面図を示す。図
４（ａ）に示すコンタクト孔１０ｃは、トランジスタ群
５の各々のトランジスタの不純物拡散層３とビット配線
１８とを接続するために開孔したものであり、コンタク
ト孔群１０ｄは、トランジスタ群１２の各々のトランジ
スタの不純物拡散層１３ｂと配線２２とを接続するため
に開孔したものである。

【００５９】次に、図３（ｃ）に示すように、スパッタ
法により二酸化ルテニウムからなる膜を半導体基板１全
面に形成し、フォトレジスト５２を用いた微細加工によ
りこの二酸化ルテニウムの膜を選択的にエッチングし
て、コンタクト孔１０ａにおいて不純物拡散層２と接続
するキャパシタ６の下部電極７を形成する。このとき、
下部電極７がコンタクト孔１０ａの内面に沿ってコンタ
クト孔１０ａと実質的に同一形状となるように形成す
る。

【００６０】次に、図３（ｄ）に示すように、フォトレ
ジスト５２を除去した後、下部電極７の表面にチタン酸
鉛からなる誘電体膜８をスパッタ法により形成する。そ
の後、前記誘電体膜８を選択的に除去することにより、
コンタクト孔１０ａ領域のみに前記誘電体膜８を残存さ
せる。このとき、誘電体膜８がコンタクト孔１０ａに沿
って且つコンタクト孔１０ａと実質的に同一形状となる
ように形成する。

【００６１】図４（ｂ）にこのときの平面図を示す。図
４（ｂ）からも明らかなように、各々のＭＯＳトランジ
スタの下部電極７と誘電体膜８とは同一形状に形成され
る。

【００６２】次に、図３（ｅ）に示すように、前記誘電
体膜８を選択的にエッチングする際に使用したマスクを
除去した後、その右側の列選択用トランジスタ１２の部
分と左側のコンタクト孔１０ｃ部分を含む半導体基板１
全面にスパッタ法により二酸化ルテニウムからなる膜を
形成し、これを微細加工技術によりパターニングして、
誘電体膜８を介して下部電極７に対向する上部電極９及
び配線１１と、コンタクト孔１０ｂ、１０ｃにおいてト
ランジスタ１２の一方の不純物拡散層１３ａと接続され
るとともに、ＭＯＳトランジスタ５の不純物拡散層３に
接続されたビット配線１８と、トランジスタ１２の他方
の不純物拡散層１３ｂと接続された配線２２とを夫々形
成する。これによって、キャパシタ６の上部電極９と配
線１１、１８、２２が同時に形成される。図３（ｅ）に
示す縦断面図は、図５のＡ−Ａ線に沿った断面図であ
る。

【００６３】図５にこのときの平面図を示す。図５から
も明らかなように、トランジスタ群５の不純物拡散層群
３はコンタクト孔群１０ｃを介してビット配線群１８と
接続され、このビット配線１８は列選択用トランジスタ
１２の不純物拡散層１３ａとコンタクト孔１０ｂを介し
て接続される。そして、列選択用トランジスタ１２の不
純物拡散層の他方はコンタクト孔１０ｄにおいて配線２
２と接続される。なお、一対の列選択用トランジスタ１
２に共通のゲート電極は、その上の絶縁膜１４に形成さ
れるコンタクト孔２３ａにおいて配線２３と接続され
る。

【００６４】隣接する２つの列方向メモリセル群（例え
ば図５でＷ₁、Ｗ₂で示す１ラインに並ぶメモリセル）
においては、同一の導電領域５６によって夫々の列方向
メモリセル群のキャパシタ上部電極９とその接続配線１
１を形成している。言い換えると２つの列方向メモリセ
ル群で１つの導電領域を共有している。そして、この導
電領域５６を挟むようにビット配線領域５４、５５が絶
縁領域５７によって電気的に分離されて同一絶縁膜１０
上に形成される。そして、列選択用トランジスタ１２の
不純物拡散層１３ｂの他方はコンタクト孔１０ｄにおい
て配線２２と接続される。なお、一対の列選択用トラン
ジスタ１２に共通のゲート電極は、その上の絶縁膜１４
に形成されるコンタクト孔２３ａにおいて配線２３と接
続される。また、キャパシタ６の上部電極９と一体に形
成された配線１１は、その上の絶縁膜１４に形成される
コンタクト孔１１ａを介して（１／２）Ｖ_CC電圧源３０
に接続された配線２１に接続される。

【００６５】次に、図３（ｆ）に示すように、ＢＰＳＧ
膜、ＰＳＧ膜等からなる層間絶縁膜１４を全面に形成す
る。しかる後、ゲート配線群１５、絶縁膜１６及び保護
膜１７等を順次形成し、図１に示したＤＲＡＭメモリセ
ルが形成される。ゲート電極群は、図５に示すゲート電
極群４の配線群の端部５８において層間絶縁膜１４に形
成されたコンタクト孔群（図示せず）を介して接続され
ている。

【００６６】次に、本発明の第２実施例を図６を参照し
て説明する。尚、図６において、図１と対応する部材に
は、図１で用いたものと同一の符号を付して説明する。
本発明の第２実施例は、キャパシタ下部電極７がコンタ
クト孔１０ａをほぼ埋め込むように形成し、本発明の第
１実施例に対し平坦性を高めた実施例である。それ以外
は、第１実施例の製造工程と同じである。

【００６７】図６は、本発明の第２実施例によるＤＲＡ
Ｍの部分断面図である。図６において、左側にＤＲＡＭ
のメモリセル部分、右側にメモリセルのアドレス指定用
（列選択用）トランジスタの部分を夫々示す。

【００６８】図６の左図に示すように、Ｐ型シリコン基
板１上に、図示省略したゲート酸化膜を介してゲート電
極群４が形成され、このゲート電極群４の両側の基板１
内に例えばリン等のＮ型不純物が導入されて、ソース／
ドレイン領域となる一対の不純物拡散層２、３が夫々形
成されている。これにより、ＭＯＳトランジスタ５が構
成されている。

【００６９】ＭＯＳトランジスタ群５とともにＤＲＡＭ
メモリセルを構成するスタック型のキャパシタ６は、Ｍ
ＯＳトランジスタ群５のそれぞれのＭＯＳトランジスタ
の一方の不純物拡散層２に接続された下部電極７と誘電
体膜８とこの誘電体膜８を介して下部電極７に対向する
上部電極９とから構成されている。図示の如く、キャパ
シタ６の下部電極７は、ＢＰＳＧ膜、ＰＳＧ膜等からな
る絶縁膜１０に形成されたコンタクト孔１０ａにおいて
ＭＯＳトランジスタ５の一方の不純物拡散層２に接続し
ている。そして、本実施例においては、キャパシタ６の
下部電極７がコンタクト孔１０ａをほぼ完全に埋め込む
ように形成されており、誘電体膜８及び上部電極９が夫
々実質的に平坦に形成されている。そして、これによ
り、上部電極９及びこの上部電極９と同一の膜で一体に
形成された配線１１の段切れ等をほぼ完全に防止するこ
とができ、配線の信頼性が向上する。

【００７０】図６の右図に示すように、ビット配線１８
は、絶縁膜１０に形成されたコンタクト孔１０ｂにおい
て、列選択用トランジスタ１２の一方の不純物拡散層１
３ａと接続している。また、配線２２は、絶縁膜１０に
形成されたコンタクト孔１０ｄにおいて、列選択用トラ
ンジスタ１２の他方の不純物拡散層１３ｂに接続されて
いる。また、配線１１、１８、２２及び上部電極９上に
は、層間絶縁膜１４、ゲート配線１５、絶縁膜１６及び
保護膜１７等が順次形成されている。

【００７１】本実施例において、誘電体膜８、配線１
１、１８、上部電極９及び下部電極７の材料に関して
は、第１実施例と全く同様である。また、製造方法も第
１実施例とほぼ同様でよい。

【００７２】本発明の第３実施例のＤＲＡＭの製造方法
について、図７、図８を用いて説明する。また、第１実
施例で使用した図４、図５を本実施例の説明に流用す
る。

【００７３】まず、図７（ａ）に示すように、シリコン
基板１上において、左側（素子形成領域）には不純物拡
散層２、３及びゲート電極４を有するＤＲＡＭメモリセ
ル用のマトリクス状に複数個配置されたＭＯＳトランジ
スタ群５、右側は複数個のＭＯＳ構造を有する列選択用
トランジスタ群１２を各々形成する。なお、ゲート電極
の下層及び列選択用トランジスタのゲート電極４下に形
成されたゲート絶縁膜は図示省略している。

【００７４】次に、図７（ｂ）に示すように、半導体基
板１上全面にＢＰＳＧ膜１０を形成する。そして、平坦
化のための７００℃以上でのＢＰＳＧ膜１０のリフロー
処理を行った後、ＭＯＳトランジスタ群５の各々のＭＯ
Ｓトランジスタの不純物拡散層２、３及び各々の列選択
用トランジスタ１２の各々のＭＯＳトランジスタの両側
に形成された不純物拡散層１３ａ、１３ｂに夫々達する
コンタクト孔１０ａ、１０ｂ、１０ｃ、１０ｄをＢＰＳ
Ｇ膜１０に開孔する。そして、これらのコンタクト孔１
０ａ、１０ｂ、１０ｃ、１０ｄを通じてリン等のＮ型不
純物をシリコン基板１内にイオン注入した後、例えば８
００〜９００℃の温度で熱処理を行い、不純物を活性化
する。なお、ＢＰＳＧ膜１０のコンタクト孔１０ａ、１
０ｂ、１０ｃ、１０ｄの孔開けは、孔を開ける領域以外
の領域をレジスト膜等によりＢＰＳＧ１０で覆った後、
ウェットエッチングによる等方性エッチングをＢＰＳＧ
１０にまず行い、次いで、ドライエッチングによる異方
性エッチングを行う。

【００７５】図４（ａ）にこのときの平面図を示す。図
４（ａ）に示すＭＯＳトランジスタ群５の各々のトラン
ジスタの不純物拡散層２に到達するコンタクト孔群１０
ｃは、トランジスタ群５の各々のトランジスタの不純物
拡散層３とビット配線１８とを接続するために開孔した
ものであり、コンタクト孔群１０ｄは、トランジスタ群
１２の各々のトランジスタの不純物拡散層１３ｂと配線
２２とを接続するために開孔したものである。

【００７６】次に、図７（ｃ）に示すように、スパッタ
法により第１の二酸化ルテニウムからなる膜７を半導体
基板１全面に形成し、コンタクト孔群１０ａ、１０ｂ、
１０ｃ、１０ｄにおいて不純物拡散層２、３、１３ａ、
１３ｂと接続する第１の二酸化ルテニウム膜７を形成す
る。このとき、第１の二酸化ルテニウム膜７がコンタク
ト孔１０ａ、１０ｂ、１０ｃ、１０ｄの内面に沿ってコ
ンタクト孔１０ａ、１０ｂ、１０ｃ、１０ｄと実質的に
同一形状となるように形成する。その後、フォトリソグ
ラフィ技術の微細加工によりパターニングすることによ
り、列選択用トランジスタ上の第１の二酸化ルテニウム
膜７を除去する。すると、図５の点線枠５３内に示す様
に二酸化ルテニウム膜７は、配線１８と配線２２の様な
パターン形成ができる。

【００７７】次に、図７（ｄ）に示すように、第１の二
酸化ルテニウム膜７の表面にチタン酸鉛からなる誘電体
膜８をスパッタ法により形成する。このとき、誘電体膜
８がコンタクト孔１０ａに沿って且つコンタクト孔１０
ａと実質的に同一形状となるように形成する。その後、
複数個のトランジスタ５の各々の一方の不純物拡散層２
に到達するコンタクト孔群１０ａの領域に適当なマスク
となるレジスト膜５２を選択的に形成し、レジスト膜５
２をマスクにしてコンタクト孔群１０ａ領域以外の誘電
体膜８をエッチング法により除去する。するとコンタク
ト孔群１０ｂ、１０ｃ、１０ｄに形成された誘電体膜８
は完全に除去される。

【００７８】次に、図７（ｅ）に示すように、レジスト
膜５２を除去した後、右側の列選択用トランジスタ１２
の部分と左側のコンタクト孔１０ｃ部分を含む半導体基
板１全面にスパッタ法により第２の二酸化ルテニウムか
らなる膜９を形成した後、微細加工技術によりパターニ
ングして、誘電体膜８を介して下部電極となる第１の二
酸化ルテニウム膜７に対向する上部電極となる第２の二
酸化ルテニウム膜９及びその配線１１と、コンタクト孔
１０ｂ、１０ｃにおいてトランジスタ群１２の各々のト
ランジスタの一方の不純物拡散層１３ａとＭＯＳトラン
ジスタ群５の各々の不純物拡散層３とに接続されて形成
され、絶縁膜１０上に延びるビット配線１８となる第１
の二酸化ルテニウム膜７及びこの第１の二酸化ルテニウ
ム膜７上に形成された第２の二酸化ルテニウム膜９と、
トランジスタ群１２の各々のトランジスタの他方の不純
物拡散層１３ｂと接続された配線２２となる第１の二酸
化ルテニウム膜７及びこの第１の二酸化ルテニウム膜７
上に形成された第２の二酸化ルテニウム膜９とを夫々形
成する。これによって、キャパシタ６の上部電極群９と
配線群１１、１８、２２とが同時に形成される。図７
（ｅ）に示す縦断面図は、図５のＡ−Ａ線に沿った断面
図である。

【００７９】図５にこのときの平面図を示す。図５から
も明らかなように、トランジスタ群５の不純物拡散層群
３はコンタクト孔群１０ｃを介してビット配線群１８と
接続され、このビット配線１８は列選択用トランジスタ
１２の不純物拡散層１３ａとコンタクト孔１０ｂを介し
て接続される。隣接する２つの列方向メモリセル群（例
えば図５でＷ₁、Ｗ₂で示す１ラインに並ぶメモリセ
ル）においては、同一の導電領域５６によって夫々の列
方向メモリセル群のキャパシタ上部電極９とその接続配
線１１を形成している。言い換えると２つの列方向メモ
リセル群で１つの導電領域を共有している。そして、こ
の導電領域５６を挟むようにビット配線領域５４、５５
が絶縁領域５７によって電気的に分離されて同一絶縁膜
１４上に形成される。そして、列選択用トランジスタ１
２の不純物拡散層１３ｂの他方はコンタクト孔１０ｄに
おいて配線２２と接続される。なお、一対の列選択用ト
ランジスタ１２に共通のゲート電極は、その上の絶縁膜
１４に形成されるコンタクト孔２３ａにおいて配線２３
と接続される。また、キャパシタ６の上部電極９と一体
に形成された配線１１は、その上の絶縁膜１４に形成さ
れるコンタクト孔１１ａを介して（１／２）Ｖ_CC電圧源
３０に接続された配線２１に接続される。

【００８０】次に、図７（ｆ）に示すように、ＢＰＳＧ
膜、ＰＳＧ膜等からなる層間絶縁膜１４を全面に形成す
る。しかる後、ゲート配線群１５、絶縁膜１６及び保護
膜１７等を順次形成し、図８に示したＤＲＡＭメモリセ
ルが形成される。ゲート配線群１５は、図５に示すゲー
ト電極群４の配線群の各々の端部５８において層間絶縁
膜１４に形成されたコンタクト孔群（図示せず）を介し
て接続されている。

【００８１】なお、図７（ｃ）の工程において、第１の
二酸化ルテニウム膜７を配線１８、２２のパターン形成
に加工したが、図７（ｅ）の工程で一括して第１の二酸
化ルテニウム膜７を含めてパターン形成してもよい。

【００８２】以上説明した本実施例においては、マトリ
クス状に配置された複数個のキャパシタ群６のキャパシ
タ上部電極群９及びその配線群１１とが同一導電層で互
いに一体に形成されるとともに、絶縁膜１１上に延びて
形成される前記キャパシタ電極９群及びその配線群１１
と同一な平面上で、列選択用配線１８を形成することが
できるため、半導体記憶装置の配線形成の製造工程数を
減らすことが可能となる。

【００８３】また、メモリセルアレイの各列を構成する
メモリセルのキャパシタ６の上部電極９と配線１１とが
同一の導電膜で互いに一体に形成されているので、それ
らの間をコンタクト構造で接続する必要がない。従っ
て、そのコンタクト構造の分だけ絶縁膜１０の膜厚を従
来よりも小さくでき、配線１１を従来よりも低い位置に
形成することができる。この結果、配線１１と同じ高さ
に形成されるビット配線１８と列選択用トランジスタ１
２の不純物拡散層１３ａとを接続するコンタクト孔１０
ｂのアスペクト比を小さくすることができるので、コン
タクト孔１０ｂにおける配線１１のカバレージが向上
し、配線接続の信頼性を高めることができる。

【００８４】また、ＢＰＳＧ膜等の絶縁膜１０のリフロ
ー処理及びコンタクト孔１０ａ、１０ｂを通したコンタ
クトインプラの活性化処理のような７００℃以上の高温
での熱処理を、キャパシタ６を形成する前に行うことが
できるので、キャパシタ６の誘電体膜８としてチタン酸
塩等の誘電率５０以上の高誘電体材料を用い、また、キ
ャパシタ６の電極材料として二酸化ルテニウム等の導電
性酸化物を用いても、誘電体膜８と上部電極９及び下部
電極７との間、下部電極７とシリコン基板１との間、さ
らには、上部電極９と同じ材料で形成したビット配線１
８とシリコン基板１との間で相互拡散を生じることがな
くなる。従って、これらの材料を用いることにより、キ
ャパシタ６の容量を増大させることが可能となり、キャ
パシタ容量を確保した上で、従来よりも一層微細化され
たＤＲＡＭメモリセルを形成することが可能となる。

【００８５】

【００８６】また、本発明によると、絶縁膜のリフロー
処理や不純物の活性化処理等の高温の熱処理を、各メモ
リセルのキャパシタを形成する前に行うことができるの
で、キャパシタの誘電体膜として高誘電率を有する材料
を用いることが可能となり、その結果、メモリセルのキ
ャパシタ容量を大きくすることができるので、相対的に
メモリセル面積を小さくでき、半導体記憶装置の微細化
及び高集積化が達成できる。

【００８７】また、本発明によると、キャパシタの上部
電極とその配線とを同時に形成することができるので、
製造工程を簡略化することができる。

Claims

【特許請求の範囲】

【請求項１】トランジスタとキャパシタからなる複数
個のメモリセルがマトリクス状に配置され、列方向選択
線及び行方向選択線により前記メモリセルの１つを選択
可能な半導体記憶装置において、前記メモリセルを構成する前記トランジスタが絶縁膜で
覆われており、互いに隣接して列方向に延びるとともに行方向に互いに
電気的に分離された第１、第２の導電領域からなる導電
領域対が、前記絶縁膜上に配置されており、前記第１の導電領域は、前記絶縁膜に設けられたコンタ
クト孔を介して、列方向に隣接する複数の前記メモリセ
ルの各トランジスタの一方の拡散領域に接続され、前記第２の導電領域下には、前記トランジスタの他方の
拡散領域に接続された前記キャパシタの下部電極とこの
下部電極に対向する誘電体膜とが形成され、前記第２の導電領域は、電源ラインに接続され、前記第１の導電領域は、前記列方向選択線に接続されて
いることを特徴とする半導体記憶装置。
【請求項２】行方向に隣接する複数の前記メモリセル
の各トランジスタのゲート電極は、互いに接続されてい
るとともに、前記行方向選択線に接続されていることを
特徴とする請求項１に記載の半導体記憶装置。
【請求項３】列方向に隣接する２つの前記導電領域対
が、前記第２の導電領域を共有していることを特徴とす
る請求項１に記載の半導体記憶装置。
【請求項４】第１の素子形成領域に形成されたＤＲＡ
Ｍメモリセル用の第１の電界効果型トランジスタ群と、第２の素子形成領域に形成された列選択用の第２の電界
効果型トランジスタ群と、前記第１、第２の素子形成領域に形成され、且つ、前記
第１、第２の電界効果型トランジスタ群を覆う層間絶縁
膜と、前記層間絶縁膜に形成された第１のコンタクト孔群を介
して、前記第１の電界効果型トランジスタ群の各々のト
ランジスタの一方の不純物拡散層と電気的に接続された
キャパシタ下部電極群と、前記キャパシタ下部電極の上にそれぞれ形成された誘電
体膜群と、前記誘電体膜を介して前記キャパシタ下部電極と対向す
るキャパシタ上部電極と、前記層間絶縁膜上に形成され、列方向に並ぶ複数の前記
キャパシタ上部電極を結ぶ配線層と、前記層間絶縁膜上に形成され、前記層間絶縁膜に形成さ
れた第２のコンタクト孔群を介して、列方向に並ぶ複数
の前記第１の電界効果型トランジスタ群の各々のトラン
ジスタの他方の不純物拡散層と電気的に接続された列選
択用配線とを備えており、前記配線層と前記列選択用配線は、同一レベル層上に電
気的に絶縁されて形成されていることを特徴とする半導
体記憶装置。
【請求項５】前記列選択用配線群は、前記キャパシタ
上部電極を構成する導電膜と前記キャパシタ下部電極を
構成する導電膜との２層からなることを特徴とする請求
項４に記載の半導体記憶装置。
【請求項６】前記列選択用配線群の各々は、前記層間
絶縁膜上に延びて形成されているとともに、前記層間絶
縁膜に形成された第３のコンタクト孔群を介して前記第
２の電界効果型トランジスタ群の各々のトランジスタの
一方の不純物拡散層と電気的に接続されていることを特
徴とする請求項４または５に記載の半導体記憶装置。
【請求項７】前記配線層は、前記層間絶縁膜に形成さ
れた第４のコンタクト孔群を介して前記第２の電界効果
型トランジスタ群の各々のトランジスタの他方の不純物
拡散層と電気的に接続された導電膜、前記列選択用配線
及び前記キャパシタ上部電極と前記層間絶縁膜上におい
て同一高さの平面上に形成されていることを特徴とする
請求項６に記載の半導体記憶装置。
【請求項８】トランジスタとキャパシタからなる複数
個のメモリセルがマトリクス状に配置された半導体記憶
装置において、前記キャパシタは、前記トランジスタの一方の拡散領域
に接続されたキャパシタ下部電極と前記キャパシタ下部
電極上に形成された誘電体膜とを備え、前記トランジスタ上の絶縁膜上の同一平面内に、（１）列方向に隣接する複数の前記メモリセルの前記キ
ャパシタ下部電極上を前記誘電体膜を隔てて覆うことに
より前記上部電極を構成するとともに、列方向に延びて
前記上部電極間を接続する配線を構成する第１の導電領
域と、（２）列方向に隣接する複数の前記メモリセルの各トラ
ンジスタの他方の拡散領域と前記絶縁膜に設けられたコ
ンタクト孔を介して接続されているとともに、前記絶縁
膜上において前記第１の導電領域と絶縁領域を隔てて配
置された列方向選択線用の導電層を構成する第２の導電
領域と、の２種類の導電領域が形成されていることを特徴とする
半導体記憶装置。
【請求項９】前記第１の導電領域は、行方向に隣接す
る２つの列方向メモリセル群に共有されていることを特
徴とする請求項８に記載の半導体記憶装置。
【請求項１０】トランジスタとキャパシタからなる複
数個のメモリセルがマトリクス状に配置され、列方向選
択線及び行方向選択線により前記メモリセルの１つを選
択可能な半導体記憶装置において、前記キャパシタは、前記トランジスタの一方の拡散領域
に接続されたキャパシタ下部電極と前記キャパシタ下部
電極上に形成された誘電体膜とを備え、前記トランジスタ上の絶縁膜上に行方向に分割されて形
成された複数の導電配線であって、各前記導電配線の一
部が前記誘電体膜を介して前記下部電極と対向する第１
の導電層と、前記絶縁膜上において、前記複数の第１の導電層の間に
配置され、前記トランジスタの他方の拡散領域に接続さ
れ、行方向に分割された複数の前記列方向選択線を構成
する導電層であって、前記第１の導電層と同一平面上に
形成された第２の導電層とを具備することを特徴とする
半導体記憶装置。
【請求項１１】行方向に隣接する２つの前記第２の導
電層で前記第１の導電層の１つを挟むように配置されて
いることを特徴とする請求項１０に記載の半導体記憶装
置。
【請求項１２】前記誘電体膜が、チタン酸鉛、チタン
酸鉛・ジルコニウム、チタン酸鉛・ジルコニウム・ラン
タン、チタン酸ストロンチウム、チタン酸ストロンチウ
ム・バリウム、酸化タンタル、酸化ビスマス、酸化イッ
トリウム、酸化ジルコニウム及びタングステンブロンズ
からなる群より選ばれた少なくとも１種から構成されて
いることを特徴とする請求項１〜１１のいずれか１項に
記載の半導体記憶装置。
【請求項１３】前記導電領域対の前記第１、第２の導
電領域が、二酸化ルテニウム、酸化バナジウム及び酸化
インジウムからなる群より選ばれた少なくとも１種から
構成されていることを特徴とする請求項１に記載の半導
体記憶装置。
【請求項１４】前記キャパシタ上部電極及び前記配線
層と前記キャパシタ下部電極の少なくとも一方が、二酸
化ルテニウム、酸化バナジウム及び酸化インジウムから
なる群より選ばれた少なくとも１種から構成されている
ことを特徴とする請求項４に記載の半導体記憶装置。
【請求項１５】前記キャパシタ上部電極及び前記配線
と前記キャパシタ下部電極と前記列方向選択線用の導電
層の少なくともいずれか一つが、二酸化ルテニウム、酸
化バナジウム及び酸化インジウムからなる群より選ばれ
た少なくとも１種から構成されていることを特徴とする
請求項８に記載の半導体記憶装置。
【請求項１６】前記第１の導電層と前記第２の導電層
と前記キャパシタ下部電極の少なくともいずれか一つ
が、二酸化ルテニウム、酸化バナジウム及び酸化インジ
ウムからなる群より選ばれた少なくとも１種から構成さ
れていることを特徴とする請求項１０に記載の半導体記
憶装置。
【請求項１７】半導体基板に、各メモリセルのトラン
スファゲートとなる第１のＭＯＳトランジスタのゲート
絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の両側にソース及びドレインとなる不純
物拡散層を夫々形成する工程と、前記半導体基板上に全面に絶縁膜を形成する工程と、前記絶縁膜に、前記第１のＭＯＳトランジスタの前記不
純物拡散層の一方及び他方に達する第１、第２のコンタ
クト孔を形成する工程と、前記第１のコンタクト孔を介して前記第１のＭＯＳトラ
ンジスタの前記一方の前記不純物拡散層に接続するキャ
パシタ下部電極となる第１の導電膜を形成する工程と、前記第１の導電膜の上に誘電体膜を形成する工程と、前記絶縁膜上及び前記誘電体膜上を覆う第２の導電膜を
形成する工程と、前記第２の導電膜の少なくとも一部が前記誘電体膜を介
して前記第１の導電膜と対向するように前記第１の導電
膜と前記誘電体膜と前記第２の導電膜とをパターニング
し、前記第１の導電膜からなるキャパシタ下部電極、前
記第２の導電膜からなるキャパシタ上部電極及びその配
線層を形成するとともに、前記第２のコンタクト孔を介
して前記第１のＭＯＳトランジスタの前記他方の不純物
拡散層に接続されるように前記第２の導電膜をパターニ
ングし、前記第２の導電膜からなる列選択配線層を形成
することによって、前記キャパシタ上部電極及び前記キ
ャパシタ下部電極と前記列選択配線層とを電気的に絶縁
させる工程とを有することを特徴とする半導体記憶装置
の製造方法。
【請求項１８】半導体基板に、各メモリセルのトラン
スファゲートとなる第１のＭＯＳトランジスタ、及び前
記メモリセルがマトリクス状に配列されたメモリセルア
レイの列選択用トランジスタとなる第２のＭＯＳトラン
ジスタのゲート絶縁膜、ゲート電極並びにソース及びド
レインとなる不純物拡散層を夫々形成する第１の工程
と、前記半導体基板上に全面に絶縁膜を形成する第２の工程
と、前記絶縁膜に、前記第１のＭＯＳトランジスタの前記不
純物拡散層の一方及び他方に達する第１、第２のコンタ
クト孔を形成するとともに、前記第２のＭＯＳトランジ
スタの前記不純物拡散層の一方及び他方に達する第３、
第４のコンタクト孔を形成する第３の工程と、前記第１のコンタクト孔において前記第１のＭＯＳトラ
ンジスタの前記一方の前記不純物拡散層に接続するキャ
パシタ下部電極となる第１の導電膜をパターン形成する
第４の工程と、前記第１の導電膜の上に誘電体膜を形成する第５の工程
と、前記絶縁膜上及び前記誘電体膜上に第２の導電膜を形成
する第６の工程と、前記誘電体膜を介して前記第１の導電膜に対向するよう
に前記第２の導電膜をパターニングし、前記第２の導電
膜からなるキャパシタ上部電極を形成するとともに、前
記第３のコンタクト孔を介して前記第２のＭＯＳトラン
ジスタの前記一方の不純物拡散層に接続され且つ前記第
２のコンタクト孔を介して前記第１のＭＯＳトランジス
タの前記他方の不純物拡散層に接続されるように前記第
２の導電膜をパターニングし、前記第２の導電膜からな
る列選択配線層を形成する第７の工程とを有することを
特徴とする半導体記憶装置の製造方法。
【請求項１９】前記第７の工程が、前記第４のコンタ
クト孔を介して前記第２のＭＯＳトランジスタの前記他
方の不純物拡散層に接続されるように前記第２の導電膜
をパターニングする工程を有することを特徴とする請求
項１８に記載の半導体記憶装置の製造方法。
【請求項２０】半導体基板に、各メモリセルのトラン
スファゲートとなる第１のＭＯＳトランジスタのゲート
絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の両側にソース及びドレインとなる不純
物拡散層を夫々形成する工程と、前記半導体基板上に全面に絶縁膜を形成する工程と、前記絶縁膜に、前記第１のＭＯＳトランジスタの前記不
純物拡散層の一方及び他方に達する第１、第２のコンタ
クト孔を形成する工程と、前記第１のコンタクト孔を介して前記第１のＭＯＳトラ
ンジスタの前記一方の前記不純物拡散層に接続する第１
の導電膜を、前記絶縁膜上に形成する工程と、前記第１の導電膜の上に誘電体膜を形成する工程と、前記誘電体膜を選択的に除去して、前記第１のコンタク
ト孔領域のみに前記誘電体膜を残存させる工程と、前記第１の導電膜上及び前記誘電体膜上に第２の導電膜
を形成する工程と、前記第２の導電膜が前記誘電体膜を介して前記第１の導
電膜と対向するように前記第１の導電膜と前記誘電体膜
と前記第２の導電膜とをパターニングし、前記第１の導
電膜からなるキャパシタ下部電極及び前記第２の導電膜
からなるキャパシタ上部電極を形成するとともに、前記
第２のコンタクト孔を介して前記第１のＭＯＳトランジ
スタの前記他方の不純物拡散層に接続されるように前記
第１の導電膜及び前記第１の導電膜上に形成された前記
第２の導電膜をパターニングし、前記第１、第２の導電
膜からなる列選択配線層を形成する工程とを有すること
を特徴とする半導体記憶装置の製造方法。
【請求項２１】半導体基板に、各メモリセルのトラン
スファゲートとなる第１のＭＯＳトランジスタ、及び前
記メモリセルがマトリクス状に配列されたメモリセルア
レイの列選択用トランジスタとなる第２のＭＯＳトラン
ジスタのゲート絶縁膜、ゲート電極並びにソース及びド
レインとなる不純物拡散層を夫々形成する工程と、前記半導体基板上の全面に絶縁膜を形成する工程と、前記絶縁膜に、前記第１のＭＯＳトランジスタの前記不
純物拡散層の一方及び他方に達する第１、第２のコンタ
クト孔を形成するとともに、前記第２のＭＯＳトランジ
スタの前記不純物拡散層の一方及び他方に達する第３、
第４のコンタクト孔を形成する工程と、前記第１、第２、第３、第４のコンタクト孔において前
記第１、第２のＭＯＳトランジスタの前記不純物拡散層
と接続される第１の導電膜を形成する工程と、前記第１の導電膜の上に誘電体膜を形成する工程と、前記誘電体膜を選択的に除去して、前記第１のコンタク
ト孔領域のみに前記誘電体膜を残存させる工程と、前記第１の導電膜上及び前記誘電体膜上に第２の導電膜
を形成する工程と、前記第２の導電膜が前記誘電体膜を介して前記第１の導
電膜と対向するように前記第１の導電膜と前記誘電体膜
と前記第２の導電膜とをパターニングし、前記第１の導
電膜からなるキャパシタ下部電極及び前記第２の導電膜
からなるキャパシタ上部電極を形成するとともに、前記
第３のコンタクト孔を介して前記第２のＭＯＳトランジ
スタの前記一方の不純物拡散層に接続され且つ前記第２
のコンタクト孔を介して前記第１のＭＯＳトランジスタ
の前記他方の不純物拡散層に接続されるように前記第１
の導電膜及び前記第１の導電膜上に形成された前記第２
の導電膜をパターニングし、前記キャパシタ下部電極及
び前記キャパシタ上部電極とは電気的に絶縁された前記
第１、第２の導電膜からなる列選択配線層を形成する工
程とを有することを特徴とする半導体記憶装置の製造方
法。
【請求項２２】半導体基板に、各メモリセルのトラン
スファゲートとなる第１のＭＯＳトランジスタのゲート
絶縁膜、ゲート電極並びにソース及びドレインとなる不
純物拡散層を夫々形成する工程と、前記半導体基板上の全面に絶縁膜を形成する工程と、前記絶縁膜に、前記第１のＭＯＳトランジスタの前記不
純物拡散層の一方に達する第１のコンタクト孔を形成す
る工程と、前記第１のコンタクト孔において前記第１のＭＯＳトラ
ンジスタの前記不純物拡散層の前記一方と接続するキャ
パシタ下部電極となる第１の導電膜をパターン形成する
工程と、前記第１の導電膜の上に高誘電体膜を形成する工程と、前記高誘電体膜を介して前記第１の導電膜に対向すると
ともに、前記メモリセルがマトリクス状に配列されたメ
モリセルアレイの各列を構成する前記メモリセルごとに
第１の定電圧源及びセンスアンプに接続される第２の導
電膜をパターン形成する工程とを有することを特徴とす
る半導体記憶装置の製造方法。
【請求項２３】半導体基板に、各メモリセルのトラン
スファゲートとなる第１のＭＯＳトランジスタと前記メ
モリセルがマトリクス状に配列されたメモリセルアレイ
の列選択用トランジスタとなる第２のＭＯＳトランジス
タのゲート絶縁膜、ゲート電極並びにソース及びドレイ
ンとなる不純物拡散層を夫々形成する工程と、前記半導体基板上の全面に絶縁膜を形成する工程と、前記絶縁膜に、前記第１のＭＯＳトランジスタの前記不
純物拡散層の一方に達する第１のコンタクト孔を形成す
るとともに、前記第２のＭＯＳトランジスタの前記不純
物拡散層の一方に達する第２のコンタクト孔を形成する
工程と、前記第１のコンタクト孔において前記第１のＭＯＳトラ
ンジスタの前記不純物拡散層の前記一方と接続するキャ
パシタ下部電極となる第１の導電膜をパターン形成する
工程と、前記第１の導電膜の上に高誘電体膜を形成する工程と、前記高誘電体膜を介して前記第１の導電膜に対向し且つ
前記メモリセルアレイの各列を構成する前記メモリセル
ごとに第１の定電圧源に接続される第２の導電膜、及
び、前記第２の導電膜と同じ膜から前記第２の導電膜と
は電気的に絶縁したパターンに形成され且つ前記第２の
コンタクト孔において前記第２のＭＯＳトランジスタの
前記不純物拡散層の前記一方に接続される第３の導電膜
を夫々形成する工程とを有することを特徴とする半導体
記憶装置の製造方法。
【請求項２４】前記絶縁膜を形成した後、この絶縁膜
をリフローする工程を更に有することを特徴とする請求
項１７に記載の半導体記憶装置の製造方法。
【請求項２５】前記誘電体膜として、チタン酸鉛、チ
タン酸鉛・ジルコニウム、チタン酸鉛・ジルコニウム・
ランタン、チタン酸ストロンチウム、チタン酸ストロン
チウム・バリウム、酸化タンタル、酸化ビスマス、酸化
イットリウム、酸化ジルコニウム及びタングステンブロ
ンズからなる群より選ばれた少なくとも１種から構成さ
れた膜を用いることを特徴とする請求項１７に記載の半
導体記憶装置の製造方法。
【請求項２６】前記第１の導電膜及び前記第２の導電
膜の少なくとも一方の導電膜として、二酸化ルテニウ
ム、酸化バナジウム及び酸化インジウムからなる群より
選ばれた少なくとも１種から構成された膜を用いること
を特徴とする請求項１７に記載の半導体記憶装置の製造
方法。