KR100447823B1 - 반도체 장치 - Google Patents
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Abstract
반도체 장치는 반도체 기판 상에 절연층을 사이에 끼우고 순서대로 형성된 제 1의 전극 및 제 2의 전극을 포함한다. 상기 제 2의 전극을 상기 제 2의 전극 위쪽에 형성된 배선층에 연결하기 위해 콘택트 홀이 마련되고, 상기 콘택트홀은 상기 제 1의 전극의 메인 영역으로부터 분리되어 형성된 상기 제 1의 전극의 분리 영역 위쪽의 위치에 형성된다.
Description
발명의 배경
발명의 분야
본 발명은 반도체 장치에 관한 것으로, 특히, 서로 중첩된 상층 및 하층을 포함하는 전극 구조, 및 상기 전극 구조에서의 콘택트홀 구조에 관한 것이다.
관련 기술의 설명
최근, 반도체 장치의 다기능화에 수반하여 고정밀도이고 고밀도의 메모리 회로, 논리 회로 또는 아날로그 회로를 반도체 칩에 집적하는 혼재 디바이스가 필요하게 되고 있다. 그래서, 예를 들면, 이러한 혼재 디바이스의 아날로그 회로를 구성하는 커패시터 소자의 고정밀화 및 고밀도화가 필요하게 된다. 또한, 예를 들면, EEPR0M 또는 플래시 메모리와 같은 불휘발성 반도체 메모리 장치에 있어서는, 승압 회로의 탑재가 필수적이다. 승압 회로를 구성하는 차지펌프 회로의 소자로서는 비교적 큰 면적의 커패시터 소자가 필요하게 된다. 이와 같은 커패시터 소자에서는 대향 전극으로서 적층하는 전극을 형성하고, 각각의 전극을 콘택트홀을 통하여 배선에 접속하는 것이 필요하게 된다.
상술한 플래시 메모리의 형성에 있어서의 커패시터 소자의 형성 방법으로서여러가지의 기술이 제안되어 있다. 예를 들면, 일본 특개평11-30774호 공보, 일본 특개평10-004179호 공보 등에 기재되어 있다. 이하, 이와 같은 종래의 기술에 관해 도 4 내지 도 6에 의거하여 설명한다. 이해를 돕기 위해, 이들 도면에 있어서, 본 발명과 비교되는 하층 전극은 사선으로 도시하였다.
도 4의 A 및 B는 제 1의 종래예의 커패시터 소자의 평면도와 그 단면도를 각각 도시한다. 여기에서, 도 4의 B는 도 4의 A의 X1-X2를 따라 취해진 단면도이다.
도 4에 도시한 바와 같이, 실리콘 기판(100)상에 소자 분리 절연막(101)이 형성되고, 이 소자 분리 절연막(101)상에 패터닝에 의해 하층 전극(102)이 형성된다. 여기에서, 하층 전극(102)은 불순물을 함유하는 다결정 실리콘으로 구성된다. 그리고 이 하층 전극(102) 표면에는 커패시터 절연막(103)이 마련되고, 상기 하층 전극(102) 및 커패시터 절연막(103)을 피복하도록 패터닝에 의해 상층 전극(104)이 형성된다. 여기서, 상층 전극(104)도 불순물을 함유하는 다결정 실리콘으로 구성된다.
그리고 화학기상성장(CVD)법에 의해 전면에 층간 절연막(105)이 퇴적되고 층간 절연막(105)의 표면은 화학기계연마(CMP)에 의해 평탄화된다. 또한, 상기 층간 절연막(105)의 소정 영역에 하층 전극용 콘택트홀(106)이 형성된다. 동시에, 도 4에 도시한 바와 같이 상층 전극용 콘택트홀(107, 107a)이 복수개 마련된다. 여기서, 특징적인 것은, 도 4에 도시한 바와 같이, 상층 전극용 콘택트 구멍(107, 107a)은 하층 전극(102) 바로 위에 위치하는 영역에 마련된다.
이후는, 도시하지 않지만, 상기 하층 전극용 콘택트홀(106) 및 상층 전극용콘택트홀(107, 107a)을 채우도록 플러그가 형성되고, 각각의 배선 지점(도시되지 않음)에 전기 접속된다. 이와 같이 하여 커패시터 소자가 형성된다.
도 5의 A 및 B는 제 2의 종래예의 커패시터 소자의 평면도와 그 단면도를 각각 도시한다. 여기에서, 도 5의 B는 도 5의 A에 도시한 Y1-Y2를 따라 취해진 단면도이다. 제 1의 종래예와의 큰 차이점은, 제 1의 종래예에서 설명한 상층 전극의 표면에 저저항부로서 실리사이드가 형성된다는 점이다. 이 실리사이드화에 대해 설명하기 위해, 도 6에 부유-게이트형 MOS 트랜지스터와 보통의 MOS 트랜지스터의 모식적인 단면 구조를 도시하고 있다.
도 5에 도시한 바와 같이, 제 1의 종래예와 마찬가지로 실리콘 기판(200)상에 소자 분리 절연막(201)이 형성되고, 패터닝에 의해 하층 전극(202)이 형성된다. 여기서, 하층 전극(202)은 불순물을 함유하는 다결정 실리콘으로 구성되고, 그 일부에 실리사이드층(202a)이 형성된다. 이 하층 전극(202) 표면에는 커패시터 절연막(203)이 형성되고, 상기 하층 전극(202) 및 커패시터 절연막(203)을 피복하도록 패터닝에 의해 다결정 실리콘층(204)과 실리사이드층(205)이 형성되고, 상층 전극(206)이 적층하여 마련된다. 여기서, 상층 전극(206)의 패턴의 단부에는 측벽 절연막(207)이 형성된다. 이 측벽 절연막(207)은 실리콘 산화막으로 구성된다. 또한 동시에, 도 5의 B에 도시한 바와 같이, 하층 전극(202)의 단부에 형성되어 있는 다결정 실리콘층(204)의 단차부에도 측벽 절연막(208)이 형성된다. 상기 실리사이드층 및 측벽 절연막의 형성에 관해서는 도 6을 참조하여 상세히 설명한다.
그리고, 제 1의 종래예에서 설명한 바와 마찬가지로, 전면에 층간절연막(209)이 형성된다. 또한, 상기 층간 절연막(209)의 소정의 영역에 하층 전극용 콘택트홀(210)이 형성된다. 동시에, 도 5에 도시한 바와 같이 상층 전극용 콘택트홀(211, 211a)이 복수개 마련된다. 구체적으로는, 상층 전극용 콘택트홀(211, 211a)은 하층 전극(202)의 바로 위의 영역으로부터는 벗어난 위치에 형성된다.
이후는, 제 1의 종래예와 마찬가지로, 상기 하층 전극용 콘택트홀(210) 및 상층 전극용 콘택트홀(211, 211a) 내에 플러그가 충진되고, 각각의 배선 지점에 전기 접속된다. 이와 같이 하여 제 2의 종래예의 커패시터 소자가 형성된다.
상기 언급된 실리사이드화에 관해 설명한다. 도 6은 부유-게이트형 MOS 트랜지스터와 보통의 MOS 트랜지스터의 단면 구조를 도시하고 있다. 도 5에 도시한 커패시터 소자는 도 6에 도시한 부유-게이트형 MOS 트랜지스터와 보통의 MOS 트랜지스터와 함께 동시에 실리콘 기판 상에 형성된다.
즉, 실리콘 기판(200)상에 소자 분리 절연막(201)이 형성되고, 부유-게이트형 MOS 트랜지스터에서는, 터널 산화막을 사이에 두고 부유 게이트 전극(212)이 형성된다. 그리고, 전극간 절연막을 끼우고 다결정 실리콘층(213)이 형성되고, 그 위에 실리사이드층(214)이 형성된다. 이 다결정 실리콘층(213)과 실리사이드층(214)은 제어 게이트 전극(215)을 형성한다. 그리고, 부유-게이트 전극(212), 제어 게이트 전극(215)의 측벽에 측벽 절연막(216)이 형성된다. 전극 등은 이렇게 구성된다. 또한, 부유-게이트형 MOS 트랜지스터의 소스/드레인 영역이 되는 확산층(217)이 형성되고, 확산층(217) 상부에 실리사이드층(218)이 형성된다.
마찬가지로, 보통의 MOS 트랜지스터에서는, 게이트 절연막(219)상에 다결정실리콘층(220)이 형성되고, 다결정 실리콘층(220)의 상부에 실리사이드층(221)이 형성된다. 다결정 실리콘층(220)과 실리사이드층(221)은 게이트 전극(222)을 형성한다. 그리고, 게이트 전극(222)의 측벽 표면에는 측벽 절연막(223)이 형성된다. 또한, MOS 트랜지스터의 소스/드레인 영역을 형성하기 위한 확산층(224)이 형성되고, 확산층(224) 상부에 실리사이드층(225)이 형성된다.
그리고, 전면을 피복하는 층간 절연막(209)의 소정의 영역에 부유-게이트형 MOS 트랜지스터의 콘택트홀(226) 및 MOS 트랜지스터의 콘택트홀(227)이 형성된다.
도 5에 도시한 커패시터 소자의 하층 전극(202)은 부유-게이트형 MOS 트랜지스터의 부유-게이트 전극(212)과 동일한 다결정 실리콘막으로 형성된다. 그리고, 상층 전극(206)을 구성하는 다결정 실리콘층(204)은, 부유-게이트형 MOS 트랜지스터의 다결정 실리콘층(213) 및 보통의 MOS 트랜지스터의 다결정 실리콘층(220)과 동일한 다결정 실리콘막으로 형성된다. 그리고, 실리사이드층(205 또는 202a)은, 부유-게이트형 MOS 트랜지스터의 실리사이드층(214, 218) 및 보통의 MOS 트랜지스터의 실리사이드층(221, 225)을 형성하는 실리사이드화 기술(silicification technique)에 의해 이들 실리사이드층과 동시에 마련된다. 이 실리사이드화 기술에서는, 측벽 절연막(216, 223)의 형성이 필수적이다. 이 때문에 도 5에 도시한 상층 전극(206) 패턴의 단부 또는 단차부에 측벽 절연막(207, 208)이 필연적으로 형성된다. 또한, 도 5에 도시한 커패시터 소자의 하층 전극용 콘택트홀(210) 및 상층 전극용 콘택트홀(211, 211a)은 부유-게이트형 MOS 트랜지스터의 콘택트홀(226) 및 보통의 MOS 트랜지스터의 콘택트홀(227)과 동일한 에칭 공정에 의해 형성된다.
상술한 커패시터 소자 형성을 위한 종래예에서는, 각각 이하와 같은 큰 문제점을 갖는다. 도 4를 참조로 설명한 제 1의 종래예의 커패시터 소자의 제조 공정에 있어서, 상층 전극(104)과 하층 전극(102) 사이의 절연성이 떨어진다. 이 이유로서 이하의 것이 생각된다. 제 1의 종래예에서는, 상층 전극용 콘택트홀(107, 107a)이 하층 전극(102)상에 위치하는 영역에 마련되어 있다. 그리고, 이들 콘택트홀을 형성한 후에는, 충진하는 플러그와의 접촉 저항을 줄이기 위해 묽은 불화수소산 용액으로 자연산화막을 제거한다. 그러나, 이 공정에 있어서, 상기 묽은 불화수소산이 상층 전극(104)을 구성하는 다결정 실리콘막의 결정 입계에 침투하여 그 아래의 커패시터 절연막(103)을 부식하게 된다. 이와 같이 하여, 상층 전극용 콘택트홀(107, 107a) 아래의 영역에 있는 커패시터 절연막의 절연성이 저하된다.
또한 도 5를 참조하여 설명한 제 2의 종래예에서는, 제 1의 종래예와는 달리, 상층 전극용 콘택트홀(211, 211a)이 하층 전극(202)의 패턴 영역을 벗어난 위치에 마련된다. 이 때문에, 제 1의 종래예와 같은 문제점은 생기지 않는다. 그러나, 이 경우에는, 상층 전극(206)을 구성하는 실리사이드층(205)의 형성에 있어서, 일부에서 실리사이드층이 형성될 수 없어서, 상층 전극(206)의 저저항화가 손상되게 된다. 즉, 도 5의 B에 도시한 바와 같이, 다결정 실리콘층(204)에 있어서, 하층 전극(202) 패턴의 단부에서 생기는 단차부에 필연적으로 측벽 절연막(208)이 만들어진다. 상술한 살리사이드화의 공정에 있어서, 이 측벽 절연막(298)으로 덮이는 영역에 실리사이드층이 형성될 수 없게 된다. 이와 같은 저저항화가 저해되면, 이와 같은 커패시터 소자를 이용한 차지펌프 회로의 성능이 대폭적으로 저하된다.
본 발명의 목적은, 커패시터 소자와 같이 하층 전극과 상층 전극 사이에 형성되는 절연막의 절연성의 성능 및 신뢰성이 높은 반도체 장치를 제공하는 것이다. 또한 본 발명의 다른 목적은 상기 상층 전극 또는 하층 전극의 저항이 높은 제어성 하에서 감소될 수 있는 반도체 장치를 제공하는 것이다.
본 발명에 따르면, 반도체 기판상에 제 1의 전극과 제 2의 전극이 절연층을 끼우고 이 순서로 적층하여 형성되고, 상기 제 2의 전극을 상기 제 2의 전극의 상부에 형성된 배선층에 접속하기 위한 콘택트홀이 상기 제 1의 전극의 메인 영역으로부터 분리하여 형성된 상기 제 1의 전극의 분리 영역의 상부의 위치에 형성되는 반도체 장치가 마련된다.
본 발명의 상기 및 다른 목적, 특징 및 이점은 첨부된 도면과 연계한 하기의 상세한 설명에 의해 더욱 명확해질 것이다.
도 1의 A 및 B는 본 발명의 제 1의 실시예를 나타내는 커패시터 소자의 평면도 및 단면도.
도 2의 A 및 B는 본 발명의 제 2의 실시예를 나타내는 다른 커패시터 소자의 평면도 및 단면도.
도 3의 A 및 B는 본 발명의 제 3의 실시예를 나타내는 플래시 EEPROM의 셀부의 평면도 및 단면도.
도 4의 A 및 B는 제 1의 종래예의 기술을 설명하기 위한 커패시터 소자의 평면도 및 단면도.
도 5의 A 및 B는 제 2의 종래예의 기술을 설명하기 위한 커패시터 소자의 평면도 및 단면도.
도 6은 제 2의 종래예의 기술을 설명하기 위한 부유-게이트형 MOS 트랜지스터와 보통의 MOS 트랜지스터의 단면도.
♠도면의 주요 부분에 대한 부호의 설명♠
1 : 실리콘 기판 2 : 소자 분리 절연막
3 : 하층 전극 3a : 분리 영역
4, 7 : 실리사이드층 5 : 커패시터 절연막
6 : 다결정 실리콘층 8 : 상층 전극
10 : 층간 절연막 11 : 하층 전극용 콘택트홀
본 발명의 제 1의 실시예가 도 1을 참조하여 설명한다. 도 1의 A 및 B는 각각 커패시터 소자의 평면도 그 단면도이다. 여기서, 도 1의 B는 도 1의 A의 A1-A2 라인을 따른 단면도이다. 도 1에 있어서, 본 발명을 명확히 하기 위해 하층 전극(3)은 사선으로 도시하였다.
도 1에 도시한 바와 같이, 실리콘 기판(1)상에 소자 분리 절연막(2)이 형성되고, 패턴화된 제 1의 전극이 되는 하층 전극(3)이 형성되고 상기 하층 전극(3)의 일부에 실리사이드층(4)이 형성된다. 본 발명에 따르면, 하층 전극(3)의 분리영역(3a)은 상기 하층 전극(3)의 메인 영역으로부터 분리하여 형성된다. 하층 전극(3)의 메인 영역과 분리 영역(3a)은, 농도가 1019내지 102O원자/㎤의 불순물을 함유하는 다결정 실리콘막을 패터닝하여 형성된다. 여기서, 상기 다결정 실리콘막의 막두께는 200㎚ 정도이다.
그리고, 하층 전극(3)의 메인 영역과 분리 영역(3a)의 표면에는 커패시터 절연막(5)이 형성된다. 여기서, 커패시터 절연막(5)은 실리콘 산화막/실리콘 질화막/실리콘 산화막(이하, ONO)막의 다층 구조로 형성된다. 상기 커패시터 절연막(5)의 두께는 실리콘 산화막의 두께로 환산하여 15㎚ 정도이다.
그리고, 상기 하층 전극(3)의 메인 영역과 분리 영역(3a) 및 커패시터 절연막(5)을 피복하도록 패터닝에 의해 다결정 실리콘층(6)과 실리사이드층(7)이 형성된다. 이렇게 하여, 제 2의 전극인 상층 전극(8)이 다층 구조로 형성된다. 상기 다결정 실리콘층(6)은 하층 전극(3)의 메인 영역과 분리 영역(3a) 사이를 완전하게 매립하도록 CVD법으로 퇴적된다. 상기 하층 전극(3)의 메인 영역과 분리 영역(3a)의 분리 폭은 다결정 실리콘층(6)의 막두께의 2배 이하가 되도록 설정된다. 그리고, 상층 전극(8)의 패턴의 단부, 및 분리 영역(3a)의 단부에 형성된 다결정 실리콘층(6)의 단차부에는 측벽 절연막(9)이 형성된다. 이 측벽 절연막(9)은 실리콘 산화막으로 형성된다.
상기 상술된 바와 같이 형성된 전극층과 측벽층 상에 층간 절연막(10)이 형성된다. 상기 층간 절연막(10)의 소정 영역 내에 하층 전극용 콘택트홀(11)이 형성된다. 동시에, 다수의 상층 전극용 콘택트홀(12 및 12a)이 도 1에 도시된 바와 같이 형성된다. 구체적으로는, 상기 상층 전극용 콘택트홀(12 및 12a)은 상기 분리 영역(3a) 상부에 설정된 위치에 형성된다.
그 다음, 종래의 기술에서 설명한 바와 같이, 상기 하층 전극용 콘택트홀(11) 및 상층 전극용 콘택트홀(12, 12a) 내에 플러그가 충진되고(filled), 배선부에 전기 접속된다. 이와 같이 하여 본 발명의 커패시터 소자가 형성된다.
본 발명과 같은 상층 전극/하층 전극의 구조가 사용되면, 제 1의 종래예에서 설명한 커패시터 소자와 같이 절연막을 끼우고 형성한 하층 전극과 상층 전극 사이의 절연성 및 신뢰성은 대폭적으로 향상하게 된다. 이것은, 본 발명에서는, 상층 전극용 콘택트홀(12, 12a)이 분리 영역(3a)상의 위치에 형성되기 때문에, 제 1의 종래예에서 설명한 바와 같이 분리 영역(3a)의 표면 상의 커패시터 절연막(5)의 절연성이 열화하더라도, 하층 전극(3)과 상층 전극(8) 사이의 절연성은 전혀 열화하지 않기 때문이다.
또한 본 발명의 구조가 사용되면, 제 2의 종래예의 커패시터 소자에서 설명한 방법에 의해 상층 전극(8)의 저항은 높은 제어성 하에서 감소될 수 있다. 즉, 본 발명에 따르면, 제 2의 종래예의 커패시터 소자와는 달리, 상층 전극용 콘택트홀(12, 12a)이 하층 전극(3) 위쪽 위치에 형성되기 때문에, 상층 전극(8)의 저항은 상술한 단차부에서의 실리사이드의 부재(absence)에 의해 영향을 받지 않는다.
다음에, 본 발명의 제 2의 실시예가 도 2를 참조하여 설명된다. 도 2의 A 및 B는 커패시터 소자의 평면도와 그 단면도이다. 여기서, 도 2의 B는 도 2의 A의 B1-B2 라인을 따른 단면도이다. 본 발명의 제 2의 실시예는 제 1의 실시예와는 하층 전극, 상층 전극 및 분리 영역의 배치 관계를 달리 한다. 그리고, 이하에서는 그 다른 점을 주로 설명한다. 또한 제 1의 실시예에서 설명한 구조와 같은 것은 동일 부호로 설명한다.
도 2에 도시한 바와 같이, 층간 절연막(2)상에 마련된 분리 영역(3a)은 하층 전극(3)의 중심의 영역에 형성되고, 용량 절연막(5)을 끼우고 하층 전극(3) 상에 상부 전극(8)이 다층 구조로 형성된다. 층간 절연막(10)을 통해, 하층 전극(3)상에 하층 전극용 콘택트홀(11, 11a)이 마련되고 상층 전극(8)상에 상층 전극용 콘택트홀(12)이 마련된다. 본 실시예에 있어서도, 상층 전극용 콘택트홀(12)은 분리 영역(3a) 위쪽의 위치에 형성된다. 다른 구조는 제 1의 실시예와 동일하다.
제 2의 실시예에서는, 제 1의 실시예에서 설명한 바와 완전히 같은 효과가 생긴다. 제 2의 실시예에 있어서는, 그 배치 관계의 차이로 인해 하층 전극(3)의 면적이 제 1의 실시의 형태의 경우보다 증가하기 때문에, 제 2의 실시예에 따른 커패시터 소자는 더 높은 밀도로 실장될 수 있다.
다음에, 본 발명의 제 3의 실시예가 도 3을 참조하여 설명될 것이다. 도 3의 A와 B는 플래시 EEPROM 셀의 단부 영역의 평면도와 그 단면도를 각각 도시한다. 여기서, 도 3의 B는 도 3의 A의 C1-C2 라인을 따른 단면도이다. 본 실시예에 있어서, 커패시터 소자와는 달리, 상층 전극과 하층 전극은 각각 워드 라인 및 더미 전극으로서 형성된다.
도 3에 도시한 바와 같이, 실리콘 기판(21) 표면에 소자 분리 절연막(22)이선택적으로 형성되고, 터널 산화막을 사이에 두고 소자 활성 영역(23)상에 부유-게이트형 MOS 트랜지스터의 부유-게이트 전극(24)이 배열되어 있다. 마찬가지로, 셀 영역의 단부에는, 터널 산화막을 사이에 두고 소자 활성 영역(23a)상에 더미 전극(25)이 배열되어 있다. 또한 소자 분리 절연막(22)상에는 메인 더미 영역(25)로부터 분리되어 분리 영역(25a)이 형성된다. 그리고, 부유-게이트 전극(24), 더미 전극(25), 분리 영역(25a)의 표면에는 커패시터 절연막(26)이 형성된다. 여기서, 커패시터 절연막(26)은 ONO막으로 형성되고, 그 막두께는 실리콘 산화막으로 환산하여 15nm 정도이다.
그리고, 상기 커패시터 절연막(26)을 피복하도록 패턴화된 다결정 실리콘층(27)과 실리사이드층(28)에 의해 워드선(29)이 다층 구조로 형성된다. 이와 같이 하여, 전면에 층간 절연막(30)이 형성되고, 층간 절연막(30)의 소정의 영역에 워드선용 콘택트홀(31)이 형성된다. 본 실시예에 있어서, 도 3에 도시한 바와 같이, 워드선용 콘택트홀(31)은 분리 영역(25a) 위쪽 위치에 형성된다. 본 실시예에 있어도, 상기 제 1의 실시예에서 설명한 바와 동일한 효과가 생긴다.
이상으로 설명한 바와 같이, 본 발명의 반도체 장치에서는, 반도체 기판상에 하층 전극과 상층 전극이 절연층을 끼우고 이 순서로 적층하여 형성되고, 상층 전극을 그 위의 배선층에 접속하기 위한 콘택트홀이 상기 하층 전극의 분리 영역 위쪽의 위치에 마련되어 있다. 그리고, 상기 분리 영역은 하층 전극 패턴의 단부에 형성된다. 또는, 상기 분리 영역은 하층 전극 패턴의 중앙부에 형성된다. 여기서,상기 하층 전극의 메인 영역과 상기 분리 영역과의 분리 폭은 상층 전극의 막두께의 2배 이하가 되도록 설정된다.
본 발명의 상층 전극/하층 전극 구조가 사용되면, 커패시터 소자와 같이 절연막을 끼우고 형성한 하층 전극과 상층 전극간의 절연성 및 신뢰성은 대폭적으로 향상하게 된다. 또한 본 발명에 따르면, 상층 전극인 제 2의 전극용의 콘택트홀이 하층 전극의 분리 영역의 위쪽에 형성되기 때문에, 상층 전극의 저항은 측벽 절연막의 형성으로 인한 단차부에서의 실리사이드의 부재(absence)에 의해 영향을 받지 않는다. 결과적으로, 상층 전극의 저항은 상기 상술된 종래 기술과 비교하여 높은 제어성하에서 감소될 수 있다.
특정 실시예를 참조하여 본 발명이 설명되었지만, 제한적인 의미로 이해되어서는 안된다. 본 발명의 설명을 통해, 개시된 실시예의 여러가지 수정예가 당업자에게는 자명할 것이다. 따라서, 첨부된 특허청구범위는 본 발명의 진정한 영역 내에 있는 모든 수정예 또는 변형예를 포괄하는 것으로 이해되어져야 한다.
Claims (6)
- 반도체 장치에 있어서,반도체 기판과;상기 반도체 기판 상에 절연층을 사이에 끼우고 순서대로 형성된 제 1의 전극 및 제 2의 전극을 포함하고,상기 제 2의 전극 위쪽에 형성된 배선층에 상기 제 2의 전극을 연결하기 위해 콘택트 홀이 마련되고,상기 콘택트홀은 상기 제 1의 전극의 메인 영역으로부터 분리되어 형성된 상기 제 1의 전극의 분리 영역 위쪽의 위치에 형성되는 것을 특징으로 하는 반도체 장치.
- 제 1항에 있어서,상기 절연층을 사이에 끼운 상기 제 1의 전극과 상기 제 2의 전극은 커패시터 소자의 대향 전극이고,상기 절연층은 상기 커패시터 소자의 커패시터 절연막인 것을 특징으로 하는 반도체 장치.
- 제 1항에 있어서,상기 분리 영역은 상기 제 1의 전극의 패턴의 단부에 형성되는 것을 특징으로 하는 반도체 장치.
- 제 1항에 있어서,상기 분리 영역은 상기 제 1의 전극의 패턴의 중앙에 형성되는 것을 특징으로 하는 반도체 장치.
- 제 1항에 있어서,상기 제 1의 전극과 상기 제 2의 전극 중 적어도 하나의 표면 상에 실리사이드층이 형성되는 것을 특징으로 하는 반도체 장치.
- 제 1항에 있어서,상기 제 1의 전극의 상기 분리 영역과 상기 메인 영역의 분리 폭은 상기 제 2의 전극의 막두께의 두배 이하로 설정되는 것을 특징으로 하는 반도체 장치.
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