CN100409445C - 半导体装置、铁电存储器及半导体装置的制造方法 - Google Patents

半导体装置、铁电存储器及半导体装置的制造方法 Download PDF

Info

Publication number
CN100409445C
CN100409445C CNB2005100732373A CN200510073237A CN100409445C CN 100409445 C CN100409445 C CN 100409445C CN B2005100732373 A CNB2005100732373 A CN B2005100732373A CN 200510073237 A CN200510073237 A CN 200510073237A CN 100409445 C CN100409445 C CN 100409445C
Authority
CN
China
Prior art keywords
contact hole
electrode
semiconductor device
capacitor portion
stack capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CNB2005100732373A
Other languages
English (en)
Other versions
CN1713383A (zh
Inventor
松本昭人
神谷俊幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Publication of CN1713383A publication Critical patent/CN1713383A/zh
Application granted granted Critical
Publication of CN100409445C publication Critical patent/CN100409445C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/57—Capacitors with a dielectric comprising a perovskite structure material comprising a barrier layer to prevent diffusion of hydrogen or oxygen
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes

Abstract

本发明公开了一种半导体装置，虽然是叠式的但甚至在达到必要的尺寸实现精细化时仍具有允许的漏泄电流。该半导体装置包括电容器部(102)，该电容器部(102)包括设置在位于衬底(100)上的杂质层(117)上的SiO2层(119)上的下部电极(111)、设置在下部电极(111)上的铁电层(109)；以及设置在铁电层(109)上的上部电极(107)。该半导体装置还包括：SiO2层(118)，使上部电极(107)和布线(105)电气绝缘；接触孔(103a)，形成W塞(113)，用于在杂质层(117)和下部电极(111)之间电连接；以及接触孔(103b)，用于在上部电极(107)和布线(105)之间电连接。在电容器部(102)的平面图中，接触孔(103a)和接触孔(103b)位于相互偏离的位置上。

Description

半导体装置、铁电存储器及半导体装置的制造方法
技术领域
本发明涉及半导体装置、铁电存储器及半导体装置的制造方法。
背景技术
使用了铁电体的存储器(铁电存储器)与使用了绝缘材料等的存储器相比具有功耗低的优点，这是大家熟知的。人们期望在铁电存储器上进一步实现精细化和高集成化。不过，一般情况下铁电存储器的单元随着精细化程度的加强漏泄电流也增加。因此，在铁电存储器的开发中，当优先考虑精细化时可能会有损铁电存储器功耗低的优点。从而，单元的尺寸需要考虑漏泄电流允许的范围和对单元的尺寸的要求两个方面。
铁电存储器的单元结构有叠式和平面型。图5是叠式的存储单元结构的示意图，图5(a)表示上表面，图5(b)表示截面。图5所示的存储单元具有下部电极11、铁电层9和上部电极7。在下部电极11的下面形成塞13，在没有图示的离子注入层和下部电极11之间电接触。而且，在上部电极7上有SiO2等的绝缘膜15，在绝缘膜15上形成布线层5。塞13通过在接触孔3a中埋入钨等的金属而形成。此外，在布线层5和上部电极7之间通过接触孔3b电接触。
在叠式单元中，在接触孔3a的正上方形成接触孔3b。因此，叠式单元的上表面为图中的a边和b边相等的正方形。
与在分离的位置形成两个接触孔的平面型相比，所示的叠式单元的结构存在单元的占用面积变小的优点。因此，从单元的精细化的角度考虑，最好在产品中采用叠式单元。不过，叠式单元的漏泄电流比平面型单元大，如果其被细微化至希望尺寸时，功耗将达到不适于实用的水平。
因此，在现有技术中，研发出了在功耗上存在优势的平面型单元缩小化的技术。作为这种现有技术，列举了在专利文献1中记载的现有技术。在专利文献1中，调整平面型单元的接触孔位置，以缩小单元的占用面积，提高集成度。此外，在专利文献2中披露了上部电极和下部电极的大小不同的结构，从而进一步减少平面型单元的漏泄电流。
专利文献1：特开平10-229168号公报
专利文献2：特开平10-65113号公报
发明内容
不过，上述的现有技术，无论哪一个都是采用平面型单元实现技术改进的。因此，即使是与采用了叠式单元时的单元尺寸相同的尺寸的情况下也难以实现单元的微细化。本发明克服了上述技术缺陷，其目的在于提供在采用叠式单元时，甚至在达到需要的尺寸实现微细化时也能使漏泄电流位于允许范围内的半导体装置、铁电存储器和半导体装置的制造方法。
为了解决上述的技术问题，本发明的半导体装置包括：叠式电容器部，包括设置在第一绝缘部件上的第一电极、设置在所述第一电极上的蓄电部件和设置在所述蓄电部件上的第二电极；第二绝缘部，使所述第二电极和布线部件电气绝缘；第一接触孔，在所述第一绝缘部件上开口，并埋入有用于电连接所述第一绝缘部件下的导电层和所述第一电极的导电部件；以及第二接触孔，在所述第二绝缘部件上开口，用于电连接第二电极和所述布线部件，其中，从所述叠式电容器部的平面图看，所述第一接触孔和所述第二接触孔在互相偏离的位置上开口。
根据这种结构的发明，在绝缘部件上设置第一电极，在第一电极上设置蓄电部件，且在蓄电部件上设置第二电极，能够形成叠式电容器部。此外，在第一电极下的绝缘部件上使第一接触孔开口，用具有导电性的部件充塞以形成塞，通过塞能够电连接第一电极和绝缘部件下的导电层。此外，在第二电极上的绝缘部件上使第二接触孔开口，电连接第二电极和布线部件。而且，从叠式电容器部的平面图看，能够将第一接触孔和第二接触孔开口在互相偏离的位置上。
蓄电部件因形成塞而受损。而且，在与布线连接的接触孔形成时受损。不过，在本发明中，因塞形成而强烈受损的地方和因接触孔形成而强烈受损的地方相互错开。因此，蓄电部件所受到的总体的损伤缓和，能够减少流经蓄电部件中的漏泄电流。具有这种结构的本发明能够提供的半导体装置，在采用叠式的同时即使达到了需要的尺寸实现了微细化的情况下，漏泄电流也处于允许范围内。
此外，本发明的半导体装置，从所述叠式电容器部的平面图看，所述第二接触孔的底面不与所述第一接触孔的上表面重叠地开口。
根据具有这种结构的发明，因塞形成而强烈受损的地方和因接触孔形成而强烈受损的地方相互错开。因此，蓄电部件所受到的总体的损伤缓和，能够减少流经蓄电部件中的漏泄电流。
此外，在本发明的半导体装置中，从所述叠式电容器部的平面图看，所述第二接触孔以与所述第一接触孔边界接触的方式开口。
根据具有这种结构的发明，因塞形成而强烈受损的地方和因接触孔形成而强烈受损的地方相互错开，同时接触孔尽量相互靠近，从而能够使单元的占用面积实现最小化。
此外，在本发明的半导体装置中，从叠式电容器部的平面图看，所述叠式电容器部呈长方形，将所述长方形沿着其短边分割成两个区域，所述第一接触孔形成在其中的一个区域上，所述第二接触孔形成在相对于第一接触孔形成的区域的另一个区域上。
根据具有这种结构的发明，能够在有效回避蓄电部件损伤的位置上形成第一接触孔和第二接触孔。而且，在抑制电容器部所占用的面积的同时，能够减少漏泄电流。
此外，在本发明的半导体装置中，所述蓄电部件由铁电体构成。
根据具有上述结构的发明，本发明可以应用到使用铁电体作为蓄电部件的半导体装置中。
此外，本发明的铁电存储器包括上述任一项所述的半导体装置。
根据上述的发明，能够提供包括上述半导体装置的铁电存储器。
此外，本发明提供的半导体装置的制造方法，包括以下工序：在第一绝缘部件上形成第一接触孔；用导电部件充塞第一接触孔形成导电塞；在导电塞的上面形成第一电极层，第一电极层通过导电塞与第一绝缘部件下的局部导电层电连接；在第一电极层的上表面设置蓄电部件；在蓄电部件层的上表面设置第二电极层；通过一次光刻法(photolithography)工序对第一电极层、蓄电部件、第二电极层进行加工，形成叠式电容器部；在叠式电容器部上形成第二绝缘部件；以及在所述第二绝缘部件上、且从所述叠式电容器部的平面图看在与所述第一接触孔偏离的位置上开口第二接触孔，从所述叠式电容器部的平面图看所述叠式电容器部呈长方形，将所述长方形沿着其短边分割成两个区域，所述第一接触孔形成在其中的一个区域上，所述第二接触孔形成在相对于形成所述第一接触孔的区域的另一个区域上。
根据上述的发明，通过在绝缘部件上设置第一电极，在第一电极上设置蓄电部件，且在蓄电部件上设置第二电极，从而形成叠式电容器部。此外，通过在第一电极下的绝缘部件上使第一接触孔开口，用具有导电性的部件充塞以形成塞，通过塞能够使第一电极和局部导电层电连接。此外，在第二电极上的绝缘部件上开口第二接触孔，使第二电极和布线部件电连接。而且，从叠式电容器部的平面图看，能够将第一接触孔和第二接触孔开口在互相偏离的位置上。
蓄电部件因形成塞而受损。而且，在用于与布线连接的接触孔形成时受损。不过，在本发明中，因塞形成而强烈受损的地方和因接触孔形成而强烈受损的地方相互错开。因此，蓄电部件所受到的总体的损伤缓和，能够减少流经蓄电部件中的漏泄电流。本发明能够提供的半导体装置的制造方法，在采用叠式的同时即使在达到需要的尺寸实现了微细化的情况下，漏泄电流也处于允许范围内。
附图说明
图1是对本发明的一个实施例的半导体装置进行说明的示意图。
图2是对图1所示的半导体装置的制造方法进行说明的工序图。
图3是对图1所示的半导体装置的制造方法进行说明的另一工序图。
图4是对本发明的一个实施例的技术效果进行说明的示意图。
图5是现有的叠式单元的存储器的示意图。
具体实施方式
下面，参照附图，对本发明的铁电存储器的实施例进行说明。图1是对本发明的一个实施例的铁电存储器进行说明的示意图，图1(a)是在铁电存储器的单元中，电容器102的上表面图；图1(b)是其截面图。而且，在本说明书中，图1(a)所示的上表面图对应于以下所述的叠式的电容器部的平面图。
本实施例中的半导体装置为铁电存储器。将注入杂质的杂质层117作为局部导电层设置在衬底上，在作为杂质层117上的第一绝缘部件的SiO2层119上形成铁电存储器。而且，该铁电存储器包括：作为设置在SiO2层119上的第一电极的下部电极111；作为设置在下部电极111上的蓄电部件的铁电层109；以及作为设置在铁电层109上的第二电极的上部电极107。
而且，本实施例的半导体装置具有设置在上部电极107上的布线105。布线105包括作为在上部电极107和布线105之间电气绝缘的第二绝缘部件的SiO2层118。在SiO2层119上开口接触孔103a，其中埋入钨作为导电部件，形成W塞113，用于在杂质层117和下部电极111之间电连接。此外，在SiO2层118上开口接触孔103b，用于在上部电极107和布线105之间电连接。
在本实施例中，将诸如Ir/IrOx/Pt复合膜用作下部电极111，将诸如Pt/IrOx/Ir复合膜用作上部电极107。而且，在铁电层109上使PZT系材料和PZTN系材料。此外，布线105由铝构成，杂质层117是位于衬底100上的晶体管120的源极或漏极。而且，在本实施例中，将下部电极111、铁电层109、上部电极107形成的结构表述为叠式电容器部。在本实施例中，电容器部102由氧化铝膜等构成的阻挡膜115覆盖。
在本实施例中，接触孔103a是第一接触孔，接触孔103b是第二接触孔。从电容器部102的平面图看，接触孔103a和接触孔103b在相互偏离的位置上开口。
在本实施例中，从平面图看，电容器部102呈大致长方形，将该大致长方形沿着(顺着)短边分割成两个区域，接触孔103a形成在其中一个区域101a上。此外，接触孔103b形成在相对于接触孔103形成的区域的另一个区域101b上。
在本实施例中，通过让接触孔103a和接触孔103b靠近，减少单元101的占用面积。而且，从叠式电容器部的平面图看，接触孔103a和接触孔103b相互偏离，从而既能使铁电层109的相同区域不受接触孔形成或塞形成所带来的影响，又能使漏泄电流减少。根据这个目的，本实施例中所说的偏离的位置至少优选，从电容器部102的平面图看，接触孔103b的底面104b不与接触孔103a的上表面104a重叠的位置。
而且，在本实施例中，从单元的占用面积和漏泄电流的条件可知，优选以其上表面中的a边是b边两倍的方式形成单元101。不过，本实施例并不限于这种结构，可以在单元101的占用面积被最小化时，将接触孔103b以其边界在铁电层109的面上与接触孔103a接触的方式开口。
图2(a)-(c)和图3(a)-(c)是对图1所示的半导体装置的制造方法进行说明的工序图。本实施例的半导体装置用以下描述的方法制造。首先，在本实施例中，将杂质层117上的SiO2层119的接触孔103a开口。接着，在接触孔103a中埋入诸如钨，以形成W塞113。当形成W塞113时，将埋入钨的上表面113a通过CMP(Chemical Mechanical Polishing：化学机械抛光)等的方法充分平坦化。
接着，在形成了W塞113的SiO2层119上通过溅射法等的方法形成Ir/IrOx/Pt复合膜111a。当形成Ir/IrOx/Pt复合膜111a时，为防止钨氧化，事先形成诸如TiAlN膜。接着，在Ir/IrOx/Pt复合膜111a上涂敷诸如PZTN系铁电材料，形成铁电膜109a。而且，在铁电膜109a上通过溅射法等形成Pt/IrOx/Ir复合膜107a(图2(b))。
然后，在Pt/IrOx/Ir复合膜107a上涂敷抗蚀剂，通过光刻法形成符合单元形状的抗蚀剂掩膜。通过从该抗蚀剂掩膜上开始干蚀刻，从而一次加工Ir/IrOx/Pt复合膜111a、铁电膜109a、Pt/IrOx/Ir复合膜107a，形成电容器部102(图2(c))。
而且，在本实施例中，如图3所示，用阻挡膜115覆盖电容器部102(图3(a))，而且，在设置了SiO2层118后，开口接触孔103b(图3(b))。如上所述，接触孔103b在铁电层109上部的范围内、且在铁电层109的面上不与接触孔103a重叠的位置上开口。
而且，利用溅射法在接触孔103b上产生铝膜，对布线105制作图案，从而形成单元101。
图4是对上述的本实施例的效果进行说明的示意图，其中横轴表示漏泄电流的值，纵轴是按照百分比表示具有漏泄电流的各个值的单元比例的分布Z。漏泄电流是施加了电压3V时的值。在取得了图4的数据的铁电存储器中，如图1所示，是由单元形状为a边比b边长的半导体装置取得的数据。此外，在本实施例中，将a边的长度设为2μm，将b边的长度设为1μm。
在图4中，d2表示由本实施例的半导体装置获得的数据，d1是为与d2比较而形成的a边的长度和b边的长度相等的半导体装置的数据。获得数据d1的存储器和获得数据d2的存储器是同一批制造的。
根据图4，可以知道本实施例的存储器的50％的漏泄电流在小于等于2μA/cm2(以图中I2表示)的范围内。而且，可以知道在同一批中制造的存储器的50％的漏泄电流在小于等于7μA/cm2(以图中I1表示)的范围内。
根据上述的实施例，本实施例能够提供在采用叠式的半导体装置和铁电存储器，但可以减少传统叠式单元的存储器的漏泄电流，以及半导体装置的制造方法。根据本实施例，能够提供半导体装置和铁电存储器，其中在漏泄电流的允许范围内可实现单元的微细化，且与现有的半导体装置相比他们既能够实现微细化，又具有比传统半导体装置更小的功耗，以及半导体装置的制造方法。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
附图标记说明
100衬底            101单元
102电容器部        103a、103b接触孔
104a上表面         104b底面
105布线            107上部电极
109铁电层          111下部电极
113W塞             115阻挡膜
117杂质层          118、119SiO2层
120晶体管

Claims (7)

1. 一种半导体装置，其特征在于包括：
叠式电容器部，包括设置在第一绝缘部件上的第一电极、设置在所述第一电极上的蓄电部件和设置在所述蓄电部件上的第二电极；
第二绝缘部，使所述第二电极和布线部件电气绝缘；
第一接触孔，在所述第一绝缘部件上开口，并埋入用于电连接所述第一绝缘部件下的导电层和所述第一电极的导电部件；以及
第二接触孔，在所述第二绝缘部件上开口，用于电连接所述第二电极和所述布线部件，
其中，从所述叠式电容器部的平面图看，所述第一接触孔和所述第二接触孔在互相偏离的位置上开口；以及
从所述叠式电容器部的平面图看，所述叠式电容器部呈长方形，将所述长方形沿着其短边分割成两个区域，所述第一接触孔形成在其中的一个区域上，所述第二接触孔形成在相对于形成所述第一接触孔的区域的另一个区域上。
2. 根据权利要求1所述的半导体装置，其特征在于：
从所述叠式电容器部的平面图看，所述第二接触孔以其底面不与所述第一接触孔的上表面重叠的方式开口。
3. 根据权利要求1所述的半导体装置，其特征在于：
从所述叠式电容器部的平面图看，所述第二接触孔以与所述第一接触孔边界接触的方式开口。
4. 根据权利要求2所述的半导体装置，其特征在于：
从所述叠式电容器部的平面图看，所述第二接触孔以与所述第一接触孔边界接触的方式开口。
5. 根据权利要求1至4中任一项所述的半导体装置，其特征在于：所述蓄电部件由铁电体构成。
6. 一种铁电存储器，其特征在于：
装配有根据权利要求1至5中任一项所述的半导体装置。
7. 一种半导体装置的制造方法，其特征在于包括以下工序：
在第一绝缘部件上形成第一接触孔；
用导电部件充塞所述第一接触孔，形成导电塞；
在所述导电塞的上面形成第一电极层，所述第一电极层通过所述导电塞与所述第一绝缘部件下的局部导电层电连接；
在所述第一电极层的上表面设置蓄电部件；
在所述蓄电部件层的上表面设置第二电极层；
通过一次光刻工序对所述第一电极层、所述蓄电部件、所述第二电极层进行加工，形成叠式电容器部；
在所述叠式电容器部上形成第二绝缘部件；以及
在所述第二绝缘部件上形成第二接触孔，从所述叠式电容器部的平面图看，所述第二接触孔在与所述第一接触孔偏离的位置上开口，从所述叠式电容器部的平面图看，所述叠式电容器部呈长方形，将所述长方形沿着其短边分割成两个区域，所述第一接触孔形成在其中的一个区域上，所述第二接触孔形成在相对于形成所述第一接触孔的区域的另一个区域上。
CNB2005100732373A 2004-06-25 2005-06-01 半导体装置、铁电存储器及半导体装置的制造方法 Active CN100409445C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004188351A JP4653426B2 (ja) 2004-06-25 2004-06-25 半導体装置
JP2004188351 2004-06-25

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN2008101278061A Division CN101312198B (zh) 2004-06-25 2005-06-01 半导体装置

Publications (2)

Publication Number Publication Date
CN1713383A CN1713383A (zh) 2005-12-28
CN100409445C true CN100409445C (zh) 2008-08-06

Family

ID=35504782

Family Applications (2)

Application Number Title Priority Date Filing Date
CN2008101278061A Active CN101312198B (zh) 2004-06-25 2005-06-01 半导体装置
CNB2005100732373A Active CN100409445C (zh) 2004-06-25 2005-06-01 半导体装置、铁电存储器及半导体装置的制造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN2008101278061A Active CN101312198B (zh) 2004-06-25 2005-06-01 半导体装置

Country Status (3)

Country Link
US (1) US7528490B2 (zh)
JP (1) JP4653426B2 (zh)
CN (2) CN101312198B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5694625B2 (ja) * 2006-04-13 2015-04-01 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置
JP5426155B2 (ja) * 2008-12-19 2014-02-26 ローム株式会社 半導体装置
CN104659034B (zh) * 2015-02-10 2018-10-26 中国科学院物理研究所 铁电存储单元的制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1065113A (ja) * 1996-06-29 1998-03-06 Samsung Electron Co Ltd 強誘電体キャパシタ
JPH10229168A (ja) * 1997-02-14 1998-08-25 Nec Corp 半導体メモリ
US6521927B2 (en) * 1997-06-24 2003-02-18 Kabushiki Kaisha Toshiba Semiconductor device and method for the manufacture thereof

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3407204B2 (ja) 1992-07-23 2003-05-19 オリンパス光学工業株式会社 強誘電体集積回路及びその製造方法
US6559469B1 (en) * 1992-10-23 2003-05-06 Symetrix Corporation Ferroelectric and high dielectric constant transistors
US6316801B1 (en) * 1998-03-04 2001-11-13 Nec Corporation Semiconductor device having capacitive element structure and multilevel interconnection structure and method of fabricating the same
JP2000091539A (ja) 1998-07-16 2000-03-31 Fujitsu Ltd 半導体装置及びその製造方法
KR100317331B1 (ko) 1999-11-11 2001-12-24 박종섭 불휘발성 강유전체 메모리 소자 및 그 제조방법
JP3548488B2 (ja) * 2000-03-13 2004-07-28 沖電気工業株式会社 強誘電体を用いた半導体装置の製造方法
JP4357076B2 (ja) * 2000-03-27 2009-11-04 株式会社東芝 強誘電体メモリ及びその製造方法
JP4299959B2 (ja) 2000-08-14 2009-07-22 株式会社東芝 半導体装置の製造方法
JP3598068B2 (ja) 2001-02-06 2004-12-08 松下電器産業株式会社 半導体装置の製造方法
JP2002270783A (ja) 2001-03-09 2002-09-20 Toshiba Corp メモリセル及び半導体記憶装置
US6781184B2 (en) * 2001-11-29 2004-08-24 Symetrix Corporation Barrier layers for protecting metal oxides from hydrogen degradation
JP3994017B2 (ja) 2002-02-28 2007-10-17 富士通株式会社 半導体装置の製造方法
JP2003289134A (ja) 2002-03-28 2003-10-10 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2004022553A (ja) 2002-06-12 2004-01-22 Sony Corp 強誘電体メモリ装置の製造方法および強誘電体メモリ装置
JP2004022554A (ja) 2002-06-12 2004-01-22 Sony Corp 強誘電体メモリ装置およびその設計方法
JP4308485B2 (ja) 2002-07-08 2009-08-05 パナソニック株式会社 容量素子の製造方法
JP2004071932A (ja) * 2002-08-08 2004-03-04 Toshiba Corp 半導体装置
EP1548833A4 (en) 2002-08-19 2007-03-21 Seiko Epson Corp FERROELECTRIC STORAGE AND METHOD FOR THE PRODUCTION THEREOF
JP3526854B1 (ja) * 2002-09-27 2004-05-17 沖電気工業株式会社 強誘電体メモリ装置
JP4421814B2 (ja) 2002-10-30 2010-02-24 富士通マイクロエレクトロニクス株式会社 容量素子の製造方法
JP2004158738A (ja) 2002-11-08 2004-06-03 Sony Corp 半導体装置の製造方法
JP4109135B2 (ja) 2003-02-18 2008-07-02 株式会社日立ハイテクノロジーズ 難エッチング材のエッチング方法
US7001821B2 (en) * 2003-11-10 2006-02-21 Texas Instruments Incorporated Method of forming and using a hardmask for forming ferroelectric capacitors in a semiconductor device
JP4068585B2 (ja) * 2004-03-25 2008-03-26 株式会社東芝 強誘電体メモリ装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1065113A (ja) * 1996-06-29 1998-03-06 Samsung Electron Co Ltd 強誘電体キャパシタ
JPH10229168A (ja) * 1997-02-14 1998-08-25 Nec Corp 半導体メモリ
US6521927B2 (en) * 1997-06-24 2003-02-18 Kabushiki Kaisha Toshiba Semiconductor device and method for the manufacture thereof

Also Published As

Publication number Publication date
JP2006013138A (ja) 2006-01-12
US20050285276A1 (en) 2005-12-29
CN101312198B (zh) 2010-06-02
CN1713383A (zh) 2005-12-28
CN101312198A (zh) 2008-11-26
US7528490B2 (en) 2009-05-05
JP4653426B2 (ja) 2011-03-16

Similar Documents

Publication Publication Date Title
US7560760B2 (en) Ferroelectric memory devices having expanded plate lines
US7064365B2 (en) Ferroelectric capacitors including a seed conductive film
US6448134B2 (en) Method for fabricating semiconductor device
US20090068763A1 (en) Method for manufacturing semiconductor device and its manufacturing method
US7576377B2 (en) Ferroelectric memory device and manufacturing method thereof
JP2001274350A (ja) 強誘電体メモリ及びその製造方法
KR20000023287A (ko) 불휘발성 반도체 기억 장치 및 그 제조 방법
US5447882A (en) Method for fabricating capacitor of semiconductor memory device
JPH09116027A (ja) 半導体装置及びその製造方法
US7615814B2 (en) Ferroelectric device having a contact for taking the potential of a metal film and a plurality of capacitors positioned periodically
CN100409445C (zh) 半导体装置、铁电存储器及半导体装置的制造方法
US6833574B2 (en) Semiconductor device having ferroelectric substance capacitor
KR100447823B1 (ko) 반도체 장치
JP2001168285A (ja) 半導体装置およびその製造方法
JP3193973B2 (ja) 容量素子およびその製造方法
US20070212866A1 (en) Method of manufacturing semiconductor device
JP2004235560A (ja) 誘電体メモリ及びその製造方法
JP2006253194A (ja) 半導体装置およびその製造方法
JPH0653328A (ja) 半導体装置
JP2004179497A (ja) 半導体装置および半導体装置の製造方法
KR0165304B1 (ko) 반도체 메모리장치의 자기정합적인 접촉구조 및 그 제조방법
KR100237130B1 (ko) 반도체 기억 장치 및 그 제조 방법
JP2008294273A (ja) 半導体記憶装置及びその製造方法
JP2004335538A (ja) 半導体装置及びその製造方法
JP2008153697A (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant