JP2004022554A - 強誘電体メモリ装置およびその設計方法 - Google Patents
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Abstract
【課題】クロスポイント型の強誘電体メモリ装置において、最適な強誘電体薄膜を備えた強誘電体メモリ装置およびその設計方法を提供する
【解決手段】強誘電体薄膜１７を下部電極１５、上部電極１８間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置であって、−４０℃における当該強誘電体メモリ装置に用いられるキャパシタの強誘電体薄膜の抗電圧値をＶｃ（−４０℃）とし、１２５℃における当該強誘電体メモリ装置に用いられるキャパシタの強誘電体薄膜の抗電圧値をＶｃ（１２５℃）として、前記強誘電体メモリ装置の駆動電圧Ｖｃｃが、Ｖｃ（−４０℃）＜Ｖｃｃ＜３＊Ｖｃ（１２５℃）なる式で表される範囲に設定されてデバイス動作が成されるものである。
【選択図】 図１
【解決手段】強誘電体薄膜１７を下部電極１５、上部電極１８間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置であって、−４０℃における当該強誘電体メモリ装置に用いられるキャパシタの強誘電体薄膜の抗電圧値をＶｃ（−４０℃）とし、１２５℃における当該強誘電体メモリ装置に用いられるキャパシタの強誘電体薄膜の抗電圧値をＶｃ（１２５℃）として、前記強誘電体メモリ装置の駆動電圧Ｖｃｃが、Ｖｃ（−４０℃）＜Ｖｃｃ＜３＊Ｖｃ（１２５℃）なる式で表される範囲に設定されてデバイス動作が成されるものである。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、強誘電体薄膜を用いたキャパシタを備えた不揮発性の強誘電体メモリ装置に関し、特にクロスポイント型の強誘電体メモリ装置に関する。
【０００２】
【従来の技術】
不揮発性の強誘電体メモリ装置としては、二つのトランジスタと二つのキャパシタ（２Ｔ２Ｃ）を備えたもの（以下２Ｔ２Ｃ型という）、一つのトランジスタと一つのキャパシタ（１Ｔ１Ｃ）を備えたもの（以下１Ｔ１Ｃ型という）、一つのトランジスタ（１Ｔ）を備えたもの（以下１Ｔ型という）、チェーンＦｅＲＡＭなどが提案され、材料特性、プロセス技術の検討が成されてきた。
【０００３】
さらに、近年、ビット線に複数のメモリキャパシタが並列に繋がれていることを特徴とする不揮発性の強誘電体メモリ装置（以下クロスポイント型の強誘電体メモリ装置という）が提案された（特許第３２４６２９４号、特開平９−１２１０３２号、特開平９−１１６１０７号、特開２０００−３４９２４８号等を参照されたい）。この強誘電体メモリ装置では、従来、提案されている２Ｔ２Ｃ型、１Ｔ１Ｃ型、１Ｔ型、チェーンＦｅＲＡＭなど不揮発性の強誘電体メモリ装置における強誘電体薄膜に要求される特性とは異なった特性がより重要になってきている。
【０００４】
【発明が解決しようとする課題】
しかしながら、現在までに、クロスポイント型の強誘電体メモリ装置に最適な材料設計、プロセス設計、デバイス仕様設計の検討はなされてこなかった。そこで、本発明では、クロスポイント型の強誘電体メモリ装置において、最適な強誘電体薄膜を備えた強誘電体メモリ装置およびその設計方法を提供する。
【０００５】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされた強誘電体メモリ装置およびその設計方法である。
【０００６】
本発明の強誘電体メモリ装置は、強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置であって、−４０℃における当該強誘電体メモリ装置に用いられるキャパシタの強誘電体薄膜の抗電圧値をＶｃ（−４０℃）とし、１２５℃における当該強誘電体メモリ装置に用いられるキャパシタの強誘電体薄膜の抗電圧値をＶｃ（１２５℃）として、前記強誘電体メモリ装置の駆動電圧Ｖｃｃが、Ｖｃ（−４０℃）＜Ｖｃｃ＜３＊Ｖｃ（１２５℃）なる式で表される範囲に設定されてデバイス動作が成されるものである。
【０００７】
本発明の強誘電体メモリ装置は、強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置であって、前記強誘電体薄膜の相転移温度（Ｔｃ）が３８０℃を超える強誘電体薄膜からなるものである。
【０００８】
ここで、上記クロスポイント型の強誘電体メモリ装置に要求される、強誘電体薄膜の抗電界について説明する。一般に、強誘電体の抗電界Ｅｃは、キュリー温度（強誘電体相転移温度）Ｔｃと下記の（１）式の関係に従い温度変化（温度と共に減少）する。
【０００９】
Ｅｃ＝ａ（Ｔｃ−Ｔ）３／２ …（１）
【００１０】
理想的な分極反転が成される（つまり、Ｅｃ に対応する印加電圧がかけられた時に瞬時に分極反転が起きる）強誘電体材料を用いた時における上記クロスポイント型の強誘電体メモリ装置の動作限界は、下記の（２）式で表される条件で決まる。
【００１１】
Ｖｃ＜Ｖｃｃ＜３＊Ｖｃ …（２）
【００１２】
ここで、Ｖｃは理想的には、Ｖｃ＝ｔ＊Ｅｃ（ｔは膜厚）となり、強誘電体薄膜の抗電圧である。Ｖｃｃはメモリ動作パルスのパルス電圧（強誘電体メモリ装置の駆動電圧）である。
【００１３】
クロスポイント型の強誘電体メモリ装置では、Ｖｃｃ／３の擾乱パルスが印加される。この擾乱パルスからデータを保護する必要があり、かつデータを書き込むために必要な抗電圧以上のパルス電圧の印加が必要となる。上記式（２）はこのような条件を満たすように決められている。ある温度範囲での動作を保証するためには更に制限が加わる。いま、メモリの動作保証温度を−４０℃から１２５℃までであるとすると、（２）式は、（Ｖｃは温度と共に減少するので）下記（３）式のようになる。
【００１４】
Ｖｃ（−４０℃）＜Ｖｃｃ＜３＊Ｖｃ（１２５℃） …（３）
【００１５】
上記（３）式で決まるＶｃｃの許容幅は、相転移温度、Ｔｃが高くなるほど拡がる。
【００１６】
ここで、内部動作における電源電圧の変動、強誘電体薄膜における膜厚、配向性のばらつきの影響を排除して、強誘電体メモリ装置の動作を保証するために、Ｖｃｃ、Ｖｃ共に±８％のばらつきを許容するとした時のＴｃの値を見積もる。
【００１７】
仮にＴｃ＝３８０℃、室温（２５℃）での抗電圧をＶｃｒｔとする。上記（１）式から、−４０℃、１２５℃での抗電圧Ｖｃ（−４０℃）、Ｖｃ（１２５℃）を求めると、それぞれ、１．２８７＊Ｖｃｒｔ、０．６０９＊Ｖｃｒｔとなる。したがって、前記（３）式は下記（４）式のようになる。
【００１８】
１．２８７＊Ｖｃｒｔ＜Ｖｃｃ＜１．８２７＊Ｖｃｒｔ …（４）
【００１９】
Ｖｃｒｔに±８％の変動を許すと（Ｖｃｒｔのばらつきは、膜厚のばらつき、組成ばらつきなどに起因し、温度による変動とは別の事象であるので）、（４）式は下記（５）式のようになる。
【００２０】
１．３９＊Ｖｃｒｔ＜Ｖｃｃ＜１．６８＊Ｖｃｒｔ …（５）
【００２１】
Ｖｃｃの中心値を（５）式から求めると、Ｖｃｃ＝１．５４＊Ｖｃｒｔとなる。この中心値に±８％のばらつきを許容すると、Ｖｃｃは１．４２＊Ｖｃｒｔと１．６７＊Ｖｃｒｔの範囲にあることなり、（５）式を満たすことになる。
【００２２】
したがって、Ｖｃｃ、Ｖｃ共に±８％のばらつきを許容し、メモリの動作保証温度を−４０℃から１２５℃とすると、クロスポイント型において使用すべき強誘電体薄膜はキュリー温度Ｔｃが３８０℃を超える材料を選択することとなる。
【００２３】
本発明の強誘電体メモリ装置は、強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置であって、Ｖｃｒｔを２５℃における強誘電体薄膜の抗電圧の平均値とし、前記強誘電体薄膜の分極反転電荷量Ｐｒを印加電圧Ｖの関数Ｐｒ（Ｖ）として、２５℃における分極反転電荷量Ｐｒが、０．５６４＜Ｐｒ（Ｖ＝２．１５７＊Ｖｃｒｔ）／Ｐｒ（Ｖ＝１．５＊Ｖｃｒｔ）＜１．６９２を満たすものである。
【００２４】
本発明の強誘電体メモリ装置は、強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置であって、Ｖｃｒｔを２５℃における強誘電体薄膜の抗電圧の平均値とし、前記強誘電体薄膜の分極反転電荷量Ｐｒを印加電圧Ｖの関数Ｐｒ（Ｖ）として、２５℃における分極反転電荷量Ｐｒが、０．７６７＜Ｐｒ（Ｖ＝２．２０９＊Ｖｃｒｔ）／Ｐｒ（Ｖ＝１．４４０＊Ｖｃｒｔ）＜２．３００
を満たすものである。
【００２５】
本発明の強誘電体メモリ装置は、強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置であって、Ｖｃｒｔを２５℃における強誘電体薄膜の抗電圧の平均値とし、前記強誘電体薄膜の分極反転電荷量Ｐｒを印加電圧Ｖの関数Ｐｒ（Ｖ）として、２５℃における分極反転電荷量Ｐｒが、０．６０３＜Ｐｒ（Ｖ＝２．３１＊Ｖｃｒｔ）／Ｐｒ（Ｖ＝１．３４０＊Ｖｃｒｔ）＜１．８０８
を満たすものである。
【００２６】
本発明の強誘電体メモリ装置は、強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置であって、Ｖｃｒｔを２５℃における強誘電体薄膜の抗電圧の平均値とし、前記強誘電体薄膜の分極反転電荷量Ｐｒを印加電圧Ｖの関数Ｐｒ（Ｖ）として、２５℃における分極反転電荷量Ｐｒが、０．６４３＜Ｐｒ（Ｖ＝２．５３＊Ｖｃｒｔ）／Ｐｒ（Ｖ＝１．２０＊Ｖｃｒｔ）＜１．９２６を満たすものである。
【００２７】
ここで、強誘電体キャパシタのＰ（分極率）−Ｅ（抗電界）ヒステリシス特性における、クロスポイント型の強誘電体メモリ装置の適切な角型性・飽和性に関して説明する。
【００２８】
強誘電体の抗電界Ｅｃは、Ｔｃ（キュリー温度）と前記（１）式の関係に従い温度変化（温度と共に減少）する。また残留自発分極Ｐｒは、Ｔｃ（キュリー温度）と下記（６）式の関係に従い温度変化（温度と共に減少）する。
【００２９】
Ｐｒ＝ｂ（Ｔｃ−Ｔ）１／２ …（６）
【００３０】
前述のように、理想的な分極反転が成される強誘電体材料を用いたとする時のクロスポイント型の強誘電体メモリ装置の動作限界は、前記（２）式のＶｃ＜Ｖｃｃ＜３＊Ｖｃなる条件で決まる。ここで、Ｖｃは理想的には、Ｖｃ＝ｔ＊Ｅｃ（ただしｔは膜厚を表す）となり、強誘電体薄膜の抗電圧である。
【００３１】
いま、強誘電体メモリ装置の動作保証温度を−４０℃から１２５℃までであるとし、Ｖｃｃがある値に固定されているとする。この場合には、読み出し可能な残留自発分極値は、前記（１）式に従う温度依存性と同時に、Ｖｃの温度による変動によって、ＶｃｃのＶｃに対する割合（倍率）の変化により影響を受ける。この影響は相補的であるので、材料の設計の仕方を工夫すると読み出し可能な電荷量の温度変動を減らすことができる。
【００３２】
以下、例を用いて具体的な条件を説明する。
【００３３】
仮に、Ｖｃｃ＝１．５４＊Ｖｃｒｔとする（ここでＶｃｒｔは、室温での抗電界である）。ヒステリシス曲線から得られる残留分極の印加電圧依存性は温度変化に対し相似であるとする。図６に模式的に示したように、「残留分極の相対値を、抗電圧で規格化した印加電圧の関数として表すと、温度によらず共通の関数になる」と仮定する。図６の（ａ）には室温でのヒステリシス曲線の印加電圧依存性が示されている。図６の（ｂ）には、その左図にＶｃｃがＶｃに近い値（室温：２５℃）に固定されている状態のヒステリシス曲線を示し、サンプルの温度が上昇した場合には、その右図に示すように、破線で示すヒステリシス曲線の状態から実線で示すヒステリシス曲線の状態となるので、Ｖｃｃ＞Ｖｃとなり、かつ残留分極Ｐｒは小さくなる。一方、図６の（ｃ）の右図に示すように、Ｖｃｃ＞Ｖｃで固定されている（室温：２５℃）状態を示し、サンプルの温度が下がると、その左図に示すように、破線で示すヒステリシス曲線の状態から実線で示すヒステリシス曲線の状態となるので、Ｖｃｃ≒Ｖｃとなり、かつ残留分極Ｐｒは大きくなる。ここで、（１）と（１’）、（２）と（２’）とは、ヒステリシス曲線の形状が類似している。これは、残留分極−印加電圧特性曲線は相似であることを仮定している。すなわち、相似であることは、分極値と電圧とを規格化すれば同じ曲線で表せることを意味している。
【００３４】
Ｔｃ＝３８０℃の場合には、前記（６）式より、−４０℃および１２５℃での残留自発分極は、Ｐｒ（−４０℃）＝（４２０／３５５）０．５＊Ｐｒｒｔ＝１．０８８＊Ｐｒｒｔ、Ｐｒ（１２５℃）＝（２５５／３５５）０．５＊Ｐｒｒｔ＝０．８４７＊Ｐｒｒｔとなる。
【００３５】
前記（１）式より、−４０℃および１２５℃での強誘電体の抗電界は、Ｅｃ（−４０℃）＝（４２０／３５５）０．５＊Ｅｃｒｔ＝１．２８８＊Ｅｃｒｔ、Ｅｃ（１２５℃）＝（２５５／３５５）１．５＊Ｅｃｒｔ＝０．６０９＊Ｅｃｒｔとなる。ｔは一定であるから、−４０℃および１２５℃での印加電圧Ｖｃｃを、それぞれの温度でのＶｃで規格化すると、下記（７）式、（８）式のようになる。
【００３６】
Ｖｃｃ＝（１．５４／１．２８８）＊Ｖｃ（−４０℃）＝（１．１９６）＊Ｖｃ（−４０℃） …（７）
【００３７】
Ｖｃｃ＝（１．５４／０．６０９）＊Ｖｃ（１２５℃）＝（２．５２９）＊Ｖｃ（１２５℃） …（８）
【００３８】
したがって、もし室温におけるヒステリシスの角型性が、Ｐｒ（印加電圧が２．５３＊Ｖｃｒｔ）／Ｐｒ（印加電圧が１．２０＊Ｖｃｒｔ）＝１．０８８／０．８４７＝１．２８５であったとすると、−４０℃および１２５℃での読み出し可能電荷量は変化しないことになる。
【００３９】
仮に−４０℃および１２５℃の温度範囲で±５０％のＰｒ値の変動を許すとすると、下記（９）式で表される範囲であればよい。
【００４０】
０．６４３＜Ｐｒ（印加電圧が２．５３＊Ｖｃｒｔ）／Ｐｒ（印加電圧が１．２０＊Ｖｃｒｔ）＜１．９２６ …（９）
【００４１】
前記と同様にＴｃ＝５００℃の場合について以下に説明する。
【００４２】
室温（２５℃）での抗電圧の平均値をＶｃｒｔとする。前記（１）式から、−４０℃、１２５℃での抗電圧Ｖｃ（−４０℃）、Ｖｃ（１２５℃）を求めると、それぞれ、１．２１２＊Ｖｃｒｔ、０．７０１＊Ｖｃｒｔとなる。したがって、前記（３）式は下記（１０）式のように記述し直せる。
【００４３】
１．２１２＊Ｖｃｒｔ＜Ｖｃｃ＜２．１０３＊Ｖｃｒｔ …（１０）
【００４４】
いま、Ｖｃｒｔに±８％の変動を許すと（Ｖｃｒｔのばらつきは、膜厚のばらつき、組成ばらつきなどに起因し、温度による変動とは別の事象であるので）、前記（４）式は、下記（１１）式のように表せる。
【００４５】
１．３０９＊Ｖｃｒｔ＜Ｖｃｃ＜１．９３５＊Ｖｃｒｔ …（１１）
【００４６】
Ｖｃｃの中心値を（１１）式から求めると、Ｖｃｃ＝１．６２２＊Ｖｃｒｔとなる。この中心値に±８％のばらつきを許容すると、Ｖｃｃは１．４９＊Ｖｃｒｔと１．７６＊Ｖｃｒｔの範囲にあることになり、（１１）式を満たすことになる。相転移温度が５００℃と更に高くなっている為に、プロセスおよび、回路設計に更に余裕がうまれており、仮に抗電圧に余裕を廻すとすると、±１６％のばらつきが許されることになる。
【００４７】
前記（６）式より、−４０℃および１２５℃での残留自発分極は、Ｐｒ（−４０℃）＝（５４０／４７５）０．５＊Ｐｒｒｔ＝１．０７２＊Ｐｒｒｔ、Ｐｒ（１２５℃）＝（３７５／４７５）０．５＊Ｐｒｒｔ＝０．８８９＊Ｐｒｒｔとなる。
【００４８】
前記（１）式より、−４０℃および１２５℃での強誘電体の抗電界は、Ｅｃ（−４０℃）＝（５４０／４７５）１．５＊Ｅｃｒｔ＝１．２１２＊Ｅｃｒｔ、Ｅｃ（１２５℃）＝（３７５／４７５）１．５＊Ｅｃｒｔ＝０．７０１＊Ｅｃｒｔとなる。Ｖｃｃ＝１．６２＊Ｖｃｒｔとする。ｔは一定であるから、−４０℃および１２５℃での印加電圧Ｖｃｃを、それぞれの温度でのＶｃで規格化すると、下記（１２）式、（１３）式になる。
【００４９】
Ｖｃｃ＝（１．６２／１．２１２）＊Ｖｃ（−４０℃）＝（１．３４）＊Ｖｃ（−４０℃） …（１２）
【００５０】
Ｖｃｃ＝（１．６２／０．７０１）＊Ｖｃ（１２５℃）＝（２．３１）＊Ｖｃ（１２５℃） …（１３）
【００５１】
もし、室温におけるヒステリシスの角型性が、Ｐｒ（印加電圧が２．３１＊Ｖｃｒｔ）／Ｐｒ（印加電圧が１．３４＊Ｖｃｒｔ）＝１．０７２／０．８８９＝１．２０６であったとすると、−４０℃と１２５℃での読み出し可能電荷量は変化しないことになる。
【００５２】
仮に−４０℃と１２５℃の温度範囲で±５０％のＰｒ値の変動を許すとすると、（１４）式で表される範囲であればよい。
【００５３】
０．６０３＜Ｐｒ（印加電圧が２．３１＊Ｖｃｒｔ）／Ｐｒ（印加電圧が１．３４＊Ｖｃｒｔ）＜１．８０８ …（１４）
【００５４】
前記と同様にＴｃ＝６２５℃の場合について以下に説明する。
【００５５】
室温（２５℃）での抗電圧の平均値をＶｃｒｔとする。前記（１）式から、−４０℃、１２５℃での抗電圧Ｖｃ（−４０℃）、Ｖｃ（１２５℃）を求めると、それぞれ、１．１６７＊Ｖｃｒｔ、０．７６１＊Ｖｃｒｔとなる。したがって、前記（３）式は下記（１５）式のようになる。
【００５６】
１．１６７＊Ｖｃｒｔ＜Ｖｃｃ＜２．２３８＊Ｖｃｒｔ …（１５）
【００５７】
室温（２５℃）での抗電圧Ｖｃｒｔに±８％の変動を許すと（Ｖｃｒｔのばらつきは、膜厚のばらつき、組成ばらつきなどに起因し、温度による変動とは別の事象であるので）、前記（４）式は、下記（１６）式のようになる。
【００５８】
１．２６１＊Ｖｃｒｔ＜Ｖｃｃ＜２．１００＊Ｖｃｒｔ …（１６）
【００５９】
Ｖｃｃの中心値を上記（１６）式から求めると、Ｖｃｃ＝１．６８１＊Ｖｃｒｔとなる。この中心値に±８％のばらつきを許容すると、Ｖｃｃは１．５５＊Ｖｃｒｔと１．８１＊Ｖｃｒｔの範囲にあることなり、上記（１６）式を満たすことになる。相転移温度が６２５℃と更に高くなっているために、プロセスおよび、回路設計に更に余裕が生まれており、仮に抗電圧に余裕を廻すとすると、±２０％のばらつきが許されることになる。
【００６０】
前記（６）式より、−４０℃および１２５℃での残留自発分極は、Ｐｒ（−４０℃）＝（６６５／６００）０．５＊Ｐｒｒｔ＝１．０５３＊Ｐｒｒｔ、Ｐｒ（１２５℃）＝（５００／６００）０．５＊Ｐｒｒｔ＝０．９１３＊Ｐｒｒｔとなる。
【００６１】
前記（１）式より、−４０℃および１２５℃での強誘電体の抗電界は、Ｅｃ（−４０℃）＝（６６５／６００）１．５＊Ｅｃｒｔ＝１．１６７＊Ｅｃｒｔ、Ｅｃ（１２５℃）＝（５００／６００）１．５＊Ｅｃｒｔ＝０．７６１＊Ｅｃｒｔとなる。Ｖｃｃ＝１．６８１＊Ｖｃｒｔとする。ｔは一定であるから、−４０℃および１２５℃での印加電圧を、それぞれの温度でのＶｃで規格化すると下記（１７）式、（１８）式のようになる。
【００６２】
Ｖｃｃ＝（１．６８１／１．１６７）＊Ｖｃ（−４０℃）＝（１．４４０）＊Ｖｃ（−４０℃） …（１７）
【００６３】
Ｖｃｃ＝（１．６８１／０．７６１）＊Ｖｃ（１２５℃）＝（２．２０９）＊Ｖｃ（１２５℃） …（１８）
【００６４】
もし、室温におけるヒステリシスの角型性が、Ｐｒ（印加電圧が２．２０９＊Ｖｃｒｔ）／Ｐｒ（印加電圧が１．４４０＊Ｖｃｒｔ）＝１．０５３／０．９１３＝１．１５３であったとすると、−４０℃と１２５℃での読み出し可能電荷量は変化しないことになる。
【００６５】
仮に−４０℃と１２５℃の温度範囲で±５０％のＰｒ値の変動を許すとすると、（１９）式で表される範囲であればよい。
【００６６】
０．７６７＜Ｐｒ（印加電圧が２．２０９＊Ｖｃｒｔ）／Ｐｒ（印加電圧が１．４４０＊Ｖｃｒｔ）＜２．３００ …（１９）
【００６７】
前記と同様にＴｃ＝７２５℃の場合について以下に説明する。
【００６８】
室温（２５℃）での抗電圧の平均値をＶｃｒｔとする。前記（１）式から、−４０℃、１２５℃での抗電圧Ｖｃ（−４０℃）、Ｖｃ（１２５℃）を求めると、それぞれ、１．１４２＊Ｖｃｒｔ、０．７９４＊Ｖｃｒｔとなる。したがって、前記（３）式は下記（２０）式のようになる。
【００６９】
１．１４２＊Ｖｃｒｔ＜Ｖｃｃ＜２．３８２＊Ｖｃｒｔ …（２０）
【００７０】
Ｖｃｒｔに±８％の変動を許すと（Ｖｃｒｔのばらつきは、膜厚のばらつき、組成ばらつきなどに起因し、温度による変動とは別の事象であるので）、前記（４）式は、下記（２１）式になる。
【００７１】
１．２３４＊Ｖｃｒｔ＜Ｖｃｃ＜２．１９１＊Ｖｃｒｔ …（２１）
【００７２】
Ｖｃｃの中心値を上記（２１）式から求めると、Ｖｃｃ＝１．７１３＊Ｖｃｒｔとなる。この中心値に±８％のばらつきを許容すると、Ｖｃｃは１．５８＊Ｖｃｒｔと１．８５＊Ｖｃｒｔの範囲にあることなり、上記（２１）式を満たすことになる。相転移温度が７２５℃とさらに高くなっているために、プロセスおよび回路設計に更に余裕がうまれており、仮に抗電圧に余裕を廻すとすると、±２２％のばらつきが許されることになる。
【００７３】
前記（６）式より、−４０℃および１２５℃での残留自発分極は、Ｐｒ（−４０℃）＝（７６５／７００）０．５＊Ｐｒｒｔ＝１．０４５＊Ｐｒｒｔ、Ｐｒ（１２５℃）＝（６００／７００）０．５＊Ｐｒｒｔ＝０．９２６＊Ｐｒｒｔとなる。
【００７４】
前記（１）式より、−４０℃および１２５℃での強誘電体の抗電界は、Ｅｃ（−４０℃）＝（７６５／７００）１．５＊Ｅｃｒｔ＝１．１４２＊Ｅｃｒｔ、Ｅｃ（１２５℃）＝（６００／７００）１．５＊Ｅｃｒｔ＝０．７９４＊Ｅｃｒｔとなる。Ｖｃｃ＝１．７１３＊Ｖｃｒｔとする。ｔは一定であるから、−４０℃および１２５℃での印加電圧を、それぞれの温度でのＶｃで規格化すると下記（２２）式、（２３）式のようになる。
【００７５】
Ｖｃｃ＝（１．７１３／１．１４２）＊Ｖｃ（−４０℃）＝（１．５）＊Ｖｃ（−４０℃） …（２２）
【００７６】
Ｖｃｃ＝（１．７１３／０．７９４）＊Ｖｃ（１２５℃）＝（２．１５７）＊Ｖｃ（１２５℃） …（２３）
【００７７】
もし、室温におけるヒステリシスの角型性が、Ｐｒ（印加電圧が２．１５７＊Ｖｃｒｔ）／Ｐｒ（印加電圧が１．５＊Ｖｃｒｔ）＝１．０４５／０．９２６＝１．１２９であったとすると、−４０℃と１２５℃での読み出し可能電荷量は変化しないことになる。
【００７８】
仮に−４０℃と１２５℃の温度範囲で±５０％のＰｒ値の変動を許すとすると、（２４）式で表される範囲であればよい。
【００７９】
０．５６４＜Ｐｒ（印加電圧が２．１５７＊Ｖｃｒｔ）／Ｐｒ（印加電圧が１．５＊Ｖｃｒｔ）＜１．６９２ …（２４）
【００８０】
本発明の強誘電体メモリ装置の設計方法は、強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置の設計方法であって、−４０℃における当該強誘電体メモリ装置に用いられるキャパシタの強誘電体薄膜の抗電圧値をＶｃ（−４０℃）とし、１２５℃における当該強誘電体メモリ装置に用いられるキャパシタの強誘電体薄膜の抗電圧値をＶｃ（１２５℃）として、前記強誘電体メモリ装置の駆動電圧Ｖｃｃが、Ｖｃ（−４０℃）＜Ｖｃｃ＜３＊Ｖｃ（１２５℃）なる式で表される範囲で、デバイス動作が成されるように設計される。
【００８１】
上記強誘電体メモリ装置の設計方法では、前記説明した強誘電体メモリ装置と同様な理由で、強誘電体メモリ装置の駆動電圧Ｖｃｃが、Ｖｃ（−４０℃）＜Ｖｃｃ＜３＊Ｖｃ（１２５℃）なる式で表される範囲が規定される。
【００８２】
本発明の強誘電体メモリ装置の設計方法は、強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置の設計方法であって、前記強誘電体薄膜にその相転移温度（Ｔｃ）が３８０℃を超える強誘電体薄膜を用いる。
【００８３】
上記強誘電体メモリ装置の設計方法では、前記説明した強誘電体メモリ装置と同様な理由で、前記強誘電体薄膜にその相転移温度（Ｔｃ）が３８０℃を超える強誘電体薄膜を用いることが規定される。
【００８４】
本発明の強誘電体メモリ装置の設計方法は、強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置の設計方法であって、Ｖｃｒｔを２５℃における強誘電体薄膜の抗電圧の平均値とし、前記強誘電体薄膜の分極反転電荷量Ｐｒを印加電圧Ｖの関数Ｐｒ（Ｖ）として、２５℃における分極反転電荷量Ｐｒが、０．５６４＜Ｐｒ（Ｖ＝２．１５７＊Ｖｃｒｔ）／Ｐｒ（Ｖ＝１．５＊Ｖｃｒｔ）＜１．６９２を満たす強誘電体薄膜を用いる。
【００８５】
本発明の強誘電体メモリ装置の設計方法は、強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置の設計方法であって、Ｖｃｒｔを２５℃における強誘電体薄膜の抗電圧の平均値とし、前記強誘電体薄膜の分極反転電荷量Ｐｒを印加電圧Ｖの関数Ｐｒ（Ｖ）として、２５℃における分極反転電荷量Ｐｒが、０．７６７＜Ｐｒ（Ｖ＝２．２０９＊Ｖｃｒｔ）／Ｐｒ（Ｖ＝１．４４０＊Ｖｃｒｔ）＜２．３００を満たす強誘電体薄膜を用いる。
【００８６】
本発明の強誘電体メモリ装置の設計方法は、強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置の設計方法であって、Ｖｃｒｔを２５℃における強誘電体薄膜の抗電圧の平均値とし、前記強誘電体薄膜の分極反転電荷量Ｐｒを印加電圧Ｖの関数Ｐｒ（Ｖ）として、２５℃における分極反転電荷量Ｐｒが、０．６０３＜Ｐｒ（Ｖ＝２．３１＊Ｖｃｒｔ）／Ｐｒ（Ｖ＝１．３４０＊Ｖｃｒ ｔ）＜１．８０８を満たす強誘電体薄膜を用いる。
【００８７】
本発明の強誘電体メモリ装置の設計方法は、強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置の設計方法であって、Ｖｃｒｔを２５℃における強誘電体薄膜の抗電圧の平均値とし、前記強誘電体薄膜の分極反転電荷量Ｐｒを印加電圧Ｖの関数Ｐｒ（Ｖ）として、２５℃における分極反転電荷量Ｐｒが、０．６４３＜Ｐｒ（Ｖ＝２．５３＊Ｖｃｒｔ）／Ｐｒ（Ｖ＝１．２０＊Ｖｃｒｔ）＜１．９２６を満たす強誘電体薄膜を用いる。
【００８８】
上記強誘電体メモリ装置の設計方法では、前記説明した強誘電体メモリ装置と同様な理由で、２５℃における分極反転電荷量Ｐｒが、上記各条件を満たす強誘電体薄膜を用いることが規定される。
【００８９】
【発明の実施の形態】
本発明の強誘電体メモリ装置に係る第１実施の形態を、図１の概略構成断面図および図２の分極反転電荷量２Ｐｒと印加電圧との関係図によって説明する。
【００９０】
第１実施の形態の強誘電体メモリ装置は、膜厚が９９ｎｍのチタン（Ｔｉ）リッチＰＺＴ（Ｚｒ／Ｔｉ＝１０／９０）を用いて強誘電体キャパシタを作製したものである。なお、ＰＺＴは、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３ ：チタン酸ジルコン酸鉛である。
【００９１】
例えば、図１に示すように、半導体基板１０に素子分離領域１１を形成し、この素子分離領域１１で分離された半導体基板１０の領域にＣＭＯＳトランジスタ１２を形成し、ＣＭＯＳトランジスタ１２を覆う絶縁膜１３を形成する。次いで、キャパシタとＣＭＯＳトランジスタとの接続に必要とされるプラグ１４を絶縁膜１３に形成する。次いで、下部電極を作製するために必用なバリア膜（図示せず）を形成した後、スパッタ法によって、下部電極薄膜を成膜する。下部電極薄膜は、例えば、Ｐｔ／ＩｒＯ２ ／Ｉｒ積層構造薄膜（先に記した金属が上部側）で形成する。続いて、上記下部電極薄膜を所定の幅に加工して、下部電極１５とする。次に、下部電極１５を保護するための被膜（図示せず）、下部電極１５を埋め込むための絶縁膜１６を作製した後、ＣＭＰもしくはエッチバック技術などを用いて、下部電極１５表面が露出するように絶縁膜１６表面を平坦化し、必要に応じて下部電極１５の表面の適正化処理（酸化膜除去、洗浄等）を行う。
【００９２】
次に、例えば、溶液塗布法により強誘電体薄膜１７を作製する。ＰｂＯを１０％過剰に含む（Ｔｉ）リッチＰＺＴ（Ｚｒ／Ｔｉ＝１０／９０）のゾルゲル溶液を用意し、回転塗布法により塗布する。１層の厚みを３３ｎｍとして、３回の塗布と熱処理とを繰り返す。ここで行う熱処理は酸素雰囲気中でのＲＴＡ（急速加熱処理：昇温速度１２５℃／ｓ；６５０℃、３０秒保持）である。３層の塗布とＲＴＡ処理とが終了した後に結晶化の熱処理を行う。典型的には、拡散炉を用いた７００℃の酸素雰囲気中で１時間の熱処理である。結晶化の熱処理が終了した後、必要に応じて、エッチング処理により、強誘電体薄膜１７を複数のキャパシタ、ここでは一例として４個のキャパシタをまとめたサイズに分割する。もし１６ｂｉｔのメモリならば１６個のキャパシタをまとめたサイズに分割する。すなわち、ｂｉｔ数に応じて必要な数のキャパシタをまとめたサイズに分割する。
【００９３】
次に下部電極１５と対称な構造の上部電極薄膜を作製し、エッチングにより所望のパターンに加工して上部電極１８を形成する。その後、拡散炉中で７００℃、１時間の熱処理を行うことにより、特性の回復を図る。次いで、酸化アルミニウム（Ａｌ２ Ｏ３ ）などの保護被膜（図示せず）を成膜した後、層間絶縁膜１９を成膜する。層間絶縁膜１９および保護被膜に必要な熱処理を行い、さらにクロスポイント型の強誘電体メモリ装置のデバイス動作に必要な配線構造（コンタクトホール２０、配線２１等）を作製する。
【００９４】
ここでは、上記製造方法は一例であって、上記製造方法に限定はされない。本発明は、強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置に対して有効である。
【００９５】
本発明の特徴は、キャパシタの強誘電体薄膜材料系の選択にある。図２にＰＺＴキャパシタの２Ｐｒの印加電圧依存性を示す。図２に示す強誘電体は、抗電圧Ｖｃ＝２．０Ｖ、相転移温度は約４８０℃である。
【００９６】
図２から、前記（１４）式に示した比の値、「Ｐｒ（印加電圧が２．３１＊Ｖｃｒｔ）／Ｐｒ（印加電圧が１．３４＊Ｖｃｒｔ）」を求めると、１．１８となる。もし、Ｔｃ＝５００℃であれば、この比の値が１．２０６の時、残留分極の変動がない。したがって、このキャパシタでは、試料温度の上昇に伴い、有効残留分極量は僅かに減少する（ほとんど変化しない）ことが分かる。
【００９７】
また、前記（９）式の比の値「Ｐｒ（印加電圧が２．５３＊Ｖｃ）／Ｐｒ（印加電圧が１．２０＊Ｖｃ）」を求めると、１．２７５となる。この薄膜のキュリー温度は、４８０℃と、３８０℃に比較して高いので、前記（９）式の条件を満たすことは、更に特性に余裕があることを意味する。つまり、この薄膜キャパシタは、クロスポイント型のメモリを安定に動作させるに足りる、「Ｖｃ近傍における、印加電圧に対する２Ｐｒ値の変化の急峻性」を有していることが分かる。
【００９８】
したがって、膜厚が９９ｎｍのチタン（Ｔｉ）リッチＰＺＴ（Ｚｒ／Ｔｉ＝１０／９０）からなる強誘電体薄膜を用いて強誘電体メモリ装置の強誘電体キャパシタを構成すれば、動作温度が−４０℃から１２５℃までの安定した動作保証がなされた、クロスポイント型の強誘電体メモリ装置を提供することが可能になる。
【００９９】
次に、本発明の強誘電体メモリ装置に係る第２実施の形態を、前記図１の概略構成断面図および図３の分極反転電荷量２Ｐｒと印加電圧との関係図によって説明する。
【０１００】
第２実施の形態の強誘電体メモリ装置は、膜厚が１５０ｎｍのチタン（Ｔｉ）リッチＰＺＴ（Ｚｒ／Ｔｉ＝２０／８０）を用いて強誘電体キャパシタを作製したものである。なお、ＰＺＴは、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３ ：チタン酸ジルコン酸鉛である。
【０１０１】
この強誘電体メモリ装置は、一例として前記図１によって説明した構成のものである。この強誘電体薄膜は、以下のようにして形成したものである。すなわち、ＰｂＯを１０％過剰に含むチタン（Ｔｉ）リッチＰＺＴ（Ｚｒ／Ｔｉ＝２０／８０）のゾルゲル溶液を用意し、回転塗布法により塗布する。１層の厚みを５０ｎｍとして、３回の塗布と熱処理を繰り返す。ここで行う熱処理は酸素雰囲気中でのＲＴＡ（急速加熱処理：昇温速度１２５℃／ｓ；６５０℃、３０秒保持）である。３層の塗布とＲＴＡ処理が終了した後に結晶化の熱処理を行う。典型的には、酸素雰囲気中での拡散炉を用いた７００℃での１時間の処理を行って、強誘電体薄膜を形成したものである。
【０１０２】
また本発明は、強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置に対して有効である。
【０１０３】
本発明の特徴は、キャパシタの強誘電体薄膜材料系の選択にある。図３にＰＺＴキャパシタの２Ｐｒの印加電圧依存性を示す。図３に示す強誘電体は、抗電圧Ｖｃ＝１．４Ｖ、相転移温度は約４６０℃である。
【０１０４】
図２から、前記（１４）式に示した比の値、「Ｐｒ（印加電圧が２．３１＊Ｖｃｒｔ）／Ｐｒ（印加電圧が１．３４＊Ｖｃｒｔ）」を求めると、１．２８となる。このキャパシタでは、試料温度の上昇に伴い、有効残留分極量は僅かに減少する（ほとんど変化しない）ことが分かる。また、前記（９）式に示した比の値、「Ｐｒ（印加電圧が２．５３＊Ｖｃ）／Ｐｒ（印加電圧が１．２０＊Ｖｃ）」を求めると、１．６５となる。この薄膜のキュリー温度は、４６０℃と、３８０℃に比較して高いので、前記（９）式の条件を満たすことは、更に特性に余裕があることを意味する。つまり、この薄膜キャパシタは、クロスポイント型のメモリを安定に動作させるに足りる、「Ｖｃ近傍における、印加電圧に対する２Ｐｒ値の変化の急峻性」を有していることが分かる。
【０１０５】
したがって、膜厚が１５０ｎｍのチタン（Ｔｉ）リッチＰＺＴ（Ｚｒ／Ｔｉ＝２０／８０）からなる強誘電体薄膜を用いて強誘電体メモリ装置の強誘電体キャパシタを構成すれば、動作温度が−４０℃から１２５℃までの安定した動作保証がなされた、クロスポイント型の強誘電体メモリ装置を提供することが可能になる。
【０１０６】
次に、本発明の強誘電体メモリ装置に係る第３実施の形態を、前記図１の概略構成断面図および図４の分極反転電荷量２Ｐｒと印加電圧との関係図によって説明する。
【０１０７】
第３実施の形態の強誘電体メモリ装置は、膜厚が１５０ｎｍのＰＺＴ（Ｚｒ／Ｔｉ＝３０／７０）を用いて強誘電体キャパシタを作製したものである。なお、ＰＺＴは、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３ ：チタン酸ジルコン酸鉛である。
【０１０８】
この強誘電体メモリ装置は、一例として前記図１によって説明した構成のものである。この強誘電体薄膜は以下のようにして形成したものである。すなわち、ＰｂＯを１０％過剰に含むＰＺＴ（Ｚｒ／Ｔｉ＝３０／７０）のゾルゲル溶液を用意し、回転塗布法により塗布する。１層の厚みを２５ｎｍとして、２回の塗布と熱処理を繰り返す。ここで行う熱処理は酸素雰囲気中でのＲＴＡ（急速加熱処理：昇温速度１２５℃／ｓ；６５０℃、３０秒保持）である。２層の塗布とＲＴＡ処理が終了した後に結晶化の熱処理を行う。典型的には、酸素雰囲気中での拡散炉を用いた７００℃での１時間の処理を行って、強誘電体薄膜を形成したものである。
【０１０９】
また本発明は、強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置に対して有効である。
【０１１０】
本発明の特徴は、キャパシタの強誘電体薄膜材料系の選択にある。図４にＰＺＴキャパシタの２Ｐｒの印加電圧依存性を示す。図４に示す強誘電体は、抗電圧Ｖｃ＝１Ｖ、相転移温度は約４４５℃である。
【０１１１】
図４から、前記（１４）式に示した比の値、「Ｐｒ（印加電圧が２．３１＊Ｖｃｒｔ）／Ｐｒ（印加電圧が１．３４＊Ｖｃｒｔ）」を求めると、１．３６となる。このキャパシタでは、試料温度の上昇に伴い、有効残留分極量は僅かに減少する（ほとんど変化しない）ことが分かる。また、前記（９）式に示した比の値、「Ｐｒ（印加電圧が２．５３＊Ｖｃ）／Ｐｒ（印加電圧が１．２０＊Ｖｃ）」を求めると、１．７５となる。この薄膜のキュリー温度は、４４５℃と、３８０℃に比較して高いので、前記（９）式の条件を満たすことは、更に特性に余裕があることを意味する。つまり、この薄膜キャパシタは、クロスポイント型のメモリを安定に動作させるに十分な程度の「Ｖｃ近傍における、印加電圧に対する２Ｐｒ値の変化の急峻性」を有していることが分かる。
【０１１２】
したがって、膜厚が１５０ｎｍのＰＺＴ（Ｚｒ／Ｔｉ＝３０／７０）からなる強誘電体薄膜を用いて強誘電体メモリ装置の強誘電体キャパシタを構成すれば、動作温度が−４０℃から１２５℃までの安定した動作保証がなされた、クロスポイント型の強誘電体メモリ装置を提供することが可能になる。
【０１１３】
次に、本発明の強誘電体メモリ装置に係る比較例を、前記図１の概略構成断面図および図５の分極反転電荷量２Ｐｒと印加電圧との関係図によって説明する。
【０１１４】
比較例の強誘電体メモリ装置は、膜厚が２８０ｎｍのＰＺＴ（Ｚｒ／Ｔｉ＝４０／６０）を用いて強誘電体キャパシタを作製したものである。
【０１１５】
この強誘電体メモリ装置は、一例として前記図１によって説明した構成のものである。この強誘電体薄膜は以下のようにして形成したものである。すなわち、ＰｂＯを１０％過剰に含むＰＺＴ（Ｚｒ／Ｔｉ＝４０／６０）のゾルゲル溶液を用意し、回転塗布法により塗布する。１層の厚みを９５ｎｍとして、３回の塗布と熱処理を繰り返す。ここで行う熱処理は酸素雰囲気中でのＲＴＡ（急速加熱処理：昇温速度１２５℃／ｓ；６５０℃、３０秒保持）である。２層の塗布とＲＴＡ処理が終了した後に結晶化の熱処理を行う。典型的には、酸素雰囲気中での拡散炉を用いた７００℃での１時間の処理を行って、結果として、膜厚が２８０ｎｍのＰＺＴからなる強誘電体薄膜を形成したものである。
【０１１６】
図５にＰｂ（Ｚｒ０．４Ｔｉ０．６）Ｏ３ キャパシタの２Ｐｒの印加電圧依存性を示す。図５に示す強誘電体は、抗電圧Ｖｃ＝１．４Ｖ、相転移温度は３８０℃である。
【０１１７】
図５から、前記（２４）式に示した比の値、「Ｐｒ（印加電圧が２．１５７＊Ｖｃｒｔ）／Ｐｒ（印加電圧が１．５＊Ｖｃｒｔ）」を求めると、３となり、前記（２４）式の条件を満たさない。クロスポイント型の強誘電体メモリ装置を安定に動作させるには、印加電圧に対する２Ｐｒ値の、Ｖｃ近傍における変化の急峻性が不十分であることが分かる。
【０１１８】
以上、説明したように、クロスポイント型の強誘電体メモリ装置を安定に動作させるには、クロスポイント型の強誘電体メモリ装置において使用すべき強誘電体薄膜はＴｃが３８０℃を超える材料を選択することが必要になる。また、前記（９）式、（１４）式、（１９）式、（２４）式等の条件を満たす強誘電体薄膜を用いたキャパシタは、クロスポイント型の強誘電体メモリ装置を安定に動作させるに十分な程度の「Ｖｃ近傍における、印加電圧に対する２Ｐｒ値の変化の急峻性」を有していることが分かる。言いかえれば、上記条件を満たす強誘電体薄膜を用いたキャパシタを備えた強誘電体メモリ装置は、−４０℃以上１２５℃の動作温度内で安定した動作が補償されることになる。また、上記条件を満たすように、強誘電体キャパシタの強誘電体薄膜を選択すれば、−４０℃以上１２５℃の動作温度内で安定した動作が補償される強誘電体メモリ装置を設計することが可能になる。
【０１１９】
上記説明では、Ｖｃｃ，Ｖｃ共に±８％のばらつきを許容している。この許容値は、最大で±１０％、好ましくは±８％とする。さらに、許容値を厳しく、例えば±５％に制限することも可能である。
【０１２０】
ここに記載した実施の例示はＰＺＴ系材料薄膜キャパシタに限られているが、材料をＰＺＴ系に限る必要がないことは勿論のことである。表１に高いキュリー温度を有する酸化物強誘電体材料の例として、Ｔｃ＞３８０℃の酸化物強誘電体材料の代表例を示す。
【０１２１】
【表１】
【０１２２】
表１に示した材料組成は典型的なものを示しており、表１に示した組成系に元素の置換、添加などを行い材料特性の改善を図ったものを用いることもまた可能である。例えば、ＰｂをＬａ、Ｓｒ、Ｃａで置換したＰＺＴ、ＰＬＳＣＺＴ（Ｐｂ０．９６Ｌａ０．１Ｓｒ０．２Ｃａ０．１Ｚｒ０．３Ｔｉ０．７Ｏ３ ）や、Ｂｉ層状強誘電体Ｂｉ４Ｔｉ３ Ｏ１２のＢｉをＮｄで置換したＢｉ３．５４Ｎｄ０．４６Ｔｉ３ Ｏ１２など、他の強誘電体薄膜キャパシタ材料（酸化物に限らない）も同様の基準を用いて、材料の組成、成膜、加工条件の選択をすることが可能である。本発明にしたがう選択を通して、安定した動作が可能なクロスポイント型の強誘電体メモリ装置を実現することができる。
【０１２３】
【発明の効果】
以上、説明したように本発明の強誘電体メモリ装置およびその設計方法によれば、クロスポイント型の強誘電体メモリ装置の駆動電圧Ｖｃｃおよび強誘電体薄膜の抗電圧Ｖｃともに±８％のばらつきを許容することができ、強誘電体メモリ装置の動作保証温度が−４０℃から１２５℃までの不揮発性の強誘電体メモリ装置を実現することができる。また、一旦、強誘電体薄膜の材料組成を決定した後は、各請求項に記載した基準にしたがって強誘電体薄膜の良否、すなわち、クロスポイント型の強誘電体メモリ装置を安定に動作させるに十分な程度の「抗電圧Ｖｃ近傍における、印加電圧に対する残留分極２Ｐｒ値の変化の急峻性」を有しているか否かを判定することができる。よって、デバイス設計が容易になり、また、デバイス生産における歩留まりの改善に役立てることができる。
【図面の簡単な説明】
【図１】本発明の強誘電体メモリ装置に係る第１実施の形態を示す概略構成断面図である。
【図２】ＰＺＴ（Ｚｒ／Ｔｉ＝１０／９０）薄膜の残留分極の印加電圧依存性を示す図である。
【図３】ＰＺＴ（Ｚｒ／Ｔｉ＝２０／８０）薄膜の残留分極の印加電圧依存性を示す図である。
【図４】ＰＺＴ（Ｚｒ／Ｔｉ＝３０／７０）薄膜の残留分極の印加電圧依存性を示す図である。
【図５】ＰＺＴ（Ｚｒ／Ｔｉ＝４０／６０）薄膜の残留分極の印加電圧依存性を示す図である。
【図６】Ｖｃｃが固定されている時のＰ−Ｅヒステリシス曲線の温度変化を示す模式図であり、「残留分極の相対値を、抗電圧で規格化した印加電圧の関数として表すと、温度に依らず共通の関数になる」と仮定することの妥当性を示す図である。
【符号の説明】
１５…下部電極、１７…強誘電体薄膜、１８…上部電極
【発明の属する技術分野】
本発明は、強誘電体薄膜を用いたキャパシタを備えた不揮発性の強誘電体メモリ装置に関し、特にクロスポイント型の強誘電体メモリ装置に関する。
【０００２】
【従来の技術】
不揮発性の強誘電体メモリ装置としては、二つのトランジスタと二つのキャパシタ（２Ｔ２Ｃ）を備えたもの（以下２Ｔ２Ｃ型という）、一つのトランジスタと一つのキャパシタ（１Ｔ１Ｃ）を備えたもの（以下１Ｔ１Ｃ型という）、一つのトランジスタ（１Ｔ）を備えたもの（以下１Ｔ型という）、チェーンＦｅＲＡＭなどが提案され、材料特性、プロセス技術の検討が成されてきた。
【０００３】
さらに、近年、ビット線に複数のメモリキャパシタが並列に繋がれていることを特徴とする不揮発性の強誘電体メモリ装置（以下クロスポイント型の強誘電体メモリ装置という）が提案された（特許第３２４６２９４号、特開平９−１２１０３２号、特開平９−１１６１０７号、特開２０００−３４９２４８号等を参照されたい）。この強誘電体メモリ装置では、従来、提案されている２Ｔ２Ｃ型、１Ｔ１Ｃ型、１Ｔ型、チェーンＦｅＲＡＭなど不揮発性の強誘電体メモリ装置における強誘電体薄膜に要求される特性とは異なった特性がより重要になってきている。
【０００４】
【発明が解決しようとする課題】
しかしながら、現在までに、クロスポイント型の強誘電体メモリ装置に最適な材料設計、プロセス設計、デバイス仕様設計の検討はなされてこなかった。そこで、本発明では、クロスポイント型の強誘電体メモリ装置において、最適な強誘電体薄膜を備えた強誘電体メモリ装置およびその設計方法を提供する。
【０００５】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされた強誘電体メモリ装置およびその設計方法である。
【０００６】
本発明の強誘電体メモリ装置は、強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置であって、−４０℃における当該強誘電体メモリ装置に用いられるキャパシタの強誘電体薄膜の抗電圧値をＶｃ（−４０℃）とし、１２５℃における当該強誘電体メモリ装置に用いられるキャパシタの強誘電体薄膜の抗電圧値をＶｃ（１２５℃）として、前記強誘電体メモリ装置の駆動電圧Ｖｃｃが、Ｖｃ（−４０℃）＜Ｖｃｃ＜３＊Ｖｃ（１２５℃）なる式で表される範囲に設定されてデバイス動作が成されるものである。
【０００７】
本発明の強誘電体メモリ装置は、強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置であって、前記強誘電体薄膜の相転移温度（Ｔｃ）が３８０℃を超える強誘電体薄膜からなるものである。
【０００８】
ここで、上記クロスポイント型の強誘電体メモリ装置に要求される、強誘電体薄膜の抗電界について説明する。一般に、強誘電体の抗電界Ｅｃは、キュリー温度（強誘電体相転移温度）Ｔｃと下記の（１）式の関係に従い温度変化（温度と共に減少）する。
【０００９】
Ｅｃ＝ａ（Ｔｃ−Ｔ）３／２ …（１）
【００１０】
理想的な分極反転が成される（つまり、Ｅｃ に対応する印加電圧がかけられた時に瞬時に分極反転が起きる）強誘電体材料を用いた時における上記クロスポイント型の強誘電体メモリ装置の動作限界は、下記の（２）式で表される条件で決まる。
【００１１】
Ｖｃ＜Ｖｃｃ＜３＊Ｖｃ …（２）
【００１２】
ここで、Ｖｃは理想的には、Ｖｃ＝ｔ＊Ｅｃ（ｔは膜厚）となり、強誘電体薄膜の抗電圧である。Ｖｃｃはメモリ動作パルスのパルス電圧（強誘電体メモリ装置の駆動電圧）である。
【００１３】
クロスポイント型の強誘電体メモリ装置では、Ｖｃｃ／３の擾乱パルスが印加される。この擾乱パルスからデータを保護する必要があり、かつデータを書き込むために必要な抗電圧以上のパルス電圧の印加が必要となる。上記式（２）はこのような条件を満たすように決められている。ある温度範囲での動作を保証するためには更に制限が加わる。いま、メモリの動作保証温度を−４０℃から１２５℃までであるとすると、（２）式は、（Ｖｃは温度と共に減少するので）下記（３）式のようになる。
【００１４】
Ｖｃ（−４０℃）＜Ｖｃｃ＜３＊Ｖｃ（１２５℃） …（３）
【００１５】
上記（３）式で決まるＶｃｃの許容幅は、相転移温度、Ｔｃが高くなるほど拡がる。
【００１６】
ここで、内部動作における電源電圧の変動、強誘電体薄膜における膜厚、配向性のばらつきの影響を排除して、強誘電体メモリ装置の動作を保証するために、Ｖｃｃ、Ｖｃ共に±８％のばらつきを許容するとした時のＴｃの値を見積もる。
【００１７】
仮にＴｃ＝３８０℃、室温（２５℃）での抗電圧をＶｃｒｔとする。上記（１）式から、−４０℃、１２５℃での抗電圧Ｖｃ（−４０℃）、Ｖｃ（１２５℃）を求めると、それぞれ、１．２８７＊Ｖｃｒｔ、０．６０９＊Ｖｃｒｔとなる。したがって、前記（３）式は下記（４）式のようになる。
【００１８】
１．２８７＊Ｖｃｒｔ＜Ｖｃｃ＜１．８２７＊Ｖｃｒｔ …（４）
【００１９】
Ｖｃｒｔに±８％の変動を許すと（Ｖｃｒｔのばらつきは、膜厚のばらつき、組成ばらつきなどに起因し、温度による変動とは別の事象であるので）、（４）式は下記（５）式のようになる。
【００２０】
１．３９＊Ｖｃｒｔ＜Ｖｃｃ＜１．６８＊Ｖｃｒｔ …（５）
【００２１】
Ｖｃｃの中心値を（５）式から求めると、Ｖｃｃ＝１．５４＊Ｖｃｒｔとなる。この中心値に±８％のばらつきを許容すると、Ｖｃｃは１．４２＊Ｖｃｒｔと１．６７＊Ｖｃｒｔの範囲にあることなり、（５）式を満たすことになる。
【００２２】
したがって、Ｖｃｃ、Ｖｃ共に±８％のばらつきを許容し、メモリの動作保証温度を−４０℃から１２５℃とすると、クロスポイント型において使用すべき強誘電体薄膜はキュリー温度Ｔｃが３８０℃を超える材料を選択することとなる。
【００２３】
本発明の強誘電体メモリ装置は、強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置であって、Ｖｃｒｔを２５℃における強誘電体薄膜の抗電圧の平均値とし、前記強誘電体薄膜の分極反転電荷量Ｐｒを印加電圧Ｖの関数Ｐｒ（Ｖ）として、２５℃における分極反転電荷量Ｐｒが、０．５６４＜Ｐｒ（Ｖ＝２．１５７＊Ｖｃｒｔ）／Ｐｒ（Ｖ＝１．５＊Ｖｃｒｔ）＜１．６９２を満たすものである。
【００２４】
本発明の強誘電体メモリ装置は、強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置であって、Ｖｃｒｔを２５℃における強誘電体薄膜の抗電圧の平均値とし、前記強誘電体薄膜の分極反転電荷量Ｐｒを印加電圧Ｖの関数Ｐｒ（Ｖ）として、２５℃における分極反転電荷量Ｐｒが、０．７６７＜Ｐｒ（Ｖ＝２．２０９＊Ｖｃｒｔ）／Ｐｒ（Ｖ＝１．４４０＊Ｖｃｒｔ）＜２．３００
を満たすものである。
【００２５】
本発明の強誘電体メモリ装置は、強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置であって、Ｖｃｒｔを２５℃における強誘電体薄膜の抗電圧の平均値とし、前記強誘電体薄膜の分極反転電荷量Ｐｒを印加電圧Ｖの関数Ｐｒ（Ｖ）として、２５℃における分極反転電荷量Ｐｒが、０．６０３＜Ｐｒ（Ｖ＝２．３１＊Ｖｃｒｔ）／Ｐｒ（Ｖ＝１．３４０＊Ｖｃｒｔ）＜１．８０８
を満たすものである。
【００２６】
本発明の強誘電体メモリ装置は、強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置であって、Ｖｃｒｔを２５℃における強誘電体薄膜の抗電圧の平均値とし、前記強誘電体薄膜の分極反転電荷量Ｐｒを印加電圧Ｖの関数Ｐｒ（Ｖ）として、２５℃における分極反転電荷量Ｐｒが、０．６４３＜Ｐｒ（Ｖ＝２．５３＊Ｖｃｒｔ）／Ｐｒ（Ｖ＝１．２０＊Ｖｃｒｔ）＜１．９２６を満たすものである。
【００２７】
ここで、強誘電体キャパシタのＰ（分極率）−Ｅ（抗電界）ヒステリシス特性における、クロスポイント型の強誘電体メモリ装置の適切な角型性・飽和性に関して説明する。
【００２８】
強誘電体の抗電界Ｅｃは、Ｔｃ（キュリー温度）と前記（１）式の関係に従い温度変化（温度と共に減少）する。また残留自発分極Ｐｒは、Ｔｃ（キュリー温度）と下記（６）式の関係に従い温度変化（温度と共に減少）する。
【００２９】
Ｐｒ＝ｂ（Ｔｃ−Ｔ）１／２ …（６）
【００３０】
前述のように、理想的な分極反転が成される強誘電体材料を用いたとする時のクロスポイント型の強誘電体メモリ装置の動作限界は、前記（２）式のＶｃ＜Ｖｃｃ＜３＊Ｖｃなる条件で決まる。ここで、Ｖｃは理想的には、Ｖｃ＝ｔ＊Ｅｃ（ただしｔは膜厚を表す）となり、強誘電体薄膜の抗電圧である。
【００３１】
いま、強誘電体メモリ装置の動作保証温度を−４０℃から１２５℃までであるとし、Ｖｃｃがある値に固定されているとする。この場合には、読み出し可能な残留自発分極値は、前記（１）式に従う温度依存性と同時に、Ｖｃの温度による変動によって、ＶｃｃのＶｃに対する割合（倍率）の変化により影響を受ける。この影響は相補的であるので、材料の設計の仕方を工夫すると読み出し可能な電荷量の温度変動を減らすことができる。
【００３２】
以下、例を用いて具体的な条件を説明する。
【００３３】
仮に、Ｖｃｃ＝１．５４＊Ｖｃｒｔとする（ここでＶｃｒｔは、室温での抗電界である）。ヒステリシス曲線から得られる残留分極の印加電圧依存性は温度変化に対し相似であるとする。図６に模式的に示したように、「残留分極の相対値を、抗電圧で規格化した印加電圧の関数として表すと、温度によらず共通の関数になる」と仮定する。図６の（ａ）には室温でのヒステリシス曲線の印加電圧依存性が示されている。図６の（ｂ）には、その左図にＶｃｃがＶｃに近い値（室温：２５℃）に固定されている状態のヒステリシス曲線を示し、サンプルの温度が上昇した場合には、その右図に示すように、破線で示すヒステリシス曲線の状態から実線で示すヒステリシス曲線の状態となるので、Ｖｃｃ＞Ｖｃとなり、かつ残留分極Ｐｒは小さくなる。一方、図６の（ｃ）の右図に示すように、Ｖｃｃ＞Ｖｃで固定されている（室温：２５℃）状態を示し、サンプルの温度が下がると、その左図に示すように、破線で示すヒステリシス曲線の状態から実線で示すヒステリシス曲線の状態となるので、Ｖｃｃ≒Ｖｃとなり、かつ残留分極Ｐｒは大きくなる。ここで、（１）と（１’）、（２）と（２’）とは、ヒステリシス曲線の形状が類似している。これは、残留分極−印加電圧特性曲線は相似であることを仮定している。すなわち、相似であることは、分極値と電圧とを規格化すれば同じ曲線で表せることを意味している。
【００３４】
Ｔｃ＝３８０℃の場合には、前記（６）式より、−４０℃および１２５℃での残留自発分極は、Ｐｒ（−４０℃）＝（４２０／３５５）０．５＊Ｐｒｒｔ＝１．０８８＊Ｐｒｒｔ、Ｐｒ（１２５℃）＝（２５５／３５５）０．５＊Ｐｒｒｔ＝０．８４７＊Ｐｒｒｔとなる。
【００３５】
前記（１）式より、−４０℃および１２５℃での強誘電体の抗電界は、Ｅｃ（−４０℃）＝（４２０／３５５）０．５＊Ｅｃｒｔ＝１．２８８＊Ｅｃｒｔ、Ｅｃ（１２５℃）＝（２５５／３５５）１．５＊Ｅｃｒｔ＝０．６０９＊Ｅｃｒｔとなる。ｔは一定であるから、−４０℃および１２５℃での印加電圧Ｖｃｃを、それぞれの温度でのＶｃで規格化すると、下記（７）式、（８）式のようになる。
【００３６】
Ｖｃｃ＝（１．５４／１．２８８）＊Ｖｃ（−４０℃）＝（１．１９６）＊Ｖｃ（−４０℃） …（７）
【００３７】
Ｖｃｃ＝（１．５４／０．６０９）＊Ｖｃ（１２５℃）＝（２．５２９）＊Ｖｃ（１２５℃） …（８）
【００３８】
したがって、もし室温におけるヒステリシスの角型性が、Ｐｒ（印加電圧が２．５３＊Ｖｃｒｔ）／Ｐｒ（印加電圧が１．２０＊Ｖｃｒｔ）＝１．０８８／０．８４７＝１．２８５であったとすると、−４０℃および１２５℃での読み出し可能電荷量は変化しないことになる。
【００３９】
仮に−４０℃および１２５℃の温度範囲で±５０％のＰｒ値の変動を許すとすると、下記（９）式で表される範囲であればよい。
【００４０】
０．６４３＜Ｐｒ（印加電圧が２．５３＊Ｖｃｒｔ）／Ｐｒ（印加電圧が１．２０＊Ｖｃｒｔ）＜１．９２６ …（９）
【００４１】
前記と同様にＴｃ＝５００℃の場合について以下に説明する。
【００４２】
室温（２５℃）での抗電圧の平均値をＶｃｒｔとする。前記（１）式から、−４０℃、１２５℃での抗電圧Ｖｃ（−４０℃）、Ｖｃ（１２５℃）を求めると、それぞれ、１．２１２＊Ｖｃｒｔ、０．７０１＊Ｖｃｒｔとなる。したがって、前記（３）式は下記（１０）式のように記述し直せる。
【００４３】
１．２１２＊Ｖｃｒｔ＜Ｖｃｃ＜２．１０３＊Ｖｃｒｔ …（１０）
【００４４】
いま、Ｖｃｒｔに±８％の変動を許すと（Ｖｃｒｔのばらつきは、膜厚のばらつき、組成ばらつきなどに起因し、温度による変動とは別の事象であるので）、前記（４）式は、下記（１１）式のように表せる。
【００４５】
１．３０９＊Ｖｃｒｔ＜Ｖｃｃ＜１．９３５＊Ｖｃｒｔ …（１１）
【００４６】
Ｖｃｃの中心値を（１１）式から求めると、Ｖｃｃ＝１．６２２＊Ｖｃｒｔとなる。この中心値に±８％のばらつきを許容すると、Ｖｃｃは１．４９＊Ｖｃｒｔと１．７６＊Ｖｃｒｔの範囲にあることになり、（１１）式を満たすことになる。相転移温度が５００℃と更に高くなっている為に、プロセスおよび、回路設計に更に余裕がうまれており、仮に抗電圧に余裕を廻すとすると、±１６％のばらつきが許されることになる。
【００４７】
前記（６）式より、−４０℃および１２５℃での残留自発分極は、Ｐｒ（−４０℃）＝（５４０／４７５）０．５＊Ｐｒｒｔ＝１．０７２＊Ｐｒｒｔ、Ｐｒ（１２５℃）＝（３７５／４７５）０．５＊Ｐｒｒｔ＝０．８８９＊Ｐｒｒｔとなる。
【００４８】
前記（１）式より、−４０℃および１２５℃での強誘電体の抗電界は、Ｅｃ（−４０℃）＝（５４０／４７５）１．５＊Ｅｃｒｔ＝１．２１２＊Ｅｃｒｔ、Ｅｃ（１２５℃）＝（３７５／４７５）１．５＊Ｅｃｒｔ＝０．７０１＊Ｅｃｒｔとなる。Ｖｃｃ＝１．６２＊Ｖｃｒｔとする。ｔは一定であるから、−４０℃および１２５℃での印加電圧Ｖｃｃを、それぞれの温度でのＶｃで規格化すると、下記（１２）式、（１３）式になる。
【００４９】
Ｖｃｃ＝（１．６２／１．２１２）＊Ｖｃ（−４０℃）＝（１．３４）＊Ｖｃ（−４０℃） …（１２）
【００５０】
Ｖｃｃ＝（１．６２／０．７０１）＊Ｖｃ（１２５℃）＝（２．３１）＊Ｖｃ（１２５℃） …（１３）
【００５１】
もし、室温におけるヒステリシスの角型性が、Ｐｒ（印加電圧が２．３１＊Ｖｃｒｔ）／Ｐｒ（印加電圧が１．３４＊Ｖｃｒｔ）＝１．０７２／０．８８９＝１．２０６であったとすると、−４０℃と１２５℃での読み出し可能電荷量は変化しないことになる。
【００５２】
仮に−４０℃と１２５℃の温度範囲で±５０％のＰｒ値の変動を許すとすると、（１４）式で表される範囲であればよい。
【００５３】
０．６０３＜Ｐｒ（印加電圧が２．３１＊Ｖｃｒｔ）／Ｐｒ（印加電圧が１．３４＊Ｖｃｒｔ）＜１．８０８ …（１４）
【００５４】
前記と同様にＴｃ＝６２５℃の場合について以下に説明する。
【００５５】
室温（２５℃）での抗電圧の平均値をＶｃｒｔとする。前記（１）式から、−４０℃、１２５℃での抗電圧Ｖｃ（−４０℃）、Ｖｃ（１２５℃）を求めると、それぞれ、１．１６７＊Ｖｃｒｔ、０．７６１＊Ｖｃｒｔとなる。したがって、前記（３）式は下記（１５）式のようになる。
【００５６】
１．１６７＊Ｖｃｒｔ＜Ｖｃｃ＜２．２３８＊Ｖｃｒｔ …（１５）
【００５７】
室温（２５℃）での抗電圧Ｖｃｒｔに±８％の変動を許すと（Ｖｃｒｔのばらつきは、膜厚のばらつき、組成ばらつきなどに起因し、温度による変動とは別の事象であるので）、前記（４）式は、下記（１６）式のようになる。
【００５８】
１．２６１＊Ｖｃｒｔ＜Ｖｃｃ＜２．１００＊Ｖｃｒｔ …（１６）
【００５９】
Ｖｃｃの中心値を上記（１６）式から求めると、Ｖｃｃ＝１．６８１＊Ｖｃｒｔとなる。この中心値に±８％のばらつきを許容すると、Ｖｃｃは１．５５＊Ｖｃｒｔと１．８１＊Ｖｃｒｔの範囲にあることなり、上記（１６）式を満たすことになる。相転移温度が６２５℃と更に高くなっているために、プロセスおよび、回路設計に更に余裕が生まれており、仮に抗電圧に余裕を廻すとすると、±２０％のばらつきが許されることになる。
【００６０】
前記（６）式より、−４０℃および１２５℃での残留自発分極は、Ｐｒ（−４０℃）＝（６６５／６００）０．５＊Ｐｒｒｔ＝１．０５３＊Ｐｒｒｔ、Ｐｒ（１２５℃）＝（５００／６００）０．５＊Ｐｒｒｔ＝０．９１３＊Ｐｒｒｔとなる。
【００６１】
前記（１）式より、−４０℃および１２５℃での強誘電体の抗電界は、Ｅｃ（−４０℃）＝（６６５／６００）１．５＊Ｅｃｒｔ＝１．１６７＊Ｅｃｒｔ、Ｅｃ（１２５℃）＝（５００／６００）１．５＊Ｅｃｒｔ＝０．７６１＊Ｅｃｒｔとなる。Ｖｃｃ＝１．６８１＊Ｖｃｒｔとする。ｔは一定であるから、−４０℃および１２５℃での印加電圧を、それぞれの温度でのＶｃで規格化すると下記（１７）式、（１８）式のようになる。
【００６２】
Ｖｃｃ＝（１．６８１／１．１６７）＊Ｖｃ（−４０℃）＝（１．４４０）＊Ｖｃ（−４０℃） …（１７）
【００６３】
Ｖｃｃ＝（１．６８１／０．７６１）＊Ｖｃ（１２５℃）＝（２．２０９）＊Ｖｃ（１２５℃） …（１８）
【００６４】
もし、室温におけるヒステリシスの角型性が、Ｐｒ（印加電圧が２．２０９＊Ｖｃｒｔ）／Ｐｒ（印加電圧が１．４４０＊Ｖｃｒｔ）＝１．０５３／０．９１３＝１．１５３であったとすると、−４０℃と１２５℃での読み出し可能電荷量は変化しないことになる。
【００６５】
仮に−４０℃と１２５℃の温度範囲で±５０％のＰｒ値の変動を許すとすると、（１９）式で表される範囲であればよい。
【００６６】
０．７６７＜Ｐｒ（印加電圧が２．２０９＊Ｖｃｒｔ）／Ｐｒ（印加電圧が１．４４０＊Ｖｃｒｔ）＜２．３００ …（１９）
【００６７】
前記と同様にＴｃ＝７２５℃の場合について以下に説明する。
【００６８】
室温（２５℃）での抗電圧の平均値をＶｃｒｔとする。前記（１）式から、−４０℃、１２５℃での抗電圧Ｖｃ（−４０℃）、Ｖｃ（１２５℃）を求めると、それぞれ、１．１４２＊Ｖｃｒｔ、０．７９４＊Ｖｃｒｔとなる。したがって、前記（３）式は下記（２０）式のようになる。
【００６９】
１．１４２＊Ｖｃｒｔ＜Ｖｃｃ＜２．３８２＊Ｖｃｒｔ …（２０）
【００７０】
Ｖｃｒｔに±８％の変動を許すと（Ｖｃｒｔのばらつきは、膜厚のばらつき、組成ばらつきなどに起因し、温度による変動とは別の事象であるので）、前記（４）式は、下記（２１）式になる。
【００７１】
１．２３４＊Ｖｃｒｔ＜Ｖｃｃ＜２．１９１＊Ｖｃｒｔ …（２１）
【００７２】
Ｖｃｃの中心値を上記（２１）式から求めると、Ｖｃｃ＝１．７１３＊Ｖｃｒｔとなる。この中心値に±８％のばらつきを許容すると、Ｖｃｃは１．５８＊Ｖｃｒｔと１．８５＊Ｖｃｒｔの範囲にあることなり、上記（２１）式を満たすことになる。相転移温度が７２５℃とさらに高くなっているために、プロセスおよび回路設計に更に余裕がうまれており、仮に抗電圧に余裕を廻すとすると、±２２％のばらつきが許されることになる。
【００７３】
前記（６）式より、−４０℃および１２５℃での残留自発分極は、Ｐｒ（−４０℃）＝（７６５／７００）０．５＊Ｐｒｒｔ＝１．０４５＊Ｐｒｒｔ、Ｐｒ（１２５℃）＝（６００／７００）０．５＊Ｐｒｒｔ＝０．９２６＊Ｐｒｒｔとなる。
【００７４】
前記（１）式より、−４０℃および１２５℃での強誘電体の抗電界は、Ｅｃ（−４０℃）＝（７６５／７００）１．５＊Ｅｃｒｔ＝１．１４２＊Ｅｃｒｔ、Ｅｃ（１２５℃）＝（６００／７００）１．５＊Ｅｃｒｔ＝０．７９４＊Ｅｃｒｔとなる。Ｖｃｃ＝１．７１３＊Ｖｃｒｔとする。ｔは一定であるから、−４０℃および１２５℃での印加電圧を、それぞれの温度でのＶｃで規格化すると下記（２２）式、（２３）式のようになる。
【００７５】
Ｖｃｃ＝（１．７１３／１．１４２）＊Ｖｃ（−４０℃）＝（１．５）＊Ｖｃ（−４０℃） …（２２）
【００７６】
Ｖｃｃ＝（１．７１３／０．７９４）＊Ｖｃ（１２５℃）＝（２．１５７）＊Ｖｃ（１２５℃） …（２３）
【００７７】
もし、室温におけるヒステリシスの角型性が、Ｐｒ（印加電圧が２．１５７＊Ｖｃｒｔ）／Ｐｒ（印加電圧が１．５＊Ｖｃｒｔ）＝１．０４５／０．９２６＝１．１２９であったとすると、−４０℃と１２５℃での読み出し可能電荷量は変化しないことになる。
【００７８】
仮に−４０℃と１２５℃の温度範囲で±５０％のＰｒ値の変動を許すとすると、（２４）式で表される範囲であればよい。
【００７９】
０．５６４＜Ｐｒ（印加電圧が２．１５７＊Ｖｃｒｔ）／Ｐｒ（印加電圧が１．５＊Ｖｃｒｔ）＜１．６９２ …（２４）
【００８０】
本発明の強誘電体メモリ装置の設計方法は、強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置の設計方法であって、−４０℃における当該強誘電体メモリ装置に用いられるキャパシタの強誘電体薄膜の抗電圧値をＶｃ（−４０℃）とし、１２５℃における当該強誘電体メモリ装置に用いられるキャパシタの強誘電体薄膜の抗電圧値をＶｃ（１２５℃）として、前記強誘電体メモリ装置の駆動電圧Ｖｃｃが、Ｖｃ（−４０℃）＜Ｖｃｃ＜３＊Ｖｃ（１２５℃）なる式で表される範囲で、デバイス動作が成されるように設計される。
【００８１】
上記強誘電体メモリ装置の設計方法では、前記説明した強誘電体メモリ装置と同様な理由で、強誘電体メモリ装置の駆動電圧Ｖｃｃが、Ｖｃ（−４０℃）＜Ｖｃｃ＜３＊Ｖｃ（１２５℃）なる式で表される範囲が規定される。
【００８２】
本発明の強誘電体メモリ装置の設計方法は、強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置の設計方法であって、前記強誘電体薄膜にその相転移温度（Ｔｃ）が３８０℃を超える強誘電体薄膜を用いる。
【００８３】
上記強誘電体メモリ装置の設計方法では、前記説明した強誘電体メモリ装置と同様な理由で、前記強誘電体薄膜にその相転移温度（Ｔｃ）が３８０℃を超える強誘電体薄膜を用いることが規定される。
【００８４】
本発明の強誘電体メモリ装置の設計方法は、強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置の設計方法であって、Ｖｃｒｔを２５℃における強誘電体薄膜の抗電圧の平均値とし、前記強誘電体薄膜の分極反転電荷量Ｐｒを印加電圧Ｖの関数Ｐｒ（Ｖ）として、２５℃における分極反転電荷量Ｐｒが、０．５６４＜Ｐｒ（Ｖ＝２．１５７＊Ｖｃｒｔ）／Ｐｒ（Ｖ＝１．５＊Ｖｃｒｔ）＜１．６９２を満たす強誘電体薄膜を用いる。
【００８５】
本発明の強誘電体メモリ装置の設計方法は、強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置の設計方法であって、Ｖｃｒｔを２５℃における強誘電体薄膜の抗電圧の平均値とし、前記強誘電体薄膜の分極反転電荷量Ｐｒを印加電圧Ｖの関数Ｐｒ（Ｖ）として、２５℃における分極反転電荷量Ｐｒが、０．７６７＜Ｐｒ（Ｖ＝２．２０９＊Ｖｃｒｔ）／Ｐｒ（Ｖ＝１．４４０＊Ｖｃｒｔ）＜２．３００を満たす強誘電体薄膜を用いる。
【００８６】
本発明の強誘電体メモリ装置の設計方法は、強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置の設計方法であって、Ｖｃｒｔを２５℃における強誘電体薄膜の抗電圧の平均値とし、前記強誘電体薄膜の分極反転電荷量Ｐｒを印加電圧Ｖの関数Ｐｒ（Ｖ）として、２５℃における分極反転電荷量Ｐｒが、０．６０３＜Ｐｒ（Ｖ＝２．３１＊Ｖｃｒｔ）／Ｐｒ（Ｖ＝１．３４０＊Ｖｃｒ ｔ）＜１．８０８を満たす強誘電体薄膜を用いる。
【００８７】
本発明の強誘電体メモリ装置の設計方法は、強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置の設計方法であって、Ｖｃｒｔを２５℃における強誘電体薄膜の抗電圧の平均値とし、前記強誘電体薄膜の分極反転電荷量Ｐｒを印加電圧Ｖの関数Ｐｒ（Ｖ）として、２５℃における分極反転電荷量Ｐｒが、０．６４３＜Ｐｒ（Ｖ＝２．５３＊Ｖｃｒｔ）／Ｐｒ（Ｖ＝１．２０＊Ｖｃｒｔ）＜１．９２６を満たす強誘電体薄膜を用いる。
【００８８】
上記強誘電体メモリ装置の設計方法では、前記説明した強誘電体メモリ装置と同様な理由で、２５℃における分極反転電荷量Ｐｒが、上記各条件を満たす強誘電体薄膜を用いることが規定される。
【００８９】
【発明の実施の形態】
本発明の強誘電体メモリ装置に係る第１実施の形態を、図１の概略構成断面図および図２の分極反転電荷量２Ｐｒと印加電圧との関係図によって説明する。
【００９０】
第１実施の形態の強誘電体メモリ装置は、膜厚が９９ｎｍのチタン（Ｔｉ）リッチＰＺＴ（Ｚｒ／Ｔｉ＝１０／９０）を用いて強誘電体キャパシタを作製したものである。なお、ＰＺＴは、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３ ：チタン酸ジルコン酸鉛である。
【００９１】
例えば、図１に示すように、半導体基板１０に素子分離領域１１を形成し、この素子分離領域１１で分離された半導体基板１０の領域にＣＭＯＳトランジスタ１２を形成し、ＣＭＯＳトランジスタ１２を覆う絶縁膜１３を形成する。次いで、キャパシタとＣＭＯＳトランジスタとの接続に必要とされるプラグ１４を絶縁膜１３に形成する。次いで、下部電極を作製するために必用なバリア膜（図示せず）を形成した後、スパッタ法によって、下部電極薄膜を成膜する。下部電極薄膜は、例えば、Ｐｔ／ＩｒＯ２ ／Ｉｒ積層構造薄膜（先に記した金属が上部側）で形成する。続いて、上記下部電極薄膜を所定の幅に加工して、下部電極１５とする。次に、下部電極１５を保護するための被膜（図示せず）、下部電極１５を埋め込むための絶縁膜１６を作製した後、ＣＭＰもしくはエッチバック技術などを用いて、下部電極１５表面が露出するように絶縁膜１６表面を平坦化し、必要に応じて下部電極１５の表面の適正化処理（酸化膜除去、洗浄等）を行う。
【００９２】
次に、例えば、溶液塗布法により強誘電体薄膜１７を作製する。ＰｂＯを１０％過剰に含む（Ｔｉ）リッチＰＺＴ（Ｚｒ／Ｔｉ＝１０／９０）のゾルゲル溶液を用意し、回転塗布法により塗布する。１層の厚みを３３ｎｍとして、３回の塗布と熱処理とを繰り返す。ここで行う熱処理は酸素雰囲気中でのＲＴＡ（急速加熱処理：昇温速度１２５℃／ｓ；６５０℃、３０秒保持）である。３層の塗布とＲＴＡ処理とが終了した後に結晶化の熱処理を行う。典型的には、拡散炉を用いた７００℃の酸素雰囲気中で１時間の熱処理である。結晶化の熱処理が終了した後、必要に応じて、エッチング処理により、強誘電体薄膜１７を複数のキャパシタ、ここでは一例として４個のキャパシタをまとめたサイズに分割する。もし１６ｂｉｔのメモリならば１６個のキャパシタをまとめたサイズに分割する。すなわち、ｂｉｔ数に応じて必要な数のキャパシタをまとめたサイズに分割する。
【００９３】
次に下部電極１５と対称な構造の上部電極薄膜を作製し、エッチングにより所望のパターンに加工して上部電極１８を形成する。その後、拡散炉中で７００℃、１時間の熱処理を行うことにより、特性の回復を図る。次いで、酸化アルミニウム（Ａｌ２ Ｏ３ ）などの保護被膜（図示せず）を成膜した後、層間絶縁膜１９を成膜する。層間絶縁膜１９および保護被膜に必要な熱処理を行い、さらにクロスポイント型の強誘電体メモリ装置のデバイス動作に必要な配線構造（コンタクトホール２０、配線２１等）を作製する。
【００９４】
ここでは、上記製造方法は一例であって、上記製造方法に限定はされない。本発明は、強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置に対して有効である。
【００９５】
本発明の特徴は、キャパシタの強誘電体薄膜材料系の選択にある。図２にＰＺＴキャパシタの２Ｐｒの印加電圧依存性を示す。図２に示す強誘電体は、抗電圧Ｖｃ＝２．０Ｖ、相転移温度は約４８０℃である。
【００９６】
図２から、前記（１４）式に示した比の値、「Ｐｒ（印加電圧が２．３１＊Ｖｃｒｔ）／Ｐｒ（印加電圧が１．３４＊Ｖｃｒｔ）」を求めると、１．１８となる。もし、Ｔｃ＝５００℃であれば、この比の値が１．２０６の時、残留分極の変動がない。したがって、このキャパシタでは、試料温度の上昇に伴い、有効残留分極量は僅かに減少する（ほとんど変化しない）ことが分かる。
【００９７】
また、前記（９）式の比の値「Ｐｒ（印加電圧が２．５３＊Ｖｃ）／Ｐｒ（印加電圧が１．２０＊Ｖｃ）」を求めると、１．２７５となる。この薄膜のキュリー温度は、４８０℃と、３８０℃に比較して高いので、前記（９）式の条件を満たすことは、更に特性に余裕があることを意味する。つまり、この薄膜キャパシタは、クロスポイント型のメモリを安定に動作させるに足りる、「Ｖｃ近傍における、印加電圧に対する２Ｐｒ値の変化の急峻性」を有していることが分かる。
【００９８】
したがって、膜厚が９９ｎｍのチタン（Ｔｉ）リッチＰＺＴ（Ｚｒ／Ｔｉ＝１０／９０）からなる強誘電体薄膜を用いて強誘電体メモリ装置の強誘電体キャパシタを構成すれば、動作温度が−４０℃から１２５℃までの安定した動作保証がなされた、クロスポイント型の強誘電体メモリ装置を提供することが可能になる。
【００９９】
次に、本発明の強誘電体メモリ装置に係る第２実施の形態を、前記図１の概略構成断面図および図３の分極反転電荷量２Ｐｒと印加電圧との関係図によって説明する。
【０１００】
第２実施の形態の強誘電体メモリ装置は、膜厚が１５０ｎｍのチタン（Ｔｉ）リッチＰＺＴ（Ｚｒ／Ｔｉ＝２０／８０）を用いて強誘電体キャパシタを作製したものである。なお、ＰＺＴは、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３ ：チタン酸ジルコン酸鉛である。
【０１０１】
この強誘電体メモリ装置は、一例として前記図１によって説明した構成のものである。この強誘電体薄膜は、以下のようにして形成したものである。すなわち、ＰｂＯを１０％過剰に含むチタン（Ｔｉ）リッチＰＺＴ（Ｚｒ／Ｔｉ＝２０／８０）のゾルゲル溶液を用意し、回転塗布法により塗布する。１層の厚みを５０ｎｍとして、３回の塗布と熱処理を繰り返す。ここで行う熱処理は酸素雰囲気中でのＲＴＡ（急速加熱処理：昇温速度１２５℃／ｓ；６５０℃、３０秒保持）である。３層の塗布とＲＴＡ処理が終了した後に結晶化の熱処理を行う。典型的には、酸素雰囲気中での拡散炉を用いた７００℃での１時間の処理を行って、強誘電体薄膜を形成したものである。
【０１０２】
また本発明は、強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置に対して有効である。
【０１０３】
本発明の特徴は、キャパシタの強誘電体薄膜材料系の選択にある。図３にＰＺＴキャパシタの２Ｐｒの印加電圧依存性を示す。図３に示す強誘電体は、抗電圧Ｖｃ＝１．４Ｖ、相転移温度は約４６０℃である。
【０１０４】
図２から、前記（１４）式に示した比の値、「Ｐｒ（印加電圧が２．３１＊Ｖｃｒｔ）／Ｐｒ（印加電圧が１．３４＊Ｖｃｒｔ）」を求めると、１．２８となる。このキャパシタでは、試料温度の上昇に伴い、有効残留分極量は僅かに減少する（ほとんど変化しない）ことが分かる。また、前記（９）式に示した比の値、「Ｐｒ（印加電圧が２．５３＊Ｖｃ）／Ｐｒ（印加電圧が１．２０＊Ｖｃ）」を求めると、１．６５となる。この薄膜のキュリー温度は、４６０℃と、３８０℃に比較して高いので、前記（９）式の条件を満たすことは、更に特性に余裕があることを意味する。つまり、この薄膜キャパシタは、クロスポイント型のメモリを安定に動作させるに足りる、「Ｖｃ近傍における、印加電圧に対する２Ｐｒ値の変化の急峻性」を有していることが分かる。
【０１０５】
したがって、膜厚が１５０ｎｍのチタン（Ｔｉ）リッチＰＺＴ（Ｚｒ／Ｔｉ＝２０／８０）からなる強誘電体薄膜を用いて強誘電体メモリ装置の強誘電体キャパシタを構成すれば、動作温度が−４０℃から１２５℃までの安定した動作保証がなされた、クロスポイント型の強誘電体メモリ装置を提供することが可能になる。
【０１０６】
次に、本発明の強誘電体メモリ装置に係る第３実施の形態を、前記図１の概略構成断面図および図４の分極反転電荷量２Ｐｒと印加電圧との関係図によって説明する。
【０１０７】
第３実施の形態の強誘電体メモリ装置は、膜厚が１５０ｎｍのＰＺＴ（Ｚｒ／Ｔｉ＝３０／７０）を用いて強誘電体キャパシタを作製したものである。なお、ＰＺＴは、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３ ：チタン酸ジルコン酸鉛である。
【０１０８】
この強誘電体メモリ装置は、一例として前記図１によって説明した構成のものである。この強誘電体薄膜は以下のようにして形成したものである。すなわち、ＰｂＯを１０％過剰に含むＰＺＴ（Ｚｒ／Ｔｉ＝３０／７０）のゾルゲル溶液を用意し、回転塗布法により塗布する。１層の厚みを２５ｎｍとして、２回の塗布と熱処理を繰り返す。ここで行う熱処理は酸素雰囲気中でのＲＴＡ（急速加熱処理：昇温速度１２５℃／ｓ；６５０℃、３０秒保持）である。２層の塗布とＲＴＡ処理が終了した後に結晶化の熱処理を行う。典型的には、酸素雰囲気中での拡散炉を用いた７００℃での１時間の処理を行って、強誘電体薄膜を形成したものである。
【０１０９】
また本発明は、強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置に対して有効である。
【０１１０】
本発明の特徴は、キャパシタの強誘電体薄膜材料系の選択にある。図４にＰＺＴキャパシタの２Ｐｒの印加電圧依存性を示す。図４に示す強誘電体は、抗電圧Ｖｃ＝１Ｖ、相転移温度は約４４５℃である。
【０１１１】
図４から、前記（１４）式に示した比の値、「Ｐｒ（印加電圧が２．３１＊Ｖｃｒｔ）／Ｐｒ（印加電圧が１．３４＊Ｖｃｒｔ）」を求めると、１．３６となる。このキャパシタでは、試料温度の上昇に伴い、有効残留分極量は僅かに減少する（ほとんど変化しない）ことが分かる。また、前記（９）式に示した比の値、「Ｐｒ（印加電圧が２．５３＊Ｖｃ）／Ｐｒ（印加電圧が１．２０＊Ｖｃ）」を求めると、１．７５となる。この薄膜のキュリー温度は、４４５℃と、３８０℃に比較して高いので、前記（９）式の条件を満たすことは、更に特性に余裕があることを意味する。つまり、この薄膜キャパシタは、クロスポイント型のメモリを安定に動作させるに十分な程度の「Ｖｃ近傍における、印加電圧に対する２Ｐｒ値の変化の急峻性」を有していることが分かる。
【０１１２】
したがって、膜厚が１５０ｎｍのＰＺＴ（Ｚｒ／Ｔｉ＝３０／７０）からなる強誘電体薄膜を用いて強誘電体メモリ装置の強誘電体キャパシタを構成すれば、動作温度が−４０℃から１２５℃までの安定した動作保証がなされた、クロスポイント型の強誘電体メモリ装置を提供することが可能になる。
【０１１３】
次に、本発明の強誘電体メモリ装置に係る比較例を、前記図１の概略構成断面図および図５の分極反転電荷量２Ｐｒと印加電圧との関係図によって説明する。
【０１１４】
比較例の強誘電体メモリ装置は、膜厚が２８０ｎｍのＰＺＴ（Ｚｒ／Ｔｉ＝４０／６０）を用いて強誘電体キャパシタを作製したものである。
【０１１５】
この強誘電体メモリ装置は、一例として前記図１によって説明した構成のものである。この強誘電体薄膜は以下のようにして形成したものである。すなわち、ＰｂＯを１０％過剰に含むＰＺＴ（Ｚｒ／Ｔｉ＝４０／６０）のゾルゲル溶液を用意し、回転塗布法により塗布する。１層の厚みを９５ｎｍとして、３回の塗布と熱処理を繰り返す。ここで行う熱処理は酸素雰囲気中でのＲＴＡ（急速加熱処理：昇温速度１２５℃／ｓ；６５０℃、３０秒保持）である。２層の塗布とＲＴＡ処理が終了した後に結晶化の熱処理を行う。典型的には、酸素雰囲気中での拡散炉を用いた７００℃での１時間の処理を行って、結果として、膜厚が２８０ｎｍのＰＺＴからなる強誘電体薄膜を形成したものである。
【０１１６】
図５にＰｂ（Ｚｒ０．４Ｔｉ０．６）Ｏ３ キャパシタの２Ｐｒの印加電圧依存性を示す。図５に示す強誘電体は、抗電圧Ｖｃ＝１．４Ｖ、相転移温度は３８０℃である。
【０１１７】
図５から、前記（２４）式に示した比の値、「Ｐｒ（印加電圧が２．１５７＊Ｖｃｒｔ）／Ｐｒ（印加電圧が１．５＊Ｖｃｒｔ）」を求めると、３となり、前記（２４）式の条件を満たさない。クロスポイント型の強誘電体メモリ装置を安定に動作させるには、印加電圧に対する２Ｐｒ値の、Ｖｃ近傍における変化の急峻性が不十分であることが分かる。
【０１１８】
以上、説明したように、クロスポイント型の強誘電体メモリ装置を安定に動作させるには、クロスポイント型の強誘電体メモリ装置において使用すべき強誘電体薄膜はＴｃが３８０℃を超える材料を選択することが必要になる。また、前記（９）式、（１４）式、（１９）式、（２４）式等の条件を満たす強誘電体薄膜を用いたキャパシタは、クロスポイント型の強誘電体メモリ装置を安定に動作させるに十分な程度の「Ｖｃ近傍における、印加電圧に対する２Ｐｒ値の変化の急峻性」を有していることが分かる。言いかえれば、上記条件を満たす強誘電体薄膜を用いたキャパシタを備えた強誘電体メモリ装置は、−４０℃以上１２５℃の動作温度内で安定した動作が補償されることになる。また、上記条件を満たすように、強誘電体キャパシタの強誘電体薄膜を選択すれば、−４０℃以上１２５℃の動作温度内で安定した動作が補償される強誘電体メモリ装置を設計することが可能になる。
【０１１９】
上記説明では、Ｖｃｃ，Ｖｃ共に±８％のばらつきを許容している。この許容値は、最大で±１０％、好ましくは±８％とする。さらに、許容値を厳しく、例えば±５％に制限することも可能である。
【０１２０】
ここに記載した実施の例示はＰＺＴ系材料薄膜キャパシタに限られているが、材料をＰＺＴ系に限る必要がないことは勿論のことである。表１に高いキュリー温度を有する酸化物強誘電体材料の例として、Ｔｃ＞３８０℃の酸化物強誘電体材料の代表例を示す。
【０１２１】
【表１】
表１に示した材料組成は典型的なものを示しており、表１に示した組成系に元素の置換、添加などを行い材料特性の改善を図ったものを用いることもまた可能である。例えば、ＰｂをＬａ、Ｓｒ、Ｃａで置換したＰＺＴ、ＰＬＳＣＺＴ（Ｐｂ０．９６Ｌａ０．１Ｓｒ０．２Ｃａ０．１Ｚｒ０．３Ｔｉ０．７Ｏ３ ）や、Ｂｉ層状強誘電体Ｂｉ４Ｔｉ３ Ｏ１２のＢｉをＮｄで置換したＢｉ３．５４Ｎｄ０．４６Ｔｉ３ Ｏ１２など、他の強誘電体薄膜キャパシタ材料（酸化物に限らない）も同様の基準を用いて、材料の組成、成膜、加工条件の選択をすることが可能である。本発明にしたがう選択を通して、安定した動作が可能なクロスポイント型の強誘電体メモリ装置を実現することができる。
【０１２３】
【発明の効果】
以上、説明したように本発明の強誘電体メモリ装置およびその設計方法によれば、クロスポイント型の強誘電体メモリ装置の駆動電圧Ｖｃｃおよび強誘電体薄膜の抗電圧Ｖｃともに±８％のばらつきを許容することができ、強誘電体メモリ装置の動作保証温度が−４０℃から１２５℃までの不揮発性の強誘電体メモリ装置を実現することができる。また、一旦、強誘電体薄膜の材料組成を決定した後は、各請求項に記載した基準にしたがって強誘電体薄膜の良否、すなわち、クロスポイント型の強誘電体メモリ装置を安定に動作させるに十分な程度の「抗電圧Ｖｃ近傍における、印加電圧に対する残留分極２Ｐｒ値の変化の急峻性」を有しているか否かを判定することができる。よって、デバイス設計が容易になり、また、デバイス生産における歩留まりの改善に役立てることができる。
【図面の簡単な説明】
【図１】本発明の強誘電体メモリ装置に係る第１実施の形態を示す概略構成断面図である。
【図２】ＰＺＴ（Ｚｒ／Ｔｉ＝１０／９０）薄膜の残留分極の印加電圧依存性を示す図である。
【図３】ＰＺＴ（Ｚｒ／Ｔｉ＝２０／８０）薄膜の残留分極の印加電圧依存性を示す図である。
【図４】ＰＺＴ（Ｚｒ／Ｔｉ＝３０／７０）薄膜の残留分極の印加電圧依存性を示す図である。
【図５】ＰＺＴ（Ｚｒ／Ｔｉ＝４０／６０）薄膜の残留分極の印加電圧依存性を示す図である。
【図６】Ｖｃｃが固定されている時のＰ−Ｅヒステリシス曲線の温度変化を示す模式図であり、「残留分極の相対値を、抗電圧で規格化した印加電圧の関数として表すと、温度に依らず共通の関数になる」と仮定することの妥当性を示す図である。
【符号の説明】
１５…下部電極、１７…強誘電体薄膜、１８…上部電極
Claims (22)
- 強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置であって、
−４０℃における当該強誘電体メモリ装置に用いられるキャパシタの強誘電体薄膜の抗電圧値をＶｃ（−４０℃）とし、１２５℃における当該強誘電体メモリ装置に用いられるキャパシタの強誘電体薄膜の抗電圧値をＶｃ（１２５℃）として、前記強誘電体メモリ装置の駆動電圧Ｖｃｃが、
Ｖｃ（−４０℃）＜Ｖｃｃ＜３＊Ｖｃ（１２５℃）
なる式で表される範囲に設定されてデバイス動作が成される
ことを特徴とする強誘電体メモリ装置。 - 強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置であって、
前記強誘電体薄膜の相転移温度（Ｔｃ）が３８０℃を超える強誘電体薄膜からなる
ことを特徴とする強誘電体メモリ装置。 - 前記強誘電体薄膜の相転移温度（Ｔｃ）が３８０℃を超える強誘電体薄膜からなる
ことを特徴とする請求項１記載の強誘電体メモリ装置。 - 強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置であって、
Ｖｃｒｔを２５℃における強誘電体薄膜の抗電圧の平均値とし、
前記強誘電体薄膜の分極反転電荷量Ｐｒを印加電圧Ｖの関数Ｐｒ（Ｖ）として、 ２５℃における分極反転電荷量Ｐｒが、
０．５６４＜Ｐｒ（Ｖ＝２．１５７＊Ｖｃｒｔ）／Ｐｒ（Ｖ＝１．５＊Ｖｃｒｔ）＜１．６９２
を満たす
ことを特徴とする強誘電体メモリ装置。 - 前記強誘電体薄膜の相転移温度（Ｔｃ）が３８０℃を超える強誘電体薄膜からなり、
Ｖｃｒｔを２５℃における強誘電体薄膜の抗電圧の平均値とし、
前記強誘電体薄膜の分極反転電荷量Ｐｒを印加電圧Ｖの関数Ｐｒ（Ｖ）として、 ２５℃における分極反転電荷量Ｐｒが、
０．５６４＜Ｐｒ（Ｖ＝２．１５７＊Ｖｃｒｔ）／Ｐｒ（Ｖ＝１．５＊Ｖｃｒｔ）＜１．６９２
を満たす
ことを特徴とする請求項１記載の強誘電体メモリ装置。 - 強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置であって、
Ｖｃｒｔを２５℃における強誘電体薄膜の抗電圧の平均値とし、
前記強誘電体薄膜の分極反転電荷量Ｐｒを印加電圧Ｖの関数Ｐｒ（Ｖ）として、 ２５℃における分極反転電荷量Ｐｒが、
０．７６７＜Ｐｒ（Ｖ＝２．２０９＊Ｖｃｒｔ）／Ｐｒ（Ｖ＝１．４４０＊Ｖｃｒ ｔ）＜２．３００
を満たす
ことを特徴とする強誘電体メモリ装置。 - 前記強誘電体薄膜の相転移温度（Ｔｃ）が３８０℃を超える強誘電体薄膜からなり、
Ｖｃｒｔを２５℃における強誘電体薄膜の抗電圧の平均値とし、
前記強誘電体薄膜の分極反転電荷量Ｐｒを印加電圧Ｖの関数Ｐｒ（Ｖ）として、 ２５℃における分極反転電荷量Ｐｒが、
０．７６７＜Ｐｒ（Ｖ＝２．２０９＊Ｖｃｒｔ）／Ｐｒ（Ｖ＝１．４４０＊Ｖｃｒ ｔ）＜２．３００
を満たす
ことを特徴とする請求項１記載の強誘電体メモリ装置。 - 強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置であって、
Ｖｃｒｔを２５℃における強誘電体薄膜の抗電圧の平均値とし、
前記強誘電体薄膜の分極反転電荷量Ｐｒを印加電圧Ｖの関数Ｐｒ（Ｖ）として、 ２５℃における分極反転電荷量Ｐｒが、
０．６０３＜Ｐｒ（Ｖ＝２．３１＊Ｖｃｒｔ）／Ｐｒ（Ｖ＝１．３４０＊Ｖｃｒｔ）＜１．８０８
を満たす
ことを特徴とする強誘電体メモリ装置。 - 前記強誘電体薄膜の相転移温度（Ｔｃ）が３８０℃を超える強誘電体薄膜からなり、
Ｖｃｒｔを２５℃における強誘電体薄膜の抗電圧の平均値とし、
前記強誘電体薄膜の分極反転電荷量Ｐｒを印加電圧Ｖの関数Ｐｒ（Ｖ）として、 ２５℃における分極反転電荷量Ｐｒが、
０．６０３＜Ｐｒ（Ｖ＝２．３１＊Ｖｃｒｔ）／Ｐｒ（Ｖ＝１．３４０＊Ｖｃｒｔ）＜１．８０８
を満たす
ことを特徴とする請求項１記載の強誘電体メモリ装置。 - 強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置であって、
Ｖｃｒｔを２５℃における強誘電体薄膜の抗電圧の平均値とし、
前記強誘電体薄膜の分極反転電荷量Ｐｒを印加電圧Ｖの関数Ｐｒ（Ｖ）として、 ２５℃における分極反転電荷量Ｐｒが、
０．６４３＜Ｐｒ（Ｖ＝２．５３＊Ｖｃｒｔ）／Ｐｒ（Ｖ＝１．２０＊Ｖｃｒｔ）＜１．９２６
を満たす
ことを特徴とする強誘電体メモリ装置。 - 前記強誘電体薄膜の相転移温度（Ｔｃ）が３８０℃を超える強誘電体薄膜からなり、
Ｖｃｒｔを２５℃における強誘電体薄膜の抗電圧の平均値とし、
前記強誘電体薄膜の分極反転電荷量Ｐｒを印加電圧Ｖの関数Ｐｒ（Ｖ）として、 ２５℃における分極反転電荷量Ｐｒが、
０．６４３＜Ｐｒ（Ｖ＝２．５３＊Ｖｃｒｔ）／Ｐｒ（Ｖ＝１．２０＊Ｖｃｒｔ）＜１．９２６
を満たす
ことを特徴とする請求項１記載の強誘電体メモリ装置。 - 強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置の設計方法であって、
−４０℃における当該強誘電体メモリ装置に用いられるキャパシタの強誘電体薄膜の抗電圧値をＶｃ（−４０℃）とし、１２５℃における当該強誘電体メモリ装置に用いられるキャパシタの強誘電体薄膜の抗電圧値をＶｃ（１２５℃）として、前記強誘電体メモリ装置の駆動電圧Ｖｃｃが、
Ｖｃ（−４０℃）＜Ｖｃｃ＜３＊Ｖｃ（１２５℃）
なる式で表される範囲で、デバイス動作が成されるように設計される
ことを特徴とする強誘電体メモリ装置の設計方法。 - 強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置の設計方法であって、
前記強誘電体薄膜にその相転移温度（Ｔｃ）が３８０℃を超える強誘電体薄膜を用いる
ことを特徴とする強誘電体メモリ装置の設計方法。 - 前記強誘電体薄膜の相転移温度（Ｔｃ）が３８０℃を超える強誘電体薄膜からなる
ことを特徴とする請求項１２記載の強誘電体メモリ装置の設計方法。 - 強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置の設計方法であって、
Ｖｃｒｔを２５℃における強誘電体薄膜の抗電圧の平均値とし、
前記強誘電体薄膜の分極反転電荷量Ｐｒを印加電圧Ｖの関数Ｐｒ（Ｖ）として、
２５℃における分極反転電荷量Ｐｒが、
０．５６４＜Ｐｒ（Ｖ＝２．１５７＊Ｖｃｒｔ）／Ｐｒ（Ｖ＝１．５＊Ｖｃｒｔ）＜１．６９２
を満たす強誘電体薄膜を用いる
ことを特徴とする強誘電体メモリ装置の設計方法。 - 前記強誘電体薄膜の相転移温度（Ｔｃ）が３８０℃を超える強誘電体薄膜からなり、
Ｖｃｒｔを２５℃における強誘電体薄膜の抗電圧の平均値とし、
前記強誘電体薄膜の分極反転電荷量Ｐｒを印加電圧Ｖの関数Ｐｒ（Ｖ）として、 ２５℃における分極反転電荷量Ｐｒが、
０．５６４＜Ｐｒ（Ｖ＝２．１５７＊Ｖｃｒｔ）／Ｐｒ（Ｖ＝１．５＊Ｖｃｒｔ）＜１．６９２
を満たす強誘電体薄膜を用いる
ことを特徴とする請求項１２記載の強誘電体メモリ装置の設計方法。 - 強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置の設計方法であって、
Ｖｃｒｔを２５℃における強誘電体薄膜の抗電圧の平均値とし、
前記強誘電体薄膜の分極反転電荷量Ｐｒを印加電圧Ｖの関数Ｐｒ（Ｖ）として、 ２５℃における分極反転電荷量Ｐｒが、
０．７６７＜Ｐｒ（Ｖ＝２．２０９＊Ｖｃｒｔ）／Ｐｒ（Ｖ＝１．４４０＊Ｖｃｒ ｔ）＜２．３００
を満たす強誘電体薄膜を用いる
ことを特徴とする強誘電体メモリ装置の設計方法。 - 前記強誘電体薄膜の相転移温度（Ｔｃ）が３８０℃を超える強誘電体薄膜からなり、
Ｖｃｒｔを２５℃における強誘電体薄膜の抗電圧の平均値とし、
前記強誘電体薄膜の分極反転電荷量Ｐｒを印加電圧Ｖの関数Ｐｒ（Ｖ）として、
２５℃における分極反転電荷量Ｐｒが、
０．７６７＜Ｐｒ（Ｖ＝２．２０９＊Ｖｃｒｔ）／Ｐｒ（Ｖ＝１．４４０＊Ｖｃｒ ｔ）＜２．３００
を満たす強誘電体薄膜を用いる
ことを特徴とする請求項１２記載の強誘電体メモリ装置の設計方法。 - 強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置の設計方法であって、
Ｖｃｒｔを２５℃における強誘電体薄膜の抗電圧の平均値とし、
前記強誘電体薄膜の分極反転電荷量Ｐｒを印加電圧Ｖの関数Ｐｒ（Ｖ）として、
２５℃における分極反転電荷量Ｐｒが、
０．６０３＜Ｐｒ（Ｖ＝２．３１＊Ｖｃｒｔ）／Ｐｒ（Ｖ＝１．３４０＊Ｖｃｒｔ）＜１．８０８
を満たす強誘電体薄膜を用いる
ことを特徴とする強誘電体メモリ装置の設計方法。 - 前記強誘電体薄膜の相転移温度（Ｔｃ）が３８０℃を超える強誘電体薄膜からなり、
Ｖｃｒｔを２５℃における強誘電体薄膜の抗電圧の平均値とし、
前記強誘電体薄膜の分極反転電荷量Ｐｒを印加電圧Ｖの関数Ｐｒ（Ｖ）として、
２５℃における分極反転電荷量Ｐｒが、
０．６０３＜Ｐｒ（Ｖ＝２．３１＊Ｖｃｒｔ）／Ｐｒ（Ｖ＝１．３４０＊Ｖｃｒｔ）＜１．８０８
を満たす強誘電体薄膜を用いる
ことを特徴とする請求項１２記載の強誘電体メモリ装置の設計方法。 - 強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置の設計方法であって、
Ｖｃｒｔを２５℃における強誘電体薄膜の抗電圧の平均値とし、
前記強誘電体薄膜の分極反転電荷量Ｐｒを印加電圧Ｖの関数Ｐｒ（Ｖ）として、
２５℃における分極反転電荷量Ｐｒが、
０．６４３＜Ｐｒ（Ｖ＝２．５３＊Ｖｃｒｔ）／Ｐｒ（Ｖ＝１．２０＊Ｖｃｒｔ）＜１．９２６
を満たす強誘電体薄膜を用いる
ことを特徴とする強誘電体メモリ装置の設計方法。 - 前記強誘電体薄膜の相転移温度（Ｔｃ）が３８０℃を超える強誘電体薄膜からなり、
Ｖｃｒｔを２５℃における強誘電体薄膜の抗電圧の平均値とし、
前記強誘電体薄膜の分極反転電荷量Ｐｒを印加電圧Ｖの関数Ｐｒ（Ｖ）として、
２５℃における分極反転電荷量Ｐｒが、
０．６４３＜Ｐｒ（Ｖ＝２．５３＊Ｖｃｒｔ）／Ｐｒ（Ｖ＝１．２０＊Ｖｃｒｔ）＜１．９２６
を満たす強誘電体薄膜を用いる
ことを特徴とする請求項１２記載の強誘電体メモリ装置の設計方法。
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| JP2002170985A JP2004022554A (ja) | 2002-06-12 | 2002-06-12 | 強誘電体メモリ装置およびその設計方法 |
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| JP2004022554A true JP2004022554A (ja) | 2004-01-22 |
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|---|---|---|---|
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|---|---|
| JP (1) | JP2004022554A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7528490B2 (en) | 2004-06-25 | 2009-05-05 | Seiko Epson Corporation | Semiconductor device and ferroelectric memory, and method for manufacturing semiconductor device |
| JP2011134553A (ja) * | 2009-12-24 | 2011-07-07 | Mitsubishi Materials Corp | 誘電体薄膜の形成方法及び該方法により形成された誘電体薄膜 |
| US7998362B2 (en) * | 2005-08-23 | 2011-08-16 | Canon Kabushiki Kaisha | Piezoelectric substance, piezoelectric element, liquid discharge head using piezoelectric element, liquid discharge apparatus, and production method of piezoelectric element |
-
2002
- 2002-06-12 JP JP2002170985A patent/JP2004022554A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7528490B2 (en) | 2004-06-25 | 2009-05-05 | Seiko Epson Corporation | Semiconductor device and ferroelectric memory, and method for manufacturing semiconductor device |
| US7998362B2 (en) * | 2005-08-23 | 2011-08-16 | Canon Kabushiki Kaisha | Piezoelectric substance, piezoelectric element, liquid discharge head using piezoelectric element, liquid discharge apparatus, and production method of piezoelectric element |
| JP2011134553A (ja) * | 2009-12-24 | 2011-07-07 | Mitsubishi Materials Corp | 誘電体薄膜の形成方法及び該方法により形成された誘電体薄膜 |
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