JP2006024748A - 強誘電体キャパシタをもつ半導体装置及びその製造方法 - Google Patents
強誘電体キャパシタをもつ半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2006024748A JP2006024748A JP2004201616A JP2004201616A JP2006024748A JP 2006024748 A JP2006024748 A JP 2006024748A JP 2004201616 A JP2004201616 A JP 2004201616A JP 2004201616 A JP2004201616 A JP 2004201616A JP 2006024748 A JP2006024748 A JP 2006024748A
- Authority
- JP
- Japan
- Prior art keywords
- film
- ferroelectric
- semiconductor device
- ferroelectric capacitor
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Semiconductor Memories (AREA)
Abstract
【解決手段】 強誘電体キャパシタを構成する強誘電体がぺロブスカイト構造をもつ正方晶のPb(Nb,Zr,Ti)O3 [PNZT]からなり、組成比(百分率):Nb/(Nb+Zr+Ti)が3.5%以内であることが基本になっている。
【選択図】なし
Description
(1) 上部電極或いは下部電極と強誘電体膜との界面でショットキ接触のバリアハイト が低下する。
(2) モホロジーに起因する電界集中や粒界への不純物偏析に依って電流が流れる。
(3) 結晶中に欠陥が発生し、リークパスを形成する。
ティー.マツザキとエイチ.フナクボ,ジャーナル・オブ・アプライド・フィジックス 86巻 8号 1999年10月15日 4559−4564頁(T.Matsuzaki and Funakubo,JOURNAL OF APPLIED PHYSICS Vol.86 No.8,15 Oct.1999,pp.4559−4564)
(1) キャパシタの上部電極近傍に於ける欠陥順位の生成を抑制できたことから、バリアハイトが向上した。
(2) 結晶又は界面の欠陥を抑制できたことから、リークパスが低減された。
(1)
ウェーハに於ける基板10には、ゲート電極で代表されるMOSトランジスタ20が形成され、層間絶縁膜には、ソース領域及びドレイン領域を引き出す為に導電接続されたWからなる導電プラグ30が埋め込まれ、ウェーハ表面はCMP(chemical mechanical polishing)に依って平坦化されている。
(2)
スパッタリング法を適用することに依り、導電プラグ30の頂面が表出されている層間絶縁膜上に厚さが200nmのIrからなる下部電極膜40を形成する。尚、下部電極膜40(後記上部電極も同様。)の材料はIrの他にIrOx 、SRO(SrRuO3 )、Ptから選択された少なくとも1種類であって良い。
MOCVD(metalorganic chemical vapour deposition)法を適用することに依り、厚さ5nmのPZT膜を形成し、引き続いて、厚さ115nmのPb(Nb,Zr,Ti)O3 からなるPNZT膜を形成して強誘電体膜50とする。尚、この場合の基板温度は620℃、圧力は5Torrとした。
スパッタリング法を適用することに依り、強誘電体膜50上に厚さが200nmのIrO2 からなる上部電極膜60を形成する。
上部電極膜60を形成したことに依る強誘電体膜50に対するダメージを回復する為、アニール炉内に於いて、温度を550℃としたO2 雰囲気中で60分のファーネスアニールを施す。
(6)
リソグラフィ技術に於けるレジストプロセス、及び、エッチング法を適用し、下部電極膜40、強誘電体膜50、上部電極膜60のパターン化を行って強誘電体キャパシタFCを形成する。
(7)
CVD(chemical vapor deposition)法を適用することに依り、アルミナ(Al2 O3 )からなる保護膜70を形成してから、温度を550℃としたO2 雰囲気中で60分のファーネスアニールを施す。
(8)
厚さ1.5μmのSiO2 からなる第1の層間絶縁膜80を形成してから、CMP法を適用することに依り、第1の層間絶縁膜80の研磨を行って、残し膜厚を強誘電体キャパシタFCの上部電極60上で300nmとする。
(9)
リソグラフィ技術に於けるレジストプロセス並びにエッチング技術を適用することに依り、強誘電体キャパシタFCに接続された導電プラグ30を除く他の導電プラグ30に対応する箇所の第1の層間絶縁膜80をエッチングしてコンタクトホールを形成する。
スパッタリング法を適用することに依り、Ti及びTiNからなるバリア膜を形成し、次いで、CVD法を適用することに依り、W膜を形成し、次いで、CMP法を適用することに依り、W膜並びにバリア膜の研磨を行って、コンタクトホール内に在るものを残して他を除去することで導電プラグ90を形成する。
(11)
CVD法を適用することに依り、厚さが100nmのSiONからなるW酸化防止膜を形成する。
リソグラフィ技術に於けるレジストプロセス、及び、エッチング技術を適用することに依り、第1の層間絶縁膜80のエッチングを行って、強誘電体キャパシタの上部電極60とコンタクトする導電プラグを形成する為のコンタクトホールを形成する。
コンタクトホールを形成したエッチングに起因するダメージを回復する為、アニール炉内に於いて、温度を550℃としたO2 雰囲気中で60分のファーネスアニールを施す。
スパッタリング法を適用ことに依り、第1の層間絶縁膜80側から順に厚さ150nmのTiN膜、厚さ550nmのAl−Cu膜、厚さ5nmのTi膜、厚さ150nmのTiN膜からなる第1の金属配線膜を形成し、その上に厚さ30nmのSiONからなる反射防止膜(図示せず)を成膜後、リソグラフィ技術のレジストプロセス、及び、ドライエッチング法を適用することに依り、第1の金属配線膜のエッチングを行って第1の金属配線100を形成する。尚、図では、第1の金属配線100が3層構造として表されているが、これは、Ti膜が積層構造の密着性を向上させる膜として用られるものである為、図示を省略したことに依る。
強誘電体キャパシタを構成する強誘電体がぺロブスカイト構造をもつ正方晶のPb(Nb,Zr,Ti)O3 [PNZT]からなり、組成比(百分率):Nb/(Nb+Zr+Ti)が3.5%以内であること
を特徴とする強誘電体キャパシタをもつ半導体装置。
下部電極上に形成された強誘電体膜の第1層目がNbが含まれないPb(Zr,Ti)O3 [PZT]からなり、第2層目がNbをドーピングしたPb(Zr,Ti)O3 [PNZT]からなること
を特徴とする強誘電体キャパシタをもつ半導体装置。
強誘電体膜の第1層目の膜厚が10nm以下であること
を特徴とする(付記2)記載の強誘電体キャパシタをもつ半導体装置。
強誘電体膜の第2層目の膜厚が50nm以上150nm以下であること
を特徴とする(付記2)記載の強誘電体キャパシタをもつ半導体装置。
強誘電体膜を挟む上部電極及び下部電極がIrOx 、Ir、SRO、Ptから選択された少なくとも一種類の材料で構成されてなること
を特徴とする(付記1)乃至(付記4)の何れか1記載の強誘電体キャパシタをもつ半導体装置。
(付記1)乃至(付記5)の何れか1に記載した半導体装置に於ける強誘電体膜を成膜する際の基板温度を550℃〜650℃の範囲にすること
を特徴とする強誘電体キャパシタをもつ半導体装置の製造方法。
成膜中のチャンバー内圧力を3Torr〜10Torrの範囲にすること
を特徴とする(付記6)記載の強誘電体キャパシタをもつ半導体装置の製造方法。
20 MOSトランジスタ
30 導電プラグ
40 下部電極膜
50 強誘電体膜
60 上部電極膜
70 保護膜
80 第1の層間絶縁膜
90 導電プラグ
100 第1の金属配線
FC 強誘電体キャパシタ
Claims (5)
- 強誘電体キャパシタを構成する強誘電体がぺロブスカイト構造をもつ正方晶のPb(Nb,Zr,Ti)O3 [PNZT]からなり、組成比(百分率):Nb/(Nb+Zr+Ti)が3.5%以内であること
を特徴とする強誘電体キャパシタをもつ半導体装置。 - 下部電極上に形成された強誘電体膜の第1層目がNbが含まれないPb(Zr,Ti)O3 [PZT]からなり、第2層目がNbをドーピングしたPb(Zr,Ti)O3 [PNZT]からなること
を特徴とする強誘電体キャパシタをもつ半導体装置。 - 強誘電体膜の第1層目の膜厚が10nm以下であること
を特徴とする請求項2記載の強誘電体キャパシタをもつ半導体装置。 - 強誘電体膜の第2層目の膜厚が50nm以上150nm以下であること
を特徴とする請求項2記載の強誘電体キャパシタをもつ半導体装置。 - 強誘電体膜を挟む上部電極及び下部電極がIrOx 、Ir、SRO、Ptから選択された少なくとも一種類の材料で構成されてなること
を特徴とする請求項1乃至請求項4の何れか1記載の強誘電体キャパシタをもつ半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004201616A JP2006024748A (ja) | 2004-07-08 | 2004-07-08 | 強誘電体キャパシタをもつ半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004201616A JP2006024748A (ja) | 2004-07-08 | 2004-07-08 | 強誘電体キャパシタをもつ半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006024748A true JP2006024748A (ja) | 2006-01-26 |
Family
ID=35797807
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004201616A Pending JP2006024748A (ja) | 2004-07-08 | 2004-07-08 | 強誘電体キャパシタをもつ半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006024748A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009076571A (ja) * | 2007-09-19 | 2009-04-09 | Seiko Epson Corp | 強誘電体キャパシタとその製造方法、及び強誘電体メモリ装置 |
JP2010028129A (ja) * | 2009-10-26 | 2010-02-04 | Seiko Epson Corp | 複合酸化物積層体、複合酸化物積層体の製造方法、デバイス |
JP2010166073A (ja) * | 2010-03-08 | 2010-07-29 | Seiko Epson Corp | キャパシタ、強誘電体メモリ装置、アクチュエータおよび液体噴射ヘッド |
US7847372B2 (en) | 2006-05-31 | 2010-12-07 | Seiko Epson Corporation | Ferroelectric capacitor, method of manufacturing ferroelectric capacitor, and ferroelectric memory |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08279599A (ja) * | 1995-03-20 | 1996-10-22 | Samsung Electron Co Ltd | 強誘電性キャパシタの製造方法 |
JPH1154710A (ja) * | 1997-08-07 | 1999-02-26 | Sony Corp | 誘電体薄膜およびその製造方法ならびにそれを用いたキャパシタ |
JPH11233844A (ja) * | 1998-02-13 | 1999-08-27 | Omron Corp | 圧電素子及びその製造方法 |
JP2000344574A (ja) * | 1999-06-04 | 2000-12-12 | Mitsubishi Materials Corp | Pnzt強誘電体薄膜形成用組成物及びpnzt強誘電体薄膜の形成方法 |
JP2002525876A (ja) * | 1998-09-24 | 2002-08-13 | テルコーディア テクノロジーズ インコーポレイテッド | 正方晶度の低い強誘電体薄膜 |
JP2003068991A (ja) * | 2001-08-23 | 2003-03-07 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP2003086586A (ja) * | 2001-09-13 | 2003-03-20 | Murata Mfg Co Ltd | 配向性強誘電体薄膜素子及びその製造方法 |
-
2004
- 2004-07-08 JP JP2004201616A patent/JP2006024748A/ja active Pending
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08279599A (ja) * | 1995-03-20 | 1996-10-22 | Samsung Electron Co Ltd | 強誘電性キャパシタの製造方法 |
JPH1154710A (ja) * | 1997-08-07 | 1999-02-26 | Sony Corp | 誘電体薄膜およびその製造方法ならびにそれを用いたキャパシタ |
JPH11233844A (ja) * | 1998-02-13 | 1999-08-27 | Omron Corp | 圧電素子及びその製造方法 |
JP2002525876A (ja) * | 1998-09-24 | 2002-08-13 | テルコーディア テクノロジーズ インコーポレイテッド | 正方晶度の低い強誘電体薄膜 |
JP2000344574A (ja) * | 1999-06-04 | 2000-12-12 | Mitsubishi Materials Corp | Pnzt強誘電体薄膜形成用組成物及びpnzt強誘電体薄膜の形成方法 |
JP2003068991A (ja) * | 2001-08-23 | 2003-03-07 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP2003086586A (ja) * | 2001-09-13 | 2003-03-20 | Murata Mfg Co Ltd | 配向性強誘電体薄膜素子及びその製造方法 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7847372B2 (en) | 2006-05-31 | 2010-12-07 | Seiko Epson Corporation | Ferroelectric capacitor, method of manufacturing ferroelectric capacitor, and ferroelectric memory |
JP2009076571A (ja) * | 2007-09-19 | 2009-04-09 | Seiko Epson Corp | 強誘電体キャパシタとその製造方法、及び強誘電体メモリ装置 |
JP2010028129A (ja) * | 2009-10-26 | 2010-02-04 | Seiko Epson Corp | 複合酸化物積層体、複合酸化物積層体の製造方法、デバイス |
JP2010166073A (ja) * | 2010-03-08 | 2010-07-29 | Seiko Epson Corp | キャパシタ、強誘電体メモリ装置、アクチュエータおよび液体噴射ヘッド |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4998461B2 (ja) | 半導体装置及びその製造方法 | |
JP4884104B2 (ja) | キャパシタを含む半導体装置及びその製造方法 | |
JP2007266429A (ja) | 半導体装置及びその製造方法 | |
JP4600322B2 (ja) | 強誘電体メモリ装置の製造方法 | |
JP4845624B2 (ja) | 半導体装置とその製造方法 | |
JP4124237B2 (ja) | 強誘電体メモリ装置の製造方法 | |
JP4797717B2 (ja) | 強誘電体メモリ装置、強誘電体メモリ装置の製造方法 | |
JP2007317765A (ja) | 強誘電体メモリおよびその製造方法 | |
JP4105656B2 (ja) | 半導体装置及びその製造方法 | |
JP2003218325A (ja) | 強誘電体膜形成方法及び半導体装置製造方法 | |
JP4605056B2 (ja) | 強誘電体メモリ装置の製造方法 | |
JP4928098B2 (ja) | 強誘電体キャパシタの製造方法 | |
JP5561300B2 (ja) | 半導体装置の製造方法 | |
JP2006024748A (ja) | 強誘電体キャパシタをもつ半導体装置及びその製造方法 | |
JP4433200B2 (ja) | 強誘電体キャパシタおよび半導体装置 | |
JP4802777B2 (ja) | 半導体装置及びその製造方法 | |
JP4579236B2 (ja) | 半導体装置の製造方法 | |
JP5007723B2 (ja) | キャパシタを含む半導体装置及びその製造方法 | |
JP2008205114A (ja) | 強誘電体メモリ装置の製造方法 | |
JP4802781B2 (ja) | 強誘電体メモリ装置の製造方法 | |
KR100801202B1 (ko) | 반도체 장치의 제조 방법 | |
JPH11307733A (ja) | 強誘電体集積回路の製造方法 | |
JP2006261329A (ja) | 強誘電体不揮発性メモリ | |
JP5338800B2 (ja) | 半導体装置の製造方法 | |
JP4802780B2 (ja) | 強誘電体メモリ装置、強誘電体メモリ装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070626 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080730 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091201 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110426 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110622 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110712 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20110915 |