JP2006261329A - 強誘電体不揮発性メモリ - Google Patents

Abstract

【課題】 ファティーグ劣化の生じにくい強誘電体キャパシタを含む強誘電体不揮発性メモリを提供する。
【解決手段】 基板の上に、強誘電体キャパシタが形成されている。強誘電体キャパシタは、基板上に形成された第１の電極、第１の電極の上に配置され、ランダム配向した多結晶の強誘電体材料からなるキャパシタ誘電体膜、及びキャパシタ誘電体膜の上に配置された第２の電極で構成される。強誘電体キャパシタの一方の電極にスイッチング素子が接続されている。
【選択図】 図１

Description

本発明は、強誘電体不揮発性メモリに関し、特に強誘電体膜の残留分極を利用して情報を記憶する強誘電体不揮発性メモリに関する。

下記特許文献１に、１トランジスタ−１キャパシタ型の強誘電体メモリが開示されている。キャパシタ誘電体膜の材料として、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３（ＰＺＴ）、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ_３（ＰＬＺＴ）等の強誘電体材料が用いられる。ＰＺＴやＰＬＺＴは、〈００１〉方向の自発分極を持つ。このため、〈００１〉方向を基板面に垂直に配向（〈００１〉配向）させると、残留分極を最大化できる。ところが、ＰＺＴやＰＬＺＴを〈００１〉配向させることは非常に困難である。

特許文献１に開示された発明では、ＰＺＴやＰＬＺＴを〈１１１〉配向させることにより、比較的大きな残留分極を実現している。強誘電体膜の結晶化工程を、酸化性ガスと非酸化性ガスとの混合雰囲気中で行うことにより、〈１１１〉配向した柱状結晶からなる強誘電体膜を形成することができる。

図５に、特許文献１に開示された強誘電体キャパシタの断面図を模式的に示す。下部電極１００の上に、強誘電体膜１０１が形成され、その上に上部電極が形成されている。強誘電体膜１０１は、複数の柱状結晶粒で構成される。ここで、「柱状結晶粒」とは、多結晶薄膜の底面から上面まで達する結晶粒を意味する。これらの柱状結晶粒は〈１１１〉配向している。すなわち、自発分極方向１０１ａは、基板の法線方向から約５４°傾いている。

特許文献２に、キャパシタの強誘電体膜をＳｒＢｉ_２Ｔａ_２Ｏ_９で形成した強誘電体メモリが開示されている。ＳｒＢｉ_２Ｔａ_２Ｏ_９の（１０５）面を基板面に平行に配向させることにより、優れた特性を有する強誘電体メモリが得られている。

特許文献３に、キャパシタの強誘電体膜をチタン酸ビスマスで形成した強誘電体メモリが開示されている。チタン酸ビスマスを（１１７）優先配向させることにより、優れた特性を有する強誘電体メモリが得られている。

上記特許文献１〜３に開示されたキャパシタの強誘電体膜は、多数の柱状結晶粒で構成されている。これに対し、下記特許文献４に、誘電体薄膜を柱状結晶ではない微細なグレイン構造とすることにより、粒界を経由して流れるリーク電流を低減させる技術が開示されている。

特開２００１−１２６９５５号公報 再公表特許ＷＯ９８／０８２５５号公報 特開平１０−２１４９４５号公報 特開２００２−１１０９３５号公報

キャパシタの強誘電体膜の分極反転動作を繰り返すと、残留分極が減少することが知られている。

図６に、キャパシタの強誘電体膜の分極（Ｐ）−電界（Ｅ）ヒステリシス特性を示す。横軸は、キャパシタに印加する電圧を単位「Ｖ」で表し、縦軸は分極を単位「μＣ／ｃｍ^２」で表す。評価対象の試料は、キャパシタ誘電体膜として厚さ１５０ｎｍのＰＺＴ膜を用いたキャパシタである。

図６の正方形記号は、初期状態におけるヒステリシス特性を示し、菱形記号は、波高値５Ｖ（振幅１０Ｖ）、周波数５０ＭＨｚの矩形波を印加して、分極反転を３×１０^１３回生じさせた後におけるヒステリシス特性を示す。分極反転を繰り返すことにより、残留分極特性が劣化していることがわかる。分極反転を繰り返すことにより生ずる劣化を、ファティーグ劣化と呼ぶ。

ファティーグ劣化した強誘電体キャパシタの断面を透過型電子顕微鏡写真で観察すると、強誘電体膜と電極との界面に、細長い白い領域が見られた。この白い領域は、剥離が生じていることを示している。強誘電体膜と電極との界面に剥離が生ずることにより、強誘電体膜に生ずる分極が低下したと考えられる。

本発明の目的は、ファティーグ劣化の生じにくい強誘電体キャパシタを含む強誘電体不揮発性メモリを提供することである。

本発明の一観点によると、基板の上に形成された第１の電極、該第１の電極の上に配置され、ランダム配向した多結晶の強誘電体材料からなるキャパシタ誘電体膜、及び該キャパシタ誘電体膜の上に配置された第２の電極で構成された強誘電体キャパシタと、前記強誘電体キャパシタの一方の電極に接続されたスイッチング素子とを有する強誘電体不揮発性メモリが提供される。

本発明の他の観点によると、半導体基板の一部の表面上に配置されたゲート絶縁膜と、前記ゲート絶縁膜の上に配置され、ランダム配向した多結晶の強誘電体材料からなる強誘電体膜と、前記強誘電体膜の上に配置されたゲート電極と、前記ゲート電極下のチャネル領域の両側の前記基板の表層部に形成されたソース及びドレイン領域とを有する強誘電体不揮発性メモリが提供される。

キャパシタ誘電体膜を、ランダム配向した多結晶の強誘電体材料で形成することにより、ファティーグ劣化の発生を抑制することができる。

図１に、実施例による強誘電体不揮発性メモリの２つのメモリセルの断面図を示す。ｐ型シリコンからなる表層部を有する半導体基板１の表面に素子分離絶縁膜２が形成され、素子分離絶縁膜２で囲まれた活性領域が画定されている。この活性領域内に、２つのＭＯＳＦＥＴ３ａ及び３ｂが形成されている。

ＭＯＳＦＥＴ３ａは、ゲート絶縁膜７ａ、ゲート電極４ａ、ソース領域５ａ、及びドレイン領域６で構成され、もう一方のＭＯＳＦＥＴ３ｂは、ゲート絶縁膜７ｂ、ゲート電極４ｂ、ソース領域５ｂ、及びドレイン領域６で構成される。ドレイン領域６は、２つのＭＯＳＦＥＴ３ａ及び３ｂで共有される。ソース領域５ａ、５ｂ、及びドレイン領域６は、相対的に低濃度の不純物拡散層内に、相対的に高濃度の不純物拡散層が包含されたダブルドープドドレイン（ＤＤＤ）構造にされている。

酸窒化シリコンからなる被覆膜１０が、ＭＯＳＦＥＴ３ａ、３ｂ及び素子分離絶縁膜２を覆う。被覆膜１０の上に、酸化シリコンからなる層間絶縁膜１１が形成されている。層間絶縁膜１１の上に、キャパシタ２０ａ及び２０ｂが形成されている。キャパシタ２０ａ及び２０ｂは、それぞれＭＯＳＦＥＴ３ａ及び３ｂの近傍に配置される。キャパシタ２０ａは、下部電極１７ａ、キャパシタ誘電体膜１８ａ、及び上部電極１９ａで構成される。もう一方のキャパシタ２０ｂも同様に、下部電極１７ｂ、キャパシタ誘電体膜１８ｂ、及び上部電極１９ｂで構成される。

下部電極１７ａ及び１７ｂは、白金（Ｐｔ）で形成され、上部電極１９ａ及び１９ｂは、酸化イリジウムで形成される。キャパシタ誘電体膜１８ａ及び１８ｂは、ＰＺＴで形成される。下部電極１７ａ及び１７ｂを、白金に代えて、イリジウム（Ｉｒ）で形成してもよい。上部電極１９ａ及び１９ｂを、酸化イリジウムに代えて、Ｐｔ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、Ｐｄ、ＳｒＲｕＯ_３等で形成してもよい。キャパシタ誘電体膜１８ａ及び１８ｂを、ＰＺＴに代えて、ＰＬＺＴ、ＳｒＢｉ_２Ｔａ_２Ｏ_９、Ｂｉ_４Ｔｉ_３Ｏ_１２、ＢａＢｉ_２Ｔａ_２Ｏ_９、（Ｐｂ，Ｃａ，Ｓｒ，Ｌａ）（Ｚｒ，Ｔｉ，Ｎｂ）Ｏ_３、ＳｒＢｉ_２（Ｔｉ，Ｔａ，Ｎｂ）_２Ｏ_９、（Ｂｉ，Ｌａ）_４Ｔｉ_３Ｏ_１２等の強誘電体材料で形成してもよい。

層間絶縁膜１１とキャパシタ２０ａとの間に、チタン（Ｔｉ）層と窒化チタン（ＴｉＮ）層とからなるバリアメタル層１２ａ、タングステン（Ｗ）からなる配向制御層１５ａ及びチタン（Ｔｉ）からなる密着層１６ａが基板側からこの順番に積層された積層構造体が配置されている。もう一方のキャパシタ２０ｂの下にも、同様にバリアメタル層（密着層）１２ｂ、配向制御層１５ｂ及び密着層１６ｂが配置されている。

次に、図２（Ａ）〜図２（Ｅ）を参照して、実施例による強誘電体不揮発性メモリの製造方法について説明する。

図２（Ａ）に示すように、シリコンからなる半導体基板１の表面に、素子分離絶縁膜２を形成する。素子分離絶縁膜２は、例えばシリコン局所酸化（ＬＯＣＯＳ）またはシャロートレンチアイソレーション（ＳＴＩ）により形成することができる。素子分離絶縁膜２により、半導体表面が露出した活性領域が画定される。活性領域の表層部はｐ型である。

活性領域内に、周知の方法でＭＯＳＦＥＴ３ａ及び３ｂを形成する。以下、ＭＯＳＦＥＴ３ａ及び３ｂの形成方法を、簡単に説明する。まず、活性領域の表面を熱酸化することによりゲート絶縁膜を形成する。このゲート絶縁膜上に、ポリシリコン層と高融点金属シリサイド層とを積層する。この２層をパターニングすることにより、ゲート電極４ａ及び４ｂを形成する。

ゲート電極４ａ及び４ｂをマスクとして、ＤＤＤ構造を有するソース及びドレインの低濃度領域を形成するためのｎ型不純物のイオン注入を行う。ゲート電極４ａ及び４ｂの側面上に、サイドウォールスペーサを形成する。ゲート電極４ａ及び４ｂと、サイドウォールスペーサとをマスクとして、ＤＤＤ構造を有するソース及びドレインの高濃度領域を形成するためのｎ型不純物のイオン注入を行う。活性化アニールを行うことにより、ソース領域５ａ、５ｂ、及びドレイン領域６が形成される。ドレイン領域６は、２つのＭＯＳＦＥＴ３ａ及び３ｂで共有される。

ＭＯＳＦＥＴ３ａ、３ｂ、及び素子分離絶縁膜２を覆うように、酸窒化シリコンからなる被覆膜１０を、化学気相堆積（ＣＶＤ）により形成する。被覆膜１０の上に、酸化シリコンからなる層間絶縁膜１１を、ＣＶＤにより形成し、その表面の平坦化を行う。

層間絶縁膜１１の上に、チタン層と窒化チタン層とからなるバリアメタル層１２、タングステン（Ｗ）からなる配向制御層１５、チタン（Ｔｉ）からなる密着層１６、白金（Ｐｔ）からなる下部電極層１７をスパッタリングにより形成する。配向制御層１５、密着層１６、及び下部電極層１７の厚さは、例えば、それぞれ１００ｎｍ、２０ｎｍ、及び１５０ｎｍである。密着層１６をチタンの代わりにチタン酸化物またはチタン窒化物で形成してもよい。下部電極層１７を、白金の代わりにイリジウム（Ｉｒ）で形成してもよい。

下部電極層１７の上に、ＰＺＴからなるキャパシタ誘電体膜１８を形成する。以下、キャパシタ誘電体膜１８の形成方法について説明する。カルシウム（Ｃａ）及びストロンチウム（Ｓｒ）を添加したアモルファス状態のＰＺＴ膜を、スパッタリングにより形成する。ＰＺＴ膜の厚さは、例えば１００ｎｍ〜２００ｎｍとする。アルゴン（Ａｒ）及び酸素（Ｏ_２）を含む雰囲気中において、例えば５００℃〜６５０℃で９０秒間の急速熱処理を行う。さらに、酸素雰囲気中において、例えば７００℃〜７５０℃で６０秒間の急速熱処理を行う。この熱処理により、ＰＺＴ膜が結晶化されるとともに、酸素欠損の補償が行われる。

スパッタリングに代えて、有機金属化学気相堆積（ＭＯＣＶＤ）やゾルゲル法により、ＰＺＴ膜を形成することも可能である。

キャパシタ誘電体膜１８の上に、酸化イリジウムからなる厚さ２００ｎｍ〜３００ｎｍの上部電極層１９を、スパッタリングにより形成する。

図２（Ｂ）に示すように、ドライエッチングにより、上部電極層１９をパターニングして、上部電極１９ａ及び１９ｂを形成する。上部電極１９ａ及び１９ｂを形成した後、酸素雰囲気中において６５０℃で６０分間の回復アニールを行う。回復アニールを行うことにより、上部電極層１９を形成するときにキャパシタ誘電体膜１８が受けた物理的損傷等を回復させることができる。

図２（Ｃ）に示すように、キャパシタ誘電体膜１８を、ドライエッチングによりパターニングして、キャパシタ誘電体膜１８ａ及び１８ｂを形成する。さらに、下部電極層１７、密着層１６、配向制御層１５、及びバリアメタル層１２を、ドライエッチングによりパターニングし、下部電極１７ａ、１７ｂ、密着層１６ａ、１６ｂ、配向制御層１５ａ、１５ｂ、及びバリアメタル層１２ａ、１２ｂを形成する。上部電極層１９をパターニングするときのエッチングマスク、キャパシタ誘電体膜１８をパターニングするときのエッチングマスク、及び下部電極層１７をエッチングするときのエッチングマスクは、それぞれ異なる。下部電極層１７、密着層１６、配向制御層１５、及びバリアメタル層１２は、同一のエッチングマスクを用いてパターニングされる。

その後、酸素雰囲気中において、６５０℃で６０分間の回復アニールを行う。この回復アニールにより、ドライエッチング中にキャパシタ誘電体膜１８ａ及び１８ｂ内に導入された損傷を回復させることができる。一方の下部電極１７ａ、キャパシタ誘電体膜１８ａ、及び上部電極１９ａが、一方の強誘電体キャパシタ２０ａを構成し、他方の下部電極１７ｂ、キャパシタ誘電体膜１８ｂ、及び上部電極１９ｂが、他方の強誘電体キャパシタ２０ｂを構成する。

図２（Ｄ）に示すように、層間絶縁膜１１の上に、２層目の層間絶縁膜３０を形成する。２層目の層間絶縁膜３０は、例えば、酸素とテトラエチルオルソシリケート（ＴＥＯＳ）とを用いたＣＶＤにより形成することができる。

図２（Ｅ）に示すように、被覆膜１０、層間絶縁膜１１、２層目の層間絶縁膜３０に、ビアホール２１ａ、２１ｂ、及び２２を形成する。ビアホール２１ａ、２１ｂ、及び２２の底面に、それぞれソース領域５ａ、５ｂ、及びドレイン領域６の表面の一部が露出する。バリアメタル層でビアホール２１ａ、２１ｂ、及び２２の内面を被覆し、さらにビアホール内をタングステン膜で充填する。バリアメタル層は、例えば、チタン（Ｔｉ）層と窒化チタン（ＴｉＮ）層との２層構造を有する。化学機械研磨（ＣＭＰ）を行うことにより、余分な部分のバリアメタル層及びタングステン層を除去する。これにより、ビアホール２１ａ、２１ｂ、及び２２内が導電性プラグ２５ａ、２５ｂ、及び２６で充填される。

図１に示すように、２層目の層間絶縁膜３０に、ビアホール３２ａ及び３２ｂを形成する。ビアホール３２ａ及び３２ｂの底面に、それぞれキャパシタ２０ａ及び２０ｂの上部電極１９ａ及び１９ｂの表面の一部が露出する。ビアホール３２ａ及び３２ｂの内面、及び層間絶縁膜３０の上面を、下側バリアメタル層３５で覆う。全面にアルミニウム（Ａｌ）層３６を形成し、その上面を上側バリアメタル層３７で覆う。下側バリアメタル層３５及び上側バリアメタル層３７は、共にチタン層と窒化チタン層とで構成された２層構造を有する。

下側バリアメタル層３５、アルミニウム層３６、及び上側バリアメタル層３７をパターニングすることにより、配線３８ａ、３８ｂ、及び３９を形成する。ソース領域５ａが、導電性プラグ２５ａ及び配線３８ａを経由して上部電極１９ａに接続される。もう一方のソース領域５ｂが、導電性プラグ２５ｂ及び配線３８ｂを経由して上部電極１９ｂに接続される。配線３９は、導電性プラグ２６を介してドレイン領域６に接続される。

さらに、配線３８ａ、３８ｂ、及び３９の上に、上層の多層配線（図示せず）を形成する。

図３に、キャパシタ２０ａ、その下の配向制御層１５ａ及び密着層１６ａの断面図を示す。密着層１６ａは、下部電極１７ａの密着性を高める機能を有する。タングステンからなる配向制御層１５ａを配置しない場合には、図５に示したように、柱状結晶粒で構成されたキャパシタ誘電体膜が得られる。これは、下地の下部電極１７ａを形成する白金が〈１１１〉配向しやすく、その上に形成されるＰＺＴ等が下地の配向状態を引き継ぐためである。

タングステンからなる配向制御層１５ａを挿入すると、その上に形成される密着層１６ａ及び下部電極１７ａの配向が崩れる。その上には、〈１１１〉配向した柱状結晶が成長せず、微結晶粒で構成された強誘電体膜１８ａが形成される。柱状結晶粒で構成された薄膜と異なり、強誘電体膜１８ａの厚さ方向に関して複数の微結晶粒が存在する。微結晶粒の配向方向はランダムである。Ｘ線回折パターンにおいて、特定の結晶面指数に対応する大きなピークのみが現れる場合、及び特定の結晶面指数に対応するピークが、他の結晶面指数に対応するピークに比べて著しく大きな場合には、特定の方向に優先的に配向していると考えられる。種々の結晶面指数に対応するピークが現れ、かつピークの大きさに優位性が無い場合には、ランダムに配向していると考えられる。また、微結晶粒が非常に小さくなると、ピークが殆ど現れなくなる。また、断面方向から観察した電子線回折パターンにおいて、基板の法線方向に特定の結晶面指数に対応する回折スポットのみが現れる場合には、特定の方向に優先的に配向していると考えられる。回折スポットの分布がランダムである場合には、ランダムに配向していると考えられる。

上記実施例では、配向制御層１５ａをタングステンで形成したが、その上に形成される密着層１６ａや下部電極１７ａの配向を乱す性質を持つ他の材料で形成してもよい。このような材料の例として、アルミニウム、シリコン、コバルト、ニッケル、銅、ゲルマニウム、ジルコニウム、ニオブ、ルテニウム、タンタル、及びこれらの化合物等が挙げられる。また、密着層１６ａを配置しなくても下部電極１７ａの十分な密着強度を確保できる場合には、密着層１６ａを省略してもよい。

次に、実施例の効果について説明する。強誘電体材料は、電界（Ｅ）と分極（Ｐ）との間でヒステリシス特性を示すのみならず、圧電効果をも示す。強誘電体材料に電界を印加すると、分極方向に伸縮が生ずる。この伸縮による機械的ストレスが繰り返されることにより、剥離が生じると考えられる。

図３に示したように、強誘電体膜１８ａがランダム配向した微結晶粒で構成されている場合には、自発分極の方向（〈００１〉軸の方向）が揃っておらず、ばらばらである。このため、強誘電体膜１８ａ内に発生する応力や歪が分散される。これにより、強誘電体膜１８ａと下部電極１７ａとの界面、及び強誘電体膜１８ａと上部電極１９ａとの界面で剥離が生じにくいと考えられる。

上述のように、実施例による強誘電体不揮発性メモリにおいては、強誘電体キャパシタの分極反転に起因するファティーグ劣化を抑制することができる。ファティーグ劣化の抑制効果を高めるために、強誘電体膜の微結晶粒の粒径を１５０ｎｍ以下にすることが好ましい。

上記実施例では、１トランジスタ−１キャパシタ型の強誘電体メモリについて説明したが、ランダム配向した強誘電体膜は、１トランジスタ型の強誘電体メモリに適用することも可能である。

図４に、１トランジスタ型の強誘電体メモリに用いられるＭＦＩＳ型ＦＥＴの断面図を示す。シリコンからなる半導体基板７０の表面に素子分離絶縁膜７１が形成され、活性領域が画定されている。活性領域内に、ＭＦＩＳ型ＦＥＴが形成されている。基板表層部のチャネル領域８０を挟むようにソース領域７８及びドレイン領域７９が形成されている。チャネル領域８０の上に、酸化シリコン等の絶縁物からなるゲート絶縁膜７２、バリアメタル層７８、配向制御層７３、密着層７４、フローティング電極７５、強誘電体膜７６、及びゲート電極７７が形成されている。バリアメタル層７８からゲート電極７７までの積層構造は、図１に示した実施例のバリアメタル層１２ａから上部電極１９ａまでの積層構造と同一である。

図４に示したＭＦＩＳ型ＦＥＴにおいても、強誘電体膜７６とその上下の膜との界面における剥離の発生を抑制することができる。

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

上記実施例から、以下の付記に示す発明が導出される。

（付記１）
基板の上に形成された第１の電極、該第１の電極の上に配置され、ランダム配向した多結晶の強誘電体材料からなるキャパシタ誘電体膜、及び該キャパシタ誘電体膜の上に配置された第２の電極で構成された強誘電体キャパシタと、
前記強誘電体キャパシタの一方の電極に接続されたスイッチング素子と
を有する強誘電体不揮発性メモリ。

（付記２）
さらに、前記基板と前記第１の電極との間に配置された配向制御層を有し、該配向制御層は、前記第１の電極を形成する導電材料をランダム配向させる機能を有する付記１に記載の強誘電体不揮発性メモリ。

（付記３）
前記キャパシタ誘電体膜が、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ_３、ＳｒＢｉ_２Ｔａ_２Ｏ_９、Ｂｉ_４Ｔｉ_３Ｏ_１２、ＢａＢｉ_２Ｔａ_２Ｏ_９、（Ｐｂ，Ｃａ，Ｓｒ，Ｌａ）（Ｚｒ，Ｔｉ，Ｎｂ）Ｏ_３、ＳｒＢｉ_２（Ｔｉ，Ｔａ，Ｎｂ）_２Ｏ_９、（Ｂｉ，Ｌａ）_４Ｔｉ_３Ｏ_１２からなる群より選択された強誘電体材料で形成されている付記１または２に記載の強誘電体不揮発性メモリ。

（付記４）
前記キャパシタ誘電体膜の結晶粒径が１５０ｎｍ以下である付記１〜３のいずれかに記載の強誘電体不揮発性メモリ。

（付記５）
さらに、前記基板の上に形成され、前記スイッチング素子を介して、前記強誘電体キャパシタに、前記キャパシタ誘電体膜の残留分極の向きを反転させる大きさの電圧を印加する制御回路を有する付記１〜４のいずれかに記載の強誘電体不揮発性メモリ。

（付記６）
半導体基板の一部の表面上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜の上に配置され、ランダム配向した多結晶の強誘電体材料からなる強誘電体膜と、
前記強誘電体膜の上に配置されたゲート電極と、
前記ゲート電極下のチャネル領域の両側の前記基板の表層部に形成されたソース及びドレイン領域と
を有する強誘電体不揮発性メモリ。

（付記７）
さらに、前記ゲート絶縁膜と前記強誘電体膜との間に配置された配向制御層と、該配向制御層の上に配置されたフローティング電極とを有し、該配向制御層は、前記フローティング電極を形成する導電材料をランダム配向させる機能を有する付記６に記載の強誘電体不揮発性メモリ。

（付記８）
前記強誘電体膜が、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ_３、ＳｒＢｉ_２Ｔａ_２Ｏ_９、Ｂｉ_４Ｔｉ_３Ｏ_１２、ＢａＢｉ_２Ｔａ_２Ｏ_９、（Ｐｂ，Ｃａ，Ｓｒ，Ｌａ）（Ｚｒ，Ｔｉ，Ｎｂ）Ｏ_３、ＳｒＢｉ_２（Ｔｉ，Ｔａ，Ｎｂ）_２Ｏ_９、（Ｂｉ，Ｌａ）_４Ｔｉ_３Ｏ_１２からなる群より選択された強誘電体材料で形成されている付記６または７に記載の強誘電体不揮発性メモリ。

（付記９）
前記強誘電体膜の結晶粒径が１５０ｎｍ以下である付記６〜８のいずれかに記載の強誘電体不揮発性メモリ。

（付記１０）
さらに、前記半導体基板の上に形成され、前記チャネル領域と前記ゲート電極との間に、前記強誘電体膜の残留分極の向きを反転させる大きさの電圧を印加する制御回路を有する付記６〜９のいずれかに記載の強誘電体不揮発性メモリ。

実施例による強誘電体不揮発性メモリの断面図である。 実施例による強誘電体不揮発性メモリの製造方法を説明するための製造途中における装置の断面図（その１）である。 実施例による強誘電体不揮発性メモリの製造方法を説明するための製造途中における装置の断面図（その２）である。 実施例による強誘電体不揮発性メモリの製造方法を説明するための製造途中における装置の断面図（その３）である。 実施例による強誘電体不揮発性メモリの製造方法を説明するための製造途中における装置の断面図（その４）である。 実施例による強誘電体不揮発性メモリの製造方法を説明するための製造途中における装置の断面図（その５）である。 実施例による強誘電体不揮発性メモリに使用される強誘電体キャパシタの断面図である。 他の実施例による強誘電体不揮発性メモリの断面図である。 従来の強誘電体不揮発性メモリに用いられているキャパシタの断面図である。 従来の強誘電体不揮発性メモリに用いられているキャパシタの分極特性を示すグラフである。

符号の説明

１、７０ 半導体基板
２、７１ 素子分離絶縁膜
３ａ、３ｂ ＭＯＳＦＥＴ
４ａ、４ｂ、７７ ゲート電極
５ａ、５ｂ ソース領域
６ ドレイン領域
７ａ、７ｂ、７２ ゲート絶縁膜
１０ 被覆膜
１１、３０ 層間絶縁膜
１２、７８ バリアメタル層
１５、７３ 配向制御層
１６、７４ 密着層
１７ 下部電極層
１８ キャパシタ誘電体膜
１９ 上部電極層
２０ａ、２０ｂ キャパシタ
２１ａ、２１ｂ、２２、３２ａ、３２ｂ ビアホール
２５ａ、２５ｂ、２６ 導電性プラグ
３５、３７ バリアメタル層
３６ アルミニウム層
３８ａ、３８ｂ、３９ 配線
７５ フローティング電極
７６ 強誘電体膜

Claims (5)

1. 基板の上に形成された第１の電極、該第１の電極の上に配置され、ランダム配向した多結晶の強誘電体材料からなるキャパシタ誘電体膜、及び該キャパシタ誘電体膜の上に配置された第２の電極で構成された強誘電体キャパシタと、
   前記強誘電体キャパシタの一方の電極に接続されたスイッチング素子と
   を有する強誘電体不揮発性メモリ。
2. さらに、前記基板と前記第１の電極との間に配置された配向制御層を有し、該配向制御層は、前記第１の電極を形成する導電材料をランダム配向させる機能を有する請求項１に記載の強誘電体不揮発性メモリ。
3. 前記キャパシタ誘電体膜が、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ_３、ＳｒＢｉ_２Ｔａ_２Ｏ_９、Ｂｉ_４Ｔｉ_３Ｏ_１２、ＢａＢｉ_２Ｔａ_２Ｏ_９、（Ｐｂ，Ｃａ，Ｓｒ，Ｌａ）（Ｚｒ，Ｔｉ，Ｎｂ）Ｏ_３、ＳｒＢｉ_２（Ｔｉ，Ｔａ，Ｎｂ）_２Ｏ_９、（Ｂｉ，Ｌａ）_４Ｔｉ_３Ｏ_１２からなる群より選択された強誘電体材料で形成されている請求項１または２に記載の強誘電体不揮発性メモリ。
4. 半導体基板の一部の表面上に配置されたゲート絶縁膜と、
   前記ゲート絶縁膜の上に配置され、ランダム配向した多結晶の強誘電体材料からなる強誘電体膜と、
   前記強誘電体膜の上に配置されたゲート電極と、
   前記ゲート電極下のチャネル領域の両側の前記基板の表層部に形成されたソース及びドレイン領域と
   を有する強誘電体不揮発性メモリ。
5. さらに、前記ゲート絶縁膜と前記強誘電体膜との間に配置された配向制御層と、該配向制御層の上に配置されたフローティング電極とを有し、該配向制御層は、前記フローティング電極を形成する導電材料をランダム配向させる機能を有する請求項４に記載の強誘電体不揮発性メモリ。

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