JP2006261483A - 強誘電体キャパシタ及びその製造方法 - Google Patents
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Abstract
【課題】 製造途中における電気的特性の劣化を防止することが可能な強誘電体キャパシタを提供する。
【解決手段】 基板上、強誘電体材料からなるキャパシタ誘電体膜が形成されている。キャパシタ誘電体膜の上に上部電極が配置されている。上部電極は、平均粒径が１０ｎｍ以下の微結晶粒で構成され、かつ合計の厚さが１００ｎｍよりも厚い微結晶層を含む。
【選択図】 図１
【解決手段】 基板上、強誘電体材料からなるキャパシタ誘電体膜が形成されている。キャパシタ誘電体膜の上に上部電極が配置されている。上部電極は、平均粒径が１０ｎｍ以下の微結晶粒で構成され、かつ合計の厚さが１００ｎｍよりも厚い微結晶層を含む。
【選択図】 図１
Description
本発明は、強誘電体キャパシタ及びその製造方法に関し、特に強誘電体メモリへの適用に適した強誘電体キャパシタ及びその製造方法に関する。
１トランジスタ−１キャパシタ型の強誘電体メモリに用いられる強誘電体キャパシタは、白金（Ｐｔ）またはイリジウム（Ｉｒ）等からなる下部電極、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３（ＰＺＴ）等の強誘電体からなるキャパシタ誘電体膜、及びイリジウム酸化物等からなる上部電極がこの順番に積層された積層構造を有する。上部電極は、通常スパッタリング等によりアモルファス相のイリジウム酸化物層を堆積させた後、熱処理を行って結晶化させることにより形成される。
強誘電体キャパシタを形成した後に、その上に層間絶縁膜が形成される。この層間絶縁膜を形成するときに、強誘電体キャパシタの電気的特性が劣化することが知られている。劣化の原因は、層間絶縁膜形成時に用いられる原料ガス中の水素が上部電極の粒界に沿って拡散し、イリジウムの触媒作用によって水素が活性化され、キャパシタ誘電体膜を還元してしまうためと考えられる。
下記の特許文献１に、上部電極をイリジウム酸化物層とイリジウム層との２層構造にすることにより、強誘電体キャパシタの電気的特性の劣化を防止する技術が開示されている。特許文献２に、上部電極をアモルファス相のイリジウム酸化物で形成することにより、水素に対するバリアとして作用させる技術が開示されている。
特許文献３に、上部電極を、平均粒径が５０ｎｍ以下のイリジウム酸化物の微結晶の集合体で形成し、粒界に鉛（Ｐｂ）を偏析させる技術が開示されている。これにより水素の拡散を抑制し、強誘電体キャパシタの劣化を防止することができる。特許文献４に、上部電極をＩｒＯ１．４からなる下層と、ＩｒＯ２からなる上層との２層構造とした強誘電体キャパシタが開示されている。このような２層構造にすることにより、強誘電体キャパシタの劣化を防止することができる。
従来の強誘電体キャパシタの上部電極の構成では、電気的特性劣化を防止する機能が十分ではない。
本発明の目的は、製造途中における電気的特性の劣化を防止することが可能な強誘電体キャパシタ及びその製造方法を提供することである。
本発明の一観点によると、基板上に形成された強誘電体材料からなるキャパシタ誘電体膜と、前記キャパシタ誘電体膜の上に配置され、平均粒径が１０ｎｍ以下の微結晶粒で構成され、かつ合計の厚さが１００ｎｍよりも厚い微結晶層を含む上部電極とを有する強誘電体キャパシタが提供される。
本発明の他の観点によると、（ａ）基板の上に強誘電体材料からなるキャパシタ誘電体膜を形成する工程と、（ｂ）前記キャパシタ誘電体膜の上に、導電材料からなる膜の堆積と、堆積した膜を結晶化するための熱処理とを、同一の導電材料を用いて複数回繰り返すことにより、上部電極を形成する工程とを有する強誘電体キャパシタの製造方法が提供される。
平均粒径１０ｎｍ以下の微結晶粒で構成される厚さ１００ｎｍよりも厚い微結晶層を配置することにより、上部電極を通して水素が拡散し、キャパシタ誘電体膜まで到達することを抑制することができる。これにより、強誘電体キャパシタの電気的特性の劣化を防止することができる。
図１（Ａ）〜図１（Ｄ）を参照して、第１の実施例による強誘電体キャパシタの製造方法について説明する。
図１（Ａ）に示すように、下地基板５０の上に、ＰＺＴ等の強誘電体材料からなるキャパシタ誘電体膜５１を形成する。下地基板５０は、その表面にＰｔまたはＩｒ等からなる下部電極を有する。キャパシタ誘電体膜５１は、例えば、スパッタリング、ＭＯＣＶＤ、ゾルゲル法等により形成される。以下、スパッタリングによりＰＺＴ膜を形成する方法について説明する。
例えばＣａ及びＳｒを添加したＰＺＴ膜を、スパッタリングにより堆積させる。ＰＺＴ膜の厚さは、例えば１００〜２００ｎｍ程度とする。スパッタリングにより堆積したＰＺＴ膜はアモルファス状態である。アルゴン（Ａｒ）及び酸素（Ｏ２）を含む雰囲気中において、５００〜６００℃で９０秒間の急速熱処理を行う。次に、酸素雰囲気中において、７５０℃で６０秒間の急速熱処理を行う。この熱処理により、ＰＺＴ膜が結晶化すると共に、酸素欠損が補償される。
ＰＺＴ膜をＭＯＣＶＤで堆積させる場合には、原料ガスとして、Ｐｂ（ＤＰＭ）２、Ｚｒ（ＤＭＨＤ）４、Ｔｉ（Ｏ−ｉＰｒ）２（ＤＰＭ）を用い、溶媒としてＴＨＦを用いる。成膜温度は、６００℃〜６５０℃とする。
キャパシタ誘電体膜５１の上に、イリジウムをターゲットとして用いた反応性スパッタリングによりイリジウム酸化物からなる第１の上部電極５２を形成する。成膜時の基板温度は１００℃とし、第１の上部電極５２の厚さは、例えば５０ｎｍとする。この条件で成膜すると、アモルファス状態の上部電極５２が得られる。
図１（Ｂ）に示すように、アルゴン及び酸素を含む雰囲気中において、６５０℃で２０秒間の熱処理を行うことにより、第１の上部電極５２を結晶化させる。なお、熱処理温度を６５０℃〜７５０℃の範囲から選択することが可能である。この熱処理により、平均粒径１０ｎｍ以下の微結晶粒で構成された上部電極５２が得られる。微結晶粒は、上部電極５２の厚さ方向及び面内方向にランダムに分布する。
図１（Ｃ）に示すように、第１の上部電極５２の上に、イリジウム酸化物からなる第２の上部電極５３を堆積させる。成膜条件は、図１（Ａ）に示した第１の上部電極５２の成膜条件と同じであり、第２の上電極５３の厚さは、約１５０ｎｍとする。
図１（Ｄ）に示すように、第２の上部電極５３を結晶化させるための熱処理を行う。熱処理条件は、図１（Ｂ）の工程で説明した第１の上部電極５２の熱処理条件と同じである。この熱処理により、第２の上部電極５３のうち、基板側の一部分に、多数の微結晶粒で構成された微結晶層５３ａが形成され、その上に多数の柱状結晶粒で構成された柱状結晶層５３ｂが形成される。微結晶層５３ａを構成する微結晶粒の平均粒径は１０ｎｍ以下であり、微結晶粒が、基板の面内方向及び厚さ方向にランダムに分布する。微結晶層５３ａの厚さは、約５０ｎｍである。柱状結晶層５３ｂを構成する柱状結晶粒の各々は、柱状結晶層５３ｂの底面から上面まで達する。基板面内方向に関しては、柱状結晶粒はランダムに分布する。
第１の実施例による方法では、微結晶粒で構成された第１の上部電極５２と、第２の上部電極５３の微結晶層５３ａとの合計の厚さが約１００ｎｍになる。スパッタリングにより成膜するイリジウム酸化物層を厚くしても、結晶化のための熱処理を行った後に得られる微結晶層の厚さは、高々５０ｎｍ程度であり、その上には、柱状結晶粒が形成される。１回の成膜及び熱処理で５０ｎｍよりも厚い微結晶層を形成することは困難である。
第１の実施例のように、イリジウム酸化物層の成膜工程と、多結晶化のための熱処理工程とを２回ずつ繰り返すことにより、微結晶層の合計の厚さを５０ｎｍよりも厚くすることができる。柱状結晶層５３ｂ内では、その粒界に沿って水素が拡散しやすい。これに対し、微結晶粒が厚さ方向にもランダムに配列した微結晶層５３ａや第１の上部電極５２内では、厚さ方向に連続的に延在する粒界、及びこれに沿う水素の拡散路が遮断される。その結果、後工程で基板が水素雰囲気に晒された場合に、水素の拡散が抑制され、キャパシタ誘電体膜５１が還元されることを防止できる。これにより、強誘電体キャパシタの電気的特性の劣化を防止することができる。
水素の拡散を抑制する十分な効果を得るために、第１の上部電極５２及び微結晶層５３ａを構成する微結晶粒の平均粒径を１０ｎｍ以下にすることが好ましい。なお、第１及び第２の上部電極５２及び５３をアモルファス状態のままにしておくと、後の熱処理において、予期せぬ結晶化が生じてしまうことがある。微結晶構造にされた膜は、その後の熱処理においても結晶構造が変化せず、アモルファス状態の膜に比べて安定である。
第１の実施例では、図１（Ａ）の工程において堆積する第１の上部電極５２の厚さを５０ｎｍとしたが、５０ｎｍ以下にしてもよい。厚さが５０ｎｍ以下であれば、結晶化のための熱処理において、その厚さの全域を微結晶化させることができ、柱状結晶粒の発生を抑制することができる。
また、５０ｎｍ以下のアモルファス状態の膜の堆積と、結晶化のための熱処理とを複数回繰り返してもよい。これにより、微結晶状態の膜の合計の厚さを、所望の厚さにすることができる。強誘電体キャパシタの電気的特性の劣化を防止するために、微結晶状態の層の合計の厚さを１００ｎｍよりも厚くすることが好ましい。
第１の上部電極５２においては、その厚さの全域が微結晶粒で構成され、柱状結晶粒がほとんど形成されない。このため、第１の上部電極５２と第２の上部電極５３との合計の厚さが、必要以上に厚くなることを抑制できる。
また、第１の実施例による方法で形成された強誘電体キャパシタにおいては、第１の上部電極５２と、第２の上部電極５３の微結晶層５３ａとは、同一の導電材料からなり、ランダムに分布する微結晶粒で構成される。ただし、両者は、異なる成膜工程及び熱処理工程を経て形成されるため、両者の間に、基板面に平行な界面が明確に観察される。
次に、図２（Ａ）〜図２（Ｄ）を参照して、第２の実施例による強誘電体キャパシタの製造方法について説明する。
図２（Ａ）に示すように、下地基板５０の上に、キャパシタ誘電体膜５１を、図１（Ａ）に示した第１の実施例の場合と同じ方法で形成する。キャパシタ誘電体膜５１の上に、イリジウム酸化物からなる第１の上部電極５５を、反応性スパッタリングにより堆積させる。第１の実施例では、第１の上部電極５２の厚さを５０ｎｍ以下としたが、第２の実施例では、第１の上部電極５５の厚さを、５０ｎｍよりも厚く、例えば１５０ｎｍ程度にする。
図２（Ｂ）に示すように、第１の上部電極５５を結晶化させるための熱処理を行う。熱処理条件は、図１（Ｂ）で説明した第１の実施例による方法で採用された条件と同一である。この熱処理により、第１の上部電極５５の基板側の厚さ約５０ｎｍの部分が微結晶化され、微結晶層５５ａが形成される。その上に、柱状結晶領域５５ｂが形成される。
図２（Ｃ）に示すように、結晶化された第１の上部電極５５の上に、イリジウム酸化物からなる第２の上部電極５６を堆積させる。図２（Ｄ）に示すように、第２の上部電極５６を熱処理して結晶化させる。第２の上部電極５６の基板側の厚さ約５０ｎｍの部分が微結晶化されて微結晶層５６ａが形成され、その上に、柱状結晶層５６ｂが形成される。図２（Ｃ）に示した第２の上部電極５６の堆積工程、及び図２（Ｄ）に示した熱処理工程は、図１（Ｃ）に示した第２の上部電極５３の堆積工程、及び図１（Ｄ）に示した熱処理工程と同一である。
第２の実施例においては、２つの微結晶層５５ａと５６ａとの間に、第１の上部電極５５の柱状結晶層５５ｂが配置される。このように、微結晶層５５ａと５６ａとが相互に接触せず、両者の間に柱状結晶層が配置されても、微結晶層の合計の厚さを十分厚くすれば、水素の侵入を抑制し、強誘電体キャパシタの電気的特性の劣化を防止することができる。
成膜工程と結晶化のための熱処理とを３回以上繰り返してもよい。水素の侵入を抑制する十分な効果を得るために、微結晶層の厚さの合計を１００ｎｍよりも厚くすることが好ましい。
次に、図３（Ａ）〜図３（Ｄ）を参照して、第３の実施例による強誘電体キャパシタの製造方法について説明する。
図３（Ａ）に示した積層構造は、図２（Ｂ）に示した第２の実施例による製造方法の途中段階の構造と同一である。下地基板５０の上に、キャパシタ誘電体膜５１が形成され、その上に結晶化された第１の上部電極５５が形成されている。
図３（Ｂ）に示すように、化学機械研磨（ＣＭＰ）または反応性イオンエッチング（ＲＩＥ）により、柱状結晶層５５ｂを除去する。研磨時間またはエッチング時間を制御することにより、微結晶層５５ａの上面で研磨またはエッチングを停止する。イリジウム酸化物のエッチングには、エッチングガスとして例えばアルゴン及び塩素（Ｃｌ２）を含むガスを用いることができる。これにより、第１の上部電極５５が、微結晶層５５ａのみで構成されることになる。
図３（Ｃ）に示すように、露出した微結晶層５５ａの上に、イリジウム酸化物からなる第２の上部電極５６を堆積させる。図３（Ｄ）に示すように、第２の上部電極５６を熱処理して結晶化させることにより、微結晶層５６ａ及び柱状結晶層５６ｂを形成する。図３（Ｃ）に示した第２の上部電極５６の堆積工程、及び図３（Ｄ）に示した熱処理工程は、図１（Ｃ）に示した第２の上部電極５３の堆積工程、及び図１（Ｄ）に示した熱処理工程と同一の条件で行われる。
第３の実施例は、一旦形成された柱状結晶層５５ｂ（図３（Ａ）参照）を除去するため、第２の実施例に比べて、第１の上部電極５５と第２の上部電極５６との合計の厚さを、薄くすることができる。
次に、図４（Ａ）〜図４（Ｄ）を参照して、第４の実施例による強誘電体キャパシタの製造方法について説明する。
図４（Ａ）に示した積層構造は、図２（Ｂ）に示した第２の実施例による製造方法の途中段階の構造と同一である。下地基板５０の上に、キャパシタ誘電体膜５１が形成され、その上に結晶化された第１の上部電極５５が形成されている。
図４（Ｂ）に示すように、結晶化された第１の上部電極５５の上層部分を、ＣＭＰまたはＲＩＥにより除去する。第３の実施例では、柱状結晶層５５ｂを完全に除去したが、第４の実施例では、柱状結晶層５５ｂの一部が残っている。
図４（Ｃ）に示すように、第１の上部電極５５の上に、イリジウム酸化物からなる第２の上部電極５６を堆積させる。図４（Ｄ）に示すように、第２の上部電極５６を熱処理して結晶化させることにより、微結晶層５６ａ及び柱状結晶層５６ｂを形成する。図４（Ｃ）に示した第２の上部電極５６の堆積工程、及び図４（Ｄ）に示した熱処理工程は、図１（Ｃ）に示した第２の上部電極５３の堆積工程、及び図１（Ｄ）に示した熱処理工程と同一である。
第４の実施例では、図２（Ｄ）に示した第２の実施例の場合と同様に、２つの微結晶層５５ａと５６ａとの間に、柱状結晶層５５ｂが配置される。ただし、結晶化された後に柱状結晶層５５ｂの上層部分が除去されているため、第２の実施例に比べて、第１の上部電極５５と第２の上部電極５６との合計の厚さを、薄くすることができる。
上記第１〜第４の実施例では、上部電極をイリジウム酸化物で形成したが、他の導電部材で形成する場合にも、上記実施例による製造方法を適用することができる。上部電極に用いることができる材料として、イリジウム酸化物の他に、パラジウム酸化物、ストロンチウムルテニウム酸化物、Ｐｔ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ等が挙げられる。また、キャパシタ誘電体膜５１を、ＰＺＴ以外の酸化物強誘電体材料で形成してもよい。酸化物強誘電体材料の例として、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３（ＰＬＺＴ）、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ３Ｏ１２、ＢａＢｉ２Ｔａ２Ｏ９、（Ｐｂ，Ｃａ，Ｓｒ，Ｌａ）（Ｚｒ，Ｔｉ，Ｎｂ）Ｏ３、ＳｒＢｉ２（Ｔｉ，Ｔａ，Ｎｂ）２Ｏ９、（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２等が挙げられる。
図５に、上記第１〜第４の実施例による強誘電体キャパシタを用いた強誘電体不揮発性メモリの断面図を示す。ｐ型シリコンからなる表層部を有する半導体基板１の表面に素子分離絶縁膜２が形成され、素子分離絶縁膜２で囲まれた活性領域が画定されている。この活性領域内に、２つのＭＯＳＦＥＴ３ａ及び３ｂが形成されている。
ＭＯＳＦＥＴ３ａは、ゲート絶縁膜７ａ、ゲート電極４ａ、ソース領域５ａ、及びドレイン領域６で構成され、もう一方のＭＯＳＦＥＴ３ｂは、ゲート絶縁膜７ｂ、ゲート電極４ｂ、ソース領域５ｂ、及びドレイン領域６で構成される。ドレイン領域６は、２つのＭＯＳＦＥＴ３ａ及び３ｂで共有される。ソース領域５ａ、５ｂ、及びドレイン領域６は、相対的に低濃度の不純物拡散層内に、相対的に高濃度の不純物拡散層が包含されたダブルドープドドレイン（ＤＤＤ）構造にされている。
酸窒化シリコンからなる被覆膜１０が、ＭＯＳＦＥＴ３ａ、３ｂ及び素子分離絶縁膜２を覆う。被覆膜１０の上に、酸化シリコンからなる層間絶縁膜１１が形成されている。層間絶縁膜１１の上に、キャパシタ２０ａ及び２０ｂが形成されている。キャパシタ２０ａ及び２０ｂは、それぞれＭＯＳＦＥＴ３ａ及び３ｂの近傍に配置される。キャパシタ２０ａは、下部電極１７ａ、キャパシタ誘電体膜１８ａ、及び上部電極１９ａで構成される。もう一方のキャパシタ２０ｂも同様に、下部電極１７ｂ、キャパシタ誘電体膜１８ｂ、及び上部電極１９ｂで構成される。下部電極１７ａ及び１７ｂは、白金（Ｐｔ）で形成される。キャパシタ誘電体膜１８ｂ、及び上部電極１９ｂは、上記第１〜第４の実施例による強誘電体キャパシタのキャパシタ誘電体膜及び上部電極と同じ積層構造を有する。
層間絶縁膜１１とキャパシタ２０ａとの間に、チタン（Ｔｉ）からなる密着層１６ａが配置されている。もう一方のキャパシタ２０ｂの下にも、同様に密着層１６ｂが配置されている。
層間絶縁膜１１と密着層１６ａとの間、及び層間絶縁膜１１と密着層１６ｂとの間に、タングステン（Ｗ）からなる配向制御層を配置してもよい。この配向制御層は、キャパシタ誘電体膜１８ａ及び１８ｂをランダム配向させる性質を有する。ランダム配向させると、キャパシタ誘電体膜１８ａ及び１８ｂと、その上下の電極との界面での剥離の発生を抑制することができる。
次に、図６（Ａ）〜図６（Ｅ）を参照して、図５に示した強誘電体不揮発性メモリの製造方法について説明する。
図６（Ａ）に示すように、シリコンからなる半導体基板１の表面に、素子分離絶縁膜２を形成する。素子分離絶縁膜２は、例えばシリコン局所酸化（ＬＯＣＯＳ）またはシャロートレンチアイソレーション（ＳＴＩ）により形成することができる。素子分離絶縁膜２により、半導体表面が露出した活性領域が画定される。活性領域の表層部はｐ型である。
活性領域内に、周知の方法でＭＯＳＦＥＴ３ａ及び３ｂを形成する。以下、ＭＯＳＦＥＴ３ａ及び３ｂの形成方法を、簡単に説明する。まず、活性領域の表面を熱酸化することによりゲート絶縁膜を形成する。このゲート絶縁膜上に、ポリシリコン層と高融点金属シリサイド層とを積層する。この２層をパターニングすることにより、ゲート電極４ａ及び４ｂを形成する。
ゲート電極４ａ及び４ｂをマスクとして、ＤＤＤ構造を有するソース及びドレインの低濃度領域を形成するためのｎ型不純物のイオン注入を行う。ゲート電極４ａ及び４ｂの側面上に、サイドウォールスペーサを形成する。ゲート電極４ａ及び４ｂと、サイドウォールスペーサとをマスクとして、ＤＤＤ構造を有するソース及びドレインの高濃度領域を形成するためのｎ型不純物のイオン注入を行う。活性化アニールを行うことにより、ソース領域５ａ、５ｂ、及びドレイン領域６が形成される。ドレイン領域６は、２つのＭＯＳＦＥＴ３ａ及び３ｂで共有される。
ＭＯＳＦＥＴ３ａ、３ｂ、及び素子分離絶縁膜２を覆うように、酸窒化シリコンからなる被覆膜１０を、化学気相堆積（ＣＶＤ）により形成する。被覆膜１０の上に、酸化シリコンからなる層間絶縁膜１１を、ＣＶＤにより形成し、その表面の平坦化を行う。
層間絶縁膜１１の上に、チタン（Ｔｉ）からなる密着層１６、白金（Ｐｔ）からなる下部電極層１７をスパッタリングにより形成する。密着層１６及び下部電極層１７の厚さは、例えば、それぞれ２０ｎｍ及び１５０ｎｍである。密着層１６をチタンの代わりに酸化チタンまたは窒化チタンで形成してもよい。下部電極層１７を、白金の代わりにイリジウム（Ｉｒ）で形成してもよい。
下部電極層１７の上に、キャパシタ誘電体膜１８及び上部電極層１９を形成する。この２層は、上記第１〜第４の実施例で説明した強誘電体キャパシタの製造方法のいずれかと同じ方法で形成される。
図６（Ｂ）に示すように、ドライエッチングにより、上部電極層１９をパターニングして、上部電極１９ａ及び１９ｂを形成する。上部電極１９ａ及び１９ｂを形成した後、酸素雰囲気中において６５０℃で６０分間の回復アニールを行う。回復アニールを行うことにより、上部電極層１９を形成するときにキャパシタ誘電体膜１８が受けた物理的損傷等を回復させることができる。
図６（Ｃ）に示すように、キャパシタ誘電体膜１８を、ドライエッチングによりパターニングして、キャパシタ誘電体膜１８ａ及び１８ｂを形成する。さらに、下部電極層１７、及び密着層１６を、ドライエッチングによりパターニングし、下部電極１７ａ、１７ｂ、及び密着層１６ａ、１６ｂを形成する。上部電極層１９をパターニングするときのエッチングマスク、キャパシタ誘電体膜１８をパターニングするときのエッチングマスク、及び下部電極層１７をエッチングするときのエッチングマスクは、それぞれ異なる。下部電極層１７及び密着層１６は、同一のエッチングマスクを用いてパターニングされる。
その後、酸素雰囲気中において、６５０℃で６０分間の回復アニールを行う。この回復アニールにより、ドライエッチング中にキャパシタ誘電体膜１８ａ及び１８ｂ内に導入された損傷を回復させることができる。下部電極１７ａ、キャパシタ誘電体膜１８ａ、及び上部電極１９ａが、一方の強誘電体キャパシタ２０ａを構成し、下部電極１７ｂ、キャパシタ誘電体膜１８ｂ、及び上部電極１９ｂが、他方の強誘電体キャパシタ２０ｂを構成する。
図６（Ｄ）に示すように、層間絶縁膜１１の上に、２層目の層間絶縁膜３０を形成する。２層目の層間絶縁膜３０は、例えば、酸素とテトラエチルオルソシリケート（ＴＥＯＳ）とを用いたＣＶＤにより形成する。
図６（Ｅ）に示すように、被覆膜１０、層間絶縁膜１１、２層目の層間絶縁膜３０に、ビアホール２１ａ、２１ｂ、及び２２を形成する。ビアホール２１ａ、２１ｂ、及び２２の底面に、それぞれソース領域５ａ、５ｂ、及びドレイン領域６の表面の一部が露出する。バリアメタル層でビアホール２１ａ、２１ｂ、及び２２の内面を被覆し、さらにビアホール内をタングステン膜で充填する。バリアメタル層は、例えば、チタン（Ｔｉ）層と窒化チタン（ＴｉＮ）層との２層構造を有する。化学機械研磨（ＣＭＰ）を行うことにより、余分な部分のバリアメタル層及びタングステン層を除去する。これにより、ビアホール２１ａ、２１ｂ、及び２２内が導電性プラグ２５ａ、２５ｂ、及び２６で充填される。
図５に示すように、２層目の層間絶縁膜３０に、ビアホール３２ａ及び３２ｂを形成する。ビアホール３２ａ及び３２ｂの底面に、それぞれキャパシタ２０ａ及び２０ｂの上部電極１９ａ及び１９ｂの表面の一部が露出する。ビアホール３２ａ及び３２ｂの内面、及び層間絶縁膜３０の上面を、下側バリアメタル層３５で覆う。全面にアルミニウム（Ａｌ）層３６を形成し、その上面を上側バリアメタル層３７で覆う。下側バリアメタル層３５及び上側バリアメタル層３７は、共にチタン層と窒化チタン層とで構成された２層構造を有する。
下側バリアメタル層３５、アルミニウム層３６、及び上側バリアメタル層３７をパターニングすることにより、配線３８ａ、３８ｂ、及び３９を形成する。ソース領域５ａが、導電性プラグ２５ａ及び配線３８ａを経由して上部電極１９ａに接続される。もう一方のソース領域５ｂが、導電性プラグ２５ｂ及び配線３８ｂを経由して上部電極１９ｂに接続される。配線３９は、導電性プラグ２６を介してドレイン領域６に接続される。
さらに、配線３８ａ、３８ｂ、及び３９の上に、上層の多層配線（図示せず）を形成する。
上部電極１９ａ及び１９ｂが、上記第１〜第４の実施例による方法で形成されているため、図６（Ｄ）に示した層間絶縁膜３０を形成するときに用いられるＴＥＯＳに含まれる水素が上部電極１９ａ及び１９ｂ内を拡散してキャパシタ誘電体膜１８ａ及び１８ｂまで到達しにくくなる。これにより、強誘電体キャパシタ２０ａ及び２０ｂの電気的特性の劣化を防止することができる。
なお、層間絶縁膜３０の堆積時に、キャパシタ誘電体膜１８ａ及び１８ｂのうち上部電極１９ａ及び１９ｂで覆われていない領域は、水素に直接晒されることになる。ただし、この水素は、イリジウム内を拡散していないため、活性化されておらず、キャパシタ誘電体膜１８ａ及び１８ｂを還元する能力は低い。
図７に、第１〜第４の実施例による強誘電体キャパシタを適用した１トランジスタ型の強誘電体メモリの断面図を示す。シリコンからなる半導体基板７０の表面に素子分離絶縁膜７１が形成され、活性領域が画定されている。活性領域内に、ＭＦＩＳ型ＦＥＴが形成されている。基板表層部のチャネル領域８０を挟むようにソース領域７８及びドレイン領域７９が形成されている。チャネル領域８０の上に、酸化シリコン等の絶縁物からなるゲート絶縁膜７２、フローティング電極７５、強誘電体膜７６、及びゲート電極７７が形成されている。フローティングゲート電極７５からゲート電極７７までの積層構造は、図５に示した下部電極１７ａから上部電極１９ａまでの積層構造と同一である。チャネル領域８０と上部電極７７とを一対の電極とし、強誘電体膜７６をキャパシタ誘電体膜とする強誘電体キャパシタが形成される。
図７に示したＭＦＩＳ型ＦＥＴにおいても、このＦＥＴを覆う層間絶縁膜形成時に、強誘電体膜７６の還元が防止される。これにより、強誘電体キャパシタの電気的特性の劣化を防止することができる。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
上記実施例から、以下の付記に示す発明が導出される。
（付記１） 基板上に形成された強誘電体材料からなるキャパシタ誘電体膜と、
前記キャパシタ誘電体膜の上に配置され、平均粒径が１０ｎｍ以下の微結晶粒で構成され、かつ合計の厚さが１００ｎｍよりも厚い微結晶層を含む上部電極と
を有する強誘電体キャパシタ。（１）
（付記２） 前記上部電極は基板面に平行な界面によって区分された少なくとも２層の微結晶層を含む付記１に記載の強誘電体キャパシタ。（２）
（付記３） 前記上部電極が少なくとも２層の微結晶層を含み、さらに、２層の微結晶層の間に、厚さ方向に伸びた複数の柱状結晶粒で構成された柱状結晶層を含む付記１に記載の強誘電体キャパシタ。（３）
（付記４） 前記上部電極が、イリジウム酸化物、パラジウム酸化物、ストロンチウムルテニウム酸化物、Ｐｔ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓからなる群より選択された導電材料で形成されている付記１〜３のいずれかに記載の強誘電体キャパシタ。
前記キャパシタ誘電体膜の上に配置され、平均粒径が１０ｎｍ以下の微結晶粒で構成され、かつ合計の厚さが１００ｎｍよりも厚い微結晶層を含む上部電極と
を有する強誘電体キャパシタ。（１）
（付記２） 前記上部電極は基板面に平行な界面によって区分された少なくとも２層の微結晶層を含む付記１に記載の強誘電体キャパシタ。（２）
（付記３） 前記上部電極が少なくとも２層の微結晶層を含み、さらに、２層の微結晶層の間に、厚さ方向に伸びた複数の柱状結晶粒で構成された柱状結晶層を含む付記１に記載の強誘電体キャパシタ。（３）
（付記４） 前記上部電極が、イリジウム酸化物、パラジウム酸化物、ストロンチウムルテニウム酸化物、Ｐｔ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓからなる群より選択された導電材料で形成されている付記１〜３のいずれかに記載の強誘電体キャパシタ。
（付記５） （ａ）基板の上に強誘電体材料からなるキャパシタ誘電体膜を形成する工程と、
（ｂ）前記キャパシタ誘電体膜の上に、導電材料からなる膜の堆積と、堆積した膜を結晶化するための熱処理とを、同一の導電材料を用いて複数回繰り返すことにより、上部電極を形成する工程と
を有する強誘電体キャパシタの製造方法。（４）
（付記６） 前記工程ｂで堆積される複数の膜のうち少なくとも１層は、厚さが５０ｎｍ以下である付記５に記載の強誘電体キャパシタの製造方法。
（ｂ）前記キャパシタ誘電体膜の上に、導電材料からなる膜の堆積と、堆積した膜を結晶化するための熱処理とを、同一の導電材料を用いて複数回繰り返すことにより、上部電極を形成する工程と
を有する強誘電体キャパシタの製造方法。（４）
（付記６） 前記工程ｂで堆積される複数の膜のうち少なくとも１層は、厚さが５０ｎｍ以下である付記５に記載の強誘電体キャパシタの製造方法。
（付記７） 前記工程ｂで堆積される複数の膜のうち少なくとも１層は、厚さが５０ｎｍよりも厚く、厚さが５０ｎｍよりも厚い該膜を結晶化するための熱処理において、該膜の下層部分が微結晶構造になり、その上の部分が柱状結晶構造になり、さらに、次の膜の堆積前に、結晶化された該膜の上層部分を除去する工程を含む付記５に記載の強誘電体キャパシタの製造方法。（５）
（付記８） 前記上部電極の材料がイリジウム酸化物、パラジウム酸化物、ストロンチウムルテニウム酸化物、Ｐｔ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓからなる群より選択された導電材料である付記５〜７のいずれかに記載の強誘電体キャパシタの製造方法。
（付記８） 前記上部電極の材料がイリジウム酸化物、パラジウム酸化物、ストロンチウムルテニウム酸化物、Ｐｔ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓからなる群より選択された導電材料である付記５〜７のいずれかに記載の強誘電体キャパシタの製造方法。
１、７０ 半導体基板
２、７１ 素子分離絶縁膜
３ａ、３ｂ ＭＯＳＦＥＴ
４ａ、４ｂ、７７ ゲート電極
５ａ、５ｂ ソース領域
６ ドレイン領域
７ａ、７ｂ、７２ ゲート絶縁膜
１０ 被覆膜
１１、３０ 層間絶縁膜
１６、７４ 密着層
１７ 下部電極層
１８、５１ キャパシタ誘電体膜
１９ 上部電極層
２０ａ、２０ｂ キャパシタ
２１ａ、２１ｂ、２２、３２ａ、３２ｂ ビアホール
２５ａ、２５ｂ、２６ 導電性プラグ
３５、３７ バリアメタル層
３６ アルミニウム層
３８ａ、３８ｂ、３９ 配線
５０ 下地基板
５２、５５ 第１の上部電極
５３、５６ 第２の上部電極
５３ａ、５５ａ、５６ａ 微結晶層
５３ｂ、５５ｂ、５６ｂ 柱状結晶層
７５ フローティング電極
７６ 強誘電体膜
２、７１ 素子分離絶縁膜
３ａ、３ｂ ＭＯＳＦＥＴ
４ａ、４ｂ、７７ ゲート電極
５ａ、５ｂ ソース領域
６ ドレイン領域
７ａ、７ｂ、７２ ゲート絶縁膜
１０ 被覆膜
１１、３０ 層間絶縁膜
１６、７４ 密着層
１７ 下部電極層
１８、５１ キャパシタ誘電体膜
１９ 上部電極層
２０ａ、２０ｂ キャパシタ
２１ａ、２１ｂ、２２、３２ａ、３２ｂ ビアホール
２５ａ、２５ｂ、２６ 導電性プラグ
３５、３７ バリアメタル層
３６ アルミニウム層
３８ａ、３８ｂ、３９ 配線
５０ 下地基板
５２、５５ 第１の上部電極
５３、５６ 第２の上部電極
５３ａ、５５ａ、５６ａ 微結晶層
５３ｂ、５５ｂ、５６ｂ 柱状結晶層
７５ フローティング電極
７６ 強誘電体膜
Claims (5)
- 基板上に形成された強誘電体材料からなるキャパシタ誘電体膜と、
前記キャパシタ誘電体膜の上に配置され、平均粒径が１０ｎｍ以下の微結晶粒で構成され、かつ合計の厚さが１００ｎｍよりも厚い微結晶層を含む上部電極と
を有する強誘電体キャパシタ。 - 前記上部電極は基板面に平行な界面によって区分された少なくとも２層の微結晶層を含む請求項１に記載の強誘電体キャパシタ。
- 前記上部電極が少なくとも２層の微結晶層を含み、さらに、２層の微結晶層の間に、厚さ方向に伸びた複数の柱状結晶粒で構成された柱状結晶層を含む請求項１に記載の強誘電体キャパシタ。
- （ａ）基板の上に強誘電体材料からなるキャパシタ誘電体膜を形成する工程と、
（ｂ）前記キャパシタ誘電体膜の上に、導電材料からなる膜の堆積と、堆積した膜を結晶化するための熱処理とを、同一の導電材料を用いて複数回繰り返すことにより、上部電極を形成する工程と
を有する強誘電体キャパシタの製造方法。 - 前記工程ｂで堆積される複数の膜のうち少なくとも１層は、厚さが５０ｎｍよりも厚く、厚さが５０ｎｍよりも厚い該膜を結晶化するための熱処理において、該膜の下層部分が微結晶構造になり、その上の部分が柱状結晶構造になり、さらに、次の膜の堆積前に、結晶化された該膜の上層部分を除去する工程を含む請求項４に記載の強誘電体キャパシタの製造方法。
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