KR100725690B1 - 반도체장치 및 그 제조방법 - Google Patents

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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

본 발명은 유전체에 대해 비교적 고온의 열처리를 실시함으로써 발생하는 전극의 단선을 방지할 수 있도록 하는 것이다.
용량소자(26)는, 반도체기판(10) 상의 제 3 절연막(22)에 형성된 개구부(22a)의 저면 및 벽면 상에 형성된 귀금속의 산화물, 질화물 또는 산질화물의 다결정으로 이루어지는 하부전극(23)과, 이 하부전극(23) 상에 형성된 유전체로 이루어지는 용량절연막(24), 및 이 용량절연막(24) 상에 형성된 귀금속의 산화물, 질화물 또는 산질화물의 다결정으로 이루어지는 상부전극(25)을 구비한다. 이 구성에 의해, 용량절연막(24)에 대한 유전체 결정화를 위한 열처리 시에 발생하는 하부전극(23) 및 상부전극(25)의 단선과, 용량절연막(24)을 구성하는 원자의 확산을 방지할 수 있다.
용량소자, 반도체기판, 절연막, 트렌치분리영역, 불순물확산층

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1은 본 발명의 제 1 실시예에 관한 반도체장치의 단면구성.
도 2의 (a)∼(d)는 본 발명의 제 1 실시예에 관한 반도체장치의 제조방법을 나타내는 공정순 구성단면도.
도 3의 (a)∼(d)는 본 발명의 제 1 실시예에 관한 반도체장치의 제조방법을 나타내는 공정순 구성단면도.
도 4의 (a)∼(d)는 본 발명의 제 1 실시예에 관한 반도체장치의 제조방법을 나타내는 공정순 구성단면도.
도 5의 (a)∼(d)는 본 발명의 제 1 실시예에 관한 반도체장치의 제조방법을 나타내는 공정순 구성단면도.
도 6의 (a)∼(c)는 본 발명의 제 1 실시예에 관한 반도체장치의 제조방법을 나타내는 공정순 구성단면도.
도 7은 본 발명의 제 1 실시예에 관한 반도체장치의 제조방법에서 도전막의 막 두께 비와 단선 발생확률의 관계를 나타내는 그래프.
도 8은 본 발명의 제 2 실시예에 관한 반도체장치의 단면구성.
도 9의 (a)∼(d)는 본 발명의 제 2 실시예에 관한 반도체장치의 제조방법을 나타내는 공정순 구성단면도.
도 10의 (a)∼(c)는 본 발명의 제 2 실시예에 관한 반도체장치의 제조방법을 나타내는 공정순 구성단면도.
도 11은 본 발명 제 2 실시예의 변형예에 관한 반도체장치의 단면구성.
도 12는 본 발명의, 도전막에서 가장 작은 부분과 가장 큰 부분의 비율값과 단선 발생확률과의 관계를 나타내는 그래프.
도 13은 본 발명의, 도전막에 백금을 이용할 경우의 체적수축률과 단선 발생확률과의 관계를 나타내는 그래프.
도 14는 본 발명의, 도전막에 백금을 이용할 경우의 격자상수 감소율과 단선 발생확률과의 관계를 나타내는 그래프.
도 15는 본 발명의, 고융점 금속 첨가량과 단선 발생확률과의 관계를 나타내는 그래프.
도 16은 본 발명의, 도전막 막 두께(나노미터 단위)와 수축률(백분율) 비의 값과 단선 발생확률과의 관계를 나타내는 그래프.
도 17은 본 발명의, 아스펙트비 값과 단선 발생확률과의 관계를 나타내는 그래프.
도 18은 본 발명의 바탕층에서 오목부 벽면 또는 볼록부 측면의 테이퍼각과 단선 발생확률과의 관계를 나타내는 그래프.
도 19는 본 발명의 제 3 실시예에 관한 반도체장치의 단면구성.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 반도체기판 11 : 얕은 트렌치 분리영역
12 : 게이트절연막 13 : 게이트전극
14 : 불순물확산층 15 : 트랜지스터
16 : 제 1 층간절연막 16a : 제 1 콘택트홀
17 : 제 1 콘택트플러그 17A : 제 1 콘택트플러그 형성막
18 : 비트배선 19 : 제 2 층간절연막
19a : 제 2 콘택트홀 20 : 제 2 콘택트플러그
21 : 산소방지막 21A : 산소방지막 형성막
22 : 제 3 층간절연막 22a : 개구부
23, 23B : 하부전극 23A : 하부전극 형성막
24, 24B : 용량절연막 24A : 용량절연막 형성막
25, 25B : 상부전극 25A : 상부전극 형성막
26 : 용량소자 27 : 제 4 층간절연막
27a : 제 3 콘택트홀 28 : 제 3 콘택트 플러그
30 : 밀착층
본 발명은, 3차원 구조의 이른바 입체 커패시터를 갖는 반도체장치에 관한 것이며, 특히 입체 커패시터의 전극을 구성하는 도전막에 귀금속을 이용한 반도체 장치 및 그 제조방법에 관한 것이다.
DRAM(dynamic random access memory)이나 강유전체RAM(FeRAM)과 같은 반도체메모리장치에 사용되는, 페로브스카이트형의 결정구조를 갖는 고유전체 또는 강유전체로 이루어지는 용량절연막은, 결정화 및 막질의 향상을 도모하기 위해 비교적 고온의 산소분위기에서의 열처리를 실시할 필요가 있다. 이 열처리 시에, 예를 들어 용량절연막과 전극재료와의 반응으로, 용량절연막의 조성비가 설계값에서 벗어난 경우에는, 용량절연막에서의 분극량 감소나 리크전류의 증대 등의 특성열화를 일으킨다. 그래서 이와 같은 용량절연막과 접하는 하부전극 또는 상부전극을 형성하는 도전막재료에는, 내산화성을 가지면서 용량절연막 조성이 어긋나는 것을 방지할 수 있도록 화학반응성이 매우 약한 백금(Pt)이나 루테늄(Ru)이 일반적으로 사용된다.
또 반도체집적회로의 미세화 및 고집적화에 따라, DRAM장치나, FeDRAM장치에서의 메모리셀에도 미세화가 요구되고 있다. 그 결과 메모리셀을 구성하는 용량소자는, 그 단위면적당 용량을 크게 하기 위해 입체형상 즉 3차원 형상화를 도모하고자 하는 움직임이 보이고 있다.
예를 들어 일특개 2001-160616호 공보(특허문헌 1)는, 단면 요철형상을 갖는 바탕기판 상을 따라, 백금 또는 이리듐을 함유하는 하부전극을 유기금속 기상퇴적(MOCVD)법으로 형성하고, 형성한 하부전극 상에 유전체막 및 상부전극을 순차 형성하여 커패시터를 형성하는 예를 나타낸다. 이 방법으로써, 아스펙트비가 큰 홈부(오목부)에 대해서도, 하부전극을 피복성이 양호하며 균일한 막 두께로 형 성할 수 있다.
또 일특개 2002-231905호 공보(특허문헌 2)는, 입체형상, 예를 들어 오목형상의 고유전체막 또는 강유전체막을 포함하는 용량소자의 예이다. 오목부를 따라, 스퍼터링법으로 하층도전막을 형성한 후에, 형성한 하층도전막 상에 CVD법으로 상층도전막을 형성하여 하층도전막과 상층도전막으로 이루어지는 전극막을 형성함으로써, 형성된 전극막 저부의 코너부에는 전극막의 단절(단선)이 발생하지 않도록 하고 있다. 이와 같이 스퍼터링법을 이용함으로써 하층도전막의 형태가 향상되며, 그 후에 CVD법을 이용함으로써 상층도전막의 막 두께가 균일해지므로, 유전체막을 결정화할 때의 열처리공정에서도 하층도전막 및 상층도전막이 응집되기 어려워지므로, 전극막 저부의 코너부에 발생하는 단절(단선)을 방지할 수 있다.
일특개 2001-223345호 공보(특허문헌 3)는, 유전체막에 대한 결정화의 열처리공정에서 발생하는 하부전극의 막 박리를 단면 오목형상의 하부전극 측벽부분에 접착층을 형성함으로써 방지한다. 여기서 접착층은 티탄(Ti), 탄탈(Ta), 텅스텐(W) 및 구리(Cu) 중 어느 1 개를 이용한 산화물, 또는 이들 산화물과 다른 금속과의 혼합물로 이루어진다. 또 이 접착층으로, 산화루테늄바륨스트론튬((Ba, Sr)RuO3)으로 이루어지는 화합물, 또는 루테늄 혹은 산소를 함유하는 비정질재료를 이용하는 구성을 개시하고 있다. 또한 하부전극의 조성은 루테늄(Ru), 산화루테늄(RuO2) 또는 이들의 혼합물이다.
일특개 2002-76306호 공보(특허문헌 4)는, 용량소자의 하부전극을 구성하는 백금족으로 이루어지는 금속막과 산화실리콘으로 이루어지는 절연막과의 계면에 발생하는 금속막의 박리를, 이 금속막과 절연막 사이에 질화탄탈(TaN)로 이루어지는 접착층을 형성함으로써 방지한다. 그리고 여기서는, 접착층 상단부가 제거되어, 이 접착층 상단부가 하부전극으로 피복되도록 함으로써, 접착층이 산화되는 것을 방지한다.
본원 발명자들이 얻은, 오목형 구조의 커패시터를 갖는 강유전체 불휘발성메모리(FeRAM)장치를 종래의 방법으로 제조할 때 발생하는 문제에 대해 설명한다.
커패시터의 하부전극이나 상부전극으로, 금속막인 백금(Pt)막을 이용할 경우에는, 그 후의 강유전체막의 결정화를 위한 산소분위기에서의 고온열처리에 의해, 백금막이 이동이나 체적수축을 일으키거나, 또는 백금막이 단선을 일으킨다. 이와 같이 전극막에 단선이 발생하면, 전극면적이 감소되어 메모리의 용량값이 작아진다. 또 이동 시의 응력으로 강유전체막의 막질이 악화되어 리크 등의 특성열화를 일으킨다.
또 백금막이 단선됐을 경우에는, 화학적으로 매우 안정된 백금 이외의 막이 강유전체막과 접촉해버리거나, 또는 백금막 이외의 막 성분이 강유전체막 중으로 확산되거나, 역으로 강유전체막의 성분이 백금막 이외의 막 중으로 확산되거나 하여, 강유전체막의 막질이 변화되고, 유전체막의 조성 차이에 의한 분극량의 감소나 리크전류 증대 등을 일으켜버린다.
또 유전체막은 바탕이 될 백금막의 결정성에 따라 결정성장 하면서 배향되는 데, 바탕인 백금막에 단선이 발생한 경우에는, 단선이 발생한 부분 위에 위치하는 유전체막의 결정성이 다른 부분과 달라지게 되는 것이기도 하다.
이하 본원 발명자들에 의해 단선이 확인된 FeRAM장치의 커패시터부분 제조방법에 대해 간단히 설명한다.
우선 리소그래피 및 드라이에칭으로, 바탕절연막에 깊이 300nm∼500nm이며, 테이퍼각도가 70°∼80°의 오목부를 형성한다. 다음으로 스퍼터링으로 바탕절연막 상의 오목부를 따라 커패시터의 하부전극이 될 백금막을 50nm의 막 두께로 형성한다. 여기서 백금막을 바탕절연막 상에 직접 형성하면, 성막 시나 열처리 시에 백금막이 박리되므로, 이 백금막과 바탕절연막 사이에 질화티탄(TiN) 또는 산화이리듐(IrOx) 등으로 이루어지는 밀착층을 10nm의 막 두께로 형성한다. 다음에 강염기성 슬러리를 이용한 화학기계적 연마(CMP)법으로써, 오목부의 내벽면 이외의 부분에 퇴적된 백금막과 밀착층을 바탕절연막이 노출될 때까지 제거한다. 다음으로, 유기금속 기상퇴적(MOCVD)법으로, 백금막 상에 탄탈산스트론튬바륨(SBT)막을 100nm 이하의 막 두께로 피복성 좋게 형성한다. 그 다음, 스퍼터링으로 SBT막 상에 상부전극이 될 백금막을 20nm 막 두께로 형성한다. 다음, 리소그래피 및 드라이에칭으로 상부전극과 SBT막을 패터닝한다. 다음에 CVD로 오존-비실리케이트유리(O3-NSG) 등의 산화실리콘으로 이루어지는 절연막을 100nm 막 두께로 형성한다. 그 다음, 급속 가열산화(RTO)법으로 온도 750℃의 산소분위기에서 60초간 열처리를 실시한다. 이 급속 가열산화처리에 의해 강유전체막인 SBT막을 결정화시킨 바, 하부전극 과 상부전극을 구성하는 백금막에 단선이 발생함을 확인했다. 이 때 상부전극 쪽이 하부전극보다 단선 정도가 심하며, 단선 개소는 오목부의 내벽면에 불규칙(random)하게 발생했다. 그리고 백금막의 박리는 관찰되지 않았다. 이 단선에 의해 입체커패시터의 분극량은 약 2/3 이하로 되며, 리크 양도 증대함을 확인했다.
이하 상기 각 특허문헌과의 차이를 나타낸다.
특허문헌 1의 목적은, MOCVD법으로 하부전극을 피복성 좋고 균일하게 형성하는 것으로서, 하부전극의 단선은 과제로 들지 않았다.
특허문헌 2에서는, 전극막의 형성방법에 따라, 용량막인 유전체막에 실시하는 비교적 고온의 열처리 시에, 입체전극의 저부 코너부에서 단선이 발생하는 것을 과제로 들었다. 그 해결책으로서 특허문헌 2에서는, 도전성을 갖는 전극막의 형태나 막 두께의 균일성을 개선함으로써 전극막의 단선을 방지하며, 그 이상의 방지방법은 개시되지 않았다. 또 전극막에 발생하는 단선은 이 전극막의 저부 코너부에서 발생함이 기재돼 있다.
이에 반해 특허문헌 3은, 전극막의 박리를 과제로 하며, 이 전극막에 발생하는 단선은 과제로 들지 않았다.
또 특허문헌 4는, 전극막 박리를 방지하기 위해 특허문헌 3과 마찬가지로, 절연막(바탕막)과 전극막 사이에 접착층을 형성하는 구성을 들었으며, 또 접착층을 전극막으로 피복함으로써 이 접착층의 산화를 방지한다.
본 발명은 상기 과제를 해결하며, 유전체에 대해 비교적 고온의 열처리를 실 시한다 하더라도 유전체 근방에 형성된 도전막에 단선을 발생시키지 않도록 하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명에 관한 제 1 반도체장치는, 기판 상의 절연막에 형성된 개구부의 저면 및 벽면 상에 형성된 제 1 도전막과, 제 1 도전막 상에 형성된 유전체막과, 유전체막 상에 형성된 제 2 도전막으로 구성되는 용량소자를 구비하며, 용량소자의 유전체막은 결정화되고, 제 1 도전막 및 제 2 도전막은, 귀금속의 산화물, 질화물 또는 산질화물의 다결정으로 이루어지는 것을 특징으로 한다.
제 1 반도체장치에 의하면, 용량소자의 전극이 될 도전막으로 귀금속의 산화물, 질화물 또는 산질화물을 이용하며, 이들 귀금속의 산화물, 질화물 또는 산질화물은 귀금속만으로 된 도전막에 비해 그 내이동성이 높으며, 또 체적수축률이 작은 점에서, 유전체막의 결정화를 위한 열처리에 의해 발생하는 도전막의 단선을 방지할 수 있다. 또 귀금속의 산화물, 질화물 또는 산질화물의 막은 일반적으로 안정된 것인 점에서, 유전체막의 열처리 시에 유전체막을 구성하는 원자의 확산을 방지할 수 있다. 이로써 유전체의 분극량 감소가 억제되므로, 유전체의 신뢰성을 유지할 수 있게 되며, 그 결과 안정된 전극을 실현할 수 있다.
제 1 반도체장치에 있어서, 제 1 도전막 및 제 2 도전막의 적어도 한쪽은 다결정을 구성하는 결정입자의 크기가 이 도전막 막 두께의 3분의 1 이하인 것이 바람직하다. 이와 같이 하면 도전막의 원자이동에 대한 내성이 향상되므로, 이 도전 막에 발생하는 단선을 보다 확실하게 방지할 수 있다.
제 1 반도체장치에 있어서, 제 1 도전막 및 제 2 도전막의 적어도 한쪽은 고융점 금속을 함유하는 것이 바람직하다. 이와 같이 도전막에 고융점 금속을 첨가하면, 고융점 금속이 첨가되지 않은 도전막에 비해 원자이동에 대한 내성이 높아지며, 또 체적수축률도 작아지므로 유전체막에 실시되는 열처리에 의해 발생하는 도전막의 단선을 방지할 수 있다.
여기서 고융점 금속은, 도전막을 구성하는 귀금속과는 다른 금속으로 이루어지는 것이 바람직하다.
본 발명에 관한 제 2 반도체장치는, 기판 상의 절연막 상에, 섬 형상으로 형성되거나, 또는 단면 요철형상을 갖는 절연막의 이 요철형상을 따라 형성된 제 1 도전막과, 제 1 도전막 상에 형성된 유전체막과, 유전체막 상에 형성된 제 2 도전막을 구비하며, 제 1 도전막 및 제 2 도전막은, 귀금속의 산화물, 질화물 또는 산질화물로 이루어지며, 제 1 도전막 및 제 2 도전막의 적어도 한쪽은, 고융점 금속을 함유하는 것을 특징으로 한다.
제 2 반도체장치에 의하면, 고융점 금속이 첨가된 도전막은 고융점 금속이 첨가되지 않은 도전막에 비해 이동에 대한 내성이 높아지며, 체적수축률도 작아지므로 유전체막에 실시되는 열처리에 의해 발생하는 도전막의 단선을 방지할 수 있다.
제 1 및 제 2 반도체장치는, 절연막과 제 1 도전막 사이에, 제 1 도전막의 절연막에 대한 밀착성을 높이는 밀착층을 추가로 구비하는 것이 바람직하다. 이와 같이 하면, 제 1 도전막의 원자이동에 대한 내성이 더욱 향상된다.
이 경우도 밀착층은 유전체에 실시되는 막질 향상처리에 의해 산화되기 어려운 도전성재료로 이루어지는 것이 바람직하다. 이와 같이 하면, 밀착층을 형성한 후의 유전체막에 대한 막질 향상을 도모하는 열처리에 노출되더라도, 밀착층의 산화에 의한 막 박리를 방지할 수 있다.
제 1 및 제 2 반도체장치에 있어서, 고융점 금속의 도전막에 대한 첨가량은, 0.5질량% 이상 30질량% 이하인 것이 바람직하다. 여기서 고융점 금속은, 도전막을 구성하는 귀금속과는 다른 금속으로 이루어지는 것이 바람직하다.
제 1 및 제 2 반도체장치에 있어서, 귀금속은, 이리듐을 주성분으로 하는 것이 바람직하다.
제 1 및 제 2 반도체장치에 있어서, 유전체막은, 페로브스카이트계 산화물로 이루어지는 강유전체막인 것이 바람직하다.
이 경우 강유전체막은, 주성분으로 비스무트를 함유하는 것이 바람직하다.
본 발명에 관한 제 1 반도체장치의 제조방법은, 기판 상의 절연막에 개구부를 형성한 후, 형성된 개구부의 저면 및 벽면 상에, 귀금속의 산화물, 질화물 또는 산질화물로 이루어지는 제 1 도전막을 형성하는 공정(a)과, 제 1 도전막 상에 유전체막을 형성하는 공정(b)과, 유전체막 상에 귀금속의 산화물, 질화물 또는 산질화물로 이루어지는 제 2 도전막을 형성하는 공정(c)과, 공정(c) 후에, 형성된 유전체막을 결정화시키는 공정(d)을 구비하며, 공정(a) 및 공정(c)에서, 제 1 도전막 및 제 2 도전막을 각각 다결정 구조로 하는 것을 특징으로 한다.
제 1 반도체장치의 제조방법에 의하면, 도전막에 귀금속의 산화물, 질화물 또는 산질화물을 이용하므로, 이들 귀금속의 산화물, 질화물 또는 산질화물은 귀금속에 비해 내이동성이 높고, 또 체적수축률이 작은 점에서, 유전체막의 결정화를 위한 열처리에 의해 발생하는 도전막의 단선을 방지할 수 있다. 또한 귀금속의 산화물, 질화물 또는 산질화물의 막은 일반적으로 화학적으로 안정된 점에서, 유전체막의 열처리 시에 유전체막을 구성하는 원자의 확산이 방지된다. 이로써 유전체 분극량의 감소가 억제되므로, 유전체의 신뢰성을 유지할 수 있게 되며, 그 결과 도전막으로부터 안정된 전극을 얻을 수 있다.
본 발명에 관한 제 2 반도체장치의 제조방법은, 기판 상의 절연막 상에, 제 1 도전막을, 섬 형상으로 형성하거나, 또는 절연막 상부를 단면 요철형상으로 형성한 후, 형성된 요철형상을 따라 제 1 도전막을 형성하는 공정(a)과, 제 1 도전막 상에 유전체막을 형성하는 공정(b)과, 유전체막 상에 제 2 도전막을 형성하는 공정(c)과, 이 공정(c) 후에, 형성된 유전체막을 결정화시키는 공정(d)을 구비하며, 제 1 도전막 및 제 2 도전막은, 귀금속의 산화물, 질화물 또는 산질화물로 이루어지며, 제 1 도전막 및 제 2 도전막의 적어도 한쪽은, 고융점 금속을 함유하는 것을 특징으로 한다.
제 2 반도체장치의 제조방법에 의하면, 제 1 도전막 및 제 2 도전막의 적어도 한쪽에 고융점 금속을 첨가하기 때문에, 고융점 금속이 첨가된 도전막은 고융점 금속이 첨가되지 않은 도전막에 비해 원자이동에 대한 내성이 높아지며 또 체적수축률도 작아지므로, 유전체막을 결정화시키는 예를 들어 열처리에 의해 발생하는 도전막의 단선을 방지할 수 있다.
제 1 및 제 2 반도체장치의 제조방법은, 공정(a) 및 공정(c)에 있어서, 1 도전막 또는 제 2 도전막은, 300℃ 이상 600℃ 이하의 온도에서 형성되는 것이 바람직하다. 이와 같이 제 1 도전막 또는 제 2 도전막을 그 성막온도로서 비교적 고온인 300℃ 이상 600℃ 이하의 온도에서 형성하기 때문에, 유전체막에 대해 도전막의 성막온도보다 높은 온도에서 실시하는 유전체막의 막질 향상을 위한 열처리 시에, 도전막은 이미 비교적 높은 열이력을 받았으므로, 유전체막에 대한 열처리에 의한 도전막의 열수축량이 감소되며, 그 결과 이 도전막에 발생하는 단선을 방지할 수 있다.
제 1 및 제 2 반도체장치의 제조방법은, 공정(d)에 있어서 유전체막에는 500℃ 이상 800℃ 이하의 온도로 열처리를 실시하는 것이 바람직하다.
또 제 1 및 제 2 반도체장치의 제조방법에 있어서, 유전체막을 결정화시킬 때의 가열온도와 제 1 도전막 및 제 2 도전막 형성 시의 형성온도 차는 200℃ 이내인 것이 바람직하다. 이와 같이 하면, 예를 들어 유전체막에 대해 각 도전막의 형성온도보다 높은 온도에서 실시하는 유전체막 막질 향상을 도모하는 열처리 시에, 각 도전막은 유전체막에 실시하는 열처리온도에 대해 이미 200℃ 이내의 열이력을 받으므로, 유전체막에 대한 열처리에 의한 도전막의 열수축량이 감소하므로, 도전막에 발생하는 단선을 방지할 수 있다.
제 1 및 제 2 반도체장치의 제조방법은, 공정(d)보다 전에, 제 1 도전막 및 제 2 도전막의 형성온도보다 높으며 또 유전체막이 결정화되는 온도보다 낮은 온도 에서, 제 1 도전막 및 제 2 도전막에 열처리를 실시하는 공정(e)을 추가로 구비하는 것이 바람직하다. 이와 같이 하면 유전체막에 대해 도전막의 성막온도보다 높은 온도에서 실시하는 유전체막의 결정화를 도모하는 열처리 시에, 도전막은 이미 이 도전막의 형성온도보다 높으며 또 유전체가 결정화되는 온도보다 낮은 온도의 열처리를 받았기 때문에, 유전체막의 결정화를 도모하는 열처리 시에 도전막의 열수축량이 감소하므로, 이 도전막에 발생하는 단선을 방지할 수 있다.
제 1 및 제 2 반도체장치의 제조방법은, 공정(c)보다 후이며 또 공정(d)보다 전에, 제 2 도전막을 피복하도록 보호절연막을 형성하는 공정(f)을 추가로 구비하는 것이 바람직하다. 이와 같이 하면 유전체막에 대한 막질 향상을 도모하는 열처리 시에, 제 2 도전막은 그 위의 보호절연막에 의해 고온 분위기에 직접 노출되지 않게 됨과 동시에, 제 2 도전막의 열수축량이 감소하므로 제 2 도전막에 발생하는 단선을 방지할 수 있다.
또한 제 1 및 제 2 반도체장치의 제조방법에 있어서, 공정(a)은, 제 1 도전막을 형성하기 전에, 절연막 상에 이 절연막과 제 1 도전막과의 밀착성을 높이는 밀착층을 형성하는 공정을 포함하는 것이 바람직하다. 이와 같이 하면 제 1 도전막의 원자이동에 대한 내성이 더욱 향상된다.
제 1 반도체장치의 제조방법에 있어서, 제 1 도전막 및 제 2 도전막의 적어도 한쪽은 고융점 금속을 함유하는 것이 바람직하다.
제 1 또는 제 2 반도체장치의 제조방법에 있어서, 귀금속은 이리듐을 주성분으로 하는 것이 바람직하다.
또 제 1 또는 제 2 반도체장치의 제조방법에 있어서, 유전체막은 페로브스카이트계 산화물로 이루어지는 강유전체막인 것이 바람직하다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
(실시예)
(제 1 실시예)
본 발명의 제 1 실시예에 대해 도면을 참조하면서 설명한다.
도 1은 본 발명의 제 1 실시예에 관한 반도체메모리장치의 단면구성을 나타낸다.
도 1에 나타내는 바와 같이 예를 들어, 실리콘으로 된 반도체기판(10) 상부에 형성된 얕은 트렌치분리(STI : Shallow Trench Isolation)영역(11)으로 구획되어 이루어지는 각 소자형성영역에는, 각각 게이트절연막(12)을 개재시킨 게이트전극(13)과 이 게이트전극(13)의 양 측방에 형성된 불순물확산층(14)으로 구성되는 복수의 트랜지스터(15)가 형성된다.
반도체기판(10) 상에는, 막 두께 약 0.4㎛∼0.8㎛의 산화실리콘으로 이루어지는 제 1 층간절연막(16)이 각 트랜지스터(15)를 피복하도록 형성된다. 여기서 산화실리콘에는 붕소(B) 및 인(P)을 첨가한 이른바 BPSG(Boro-Phosoho-Silicate Glass)나, 고밀도 플라즈마로 형성되며, 붕소나 인이 첨가되지 않는, 이른바 HDP-NSG(High Density Plasma-Non Silicate Glass), 또는 산화분위기에 오존(O3)을 이용 한 O3-NSG를 이용하면 된다.
제 1 층간절연막(16)에서 트랜지스터(15)의 한쪽 불순물확산층(14) 상에는 이 불순물확산층(14)과 전기적으로 접속되는 제 1 콘택트플러그(17)가 형성된다. 제 1 콘택트플러그(17)의 재료로는, 텅스텐, 몰리브덴, 티탄, 질화티탄(TiN) 또는 질화탄탈(TaN)을 이용한다. 또한 티탄, 니켈 혹은 코발트의 규화금속, 또는 구리, 혹은 불순물이 도핑된 다결정실리콘을 이용해도 된다.
상면이 평탄화된 제 1 층간절연막(16) 상에는, 제 1 콘택트플러그(17)와 전기적으로 접속되어, 텅스텐 또는 다결정실리콘으로 이루어지는 복수의 비트배선(18)이 선택적으로 형성된다.
제 1 층간절연막(16) 상에는, 각 비트배선(18)을 피복하도록 제 2 층간절연막(19)이 형성된다. 제 2 층간절연막(19)은 각 비트배선(18)의 산화를 방지할 수 있을 정도의 막 두께가 필요하다.
제 1 층간절연막(16) 및 제 2 층간절연막(19)에서 트랜지스터(15)의 다른 쪽 불순물확산층(14) 상에는, 이 불순물확산층(14)과 전기적으로 접속되는 제 2 콘택트플러그(20)가 형성된다. 여기서 제 2 콘택트플러그(20)로는 제 1 콘택트플러그(17)에 이용한 재료와 동등한 재료를 이용하면 된다.
상면이 평탄화된 제 2 층간절연막(19) 상에는, 제 2 콘택트플러그(20)와 각각 전기적으로 접속되면서 제 2 층간절연막(19) 상의 제 2 콘택트플러그(20) 주변부분도 피복하는 복수의 산소방지막(21)이 형성된다. 산소방지막(21)의 재료로는, 예를 들어 질화티탄알루미늄(TiAlN), 산질화티탄알루미늄(TiAlON), 질화티탄(TiN), 산화이리듐(IrOx), 이리듐(Ir), 산화루테늄(RuOx), 또는 루테늄을 이용하면 되며, 또 이들 중 적어도 2 가지로 이루어지는 적층구조로 해도 된다. 여기서 산화이리듐 및 산화루테늄의 일반식에서 x는 양의 실수이다.
제 2 층간절연막(19) 상에는, 각 산소방지막(21)을 노출시키는 개구부를 가지며 산소방지막(21) 상의 막 두께가 300nm∼700nm 정도의 제 3 층간절연막(22)이 형성된다. 이 제 3 층간절연막(22)의 막 두께는 후술하는 용량소자의 용량값을 결정하는 파라미터가 된다.
제 3 층간절연막(22)의 각 개구부에는, 그 벽면 및 저면을 따르도록, 예를 들어 귀금속의 산화물, 질화물 또는 산질화물로 이루어지는 하부전극(23) 및 상부전극(25)과 용량절연막(24)으로 구성되는 용량소자(26)가 형성된다. 하부전극(23) 및 상부전극(25)의 구체적 재료는, 백금, 이리듐, 루테늄, 금, 은, 팔라듐, 로듐 또는 오스뮴(Os)의 산화물, 질화물 또는 산질화물이 있다. 예를 들어 산화물을 이용할 경우에는 산화이리듐(IrO2), 산화루테늄(RuO2) 또는 산화은(Ag2O) 등이다.
또 용량절연막(24)으로, 강유전체인 티탄산바륨스트론튬(BaxSr1-xTiO3)(단, x는 0≤x≤1이다. 이하 BST로 칭함)계 유전체나, 지르코늄티탄산납(Pb(ZrxTi1-x)O 3)(단, x는 0≤x≤1이다. 이하 PZT로 칭함) 혹은 지르코늄티탄산납란탄(PbyLa1-y(ZrxTi1-x)O3)(단, x, y는 0≤x, y≤1이다.) 등의 납을 함유하는 페로브스카이트계 유전체, 또는 탄탈산스트론튬비스무트(Sr1-yBi2+xTa2O9)(단, x, y는 0≤x, y≤1이다. 이하 SBT로 칭함) 혹은 티탄산비스무트란탄(Bi4-xLaxTi3O12)(단, x는 0≤x≤1이다.) 등의 비스무트를 함유하는 페로브스카이트계 유전체를 이용하면, 불휘발성 메모리장치를 제작할 수 있다.
또 강유전체막으로는 일반식이 ABO3(단 A와 B는 다른 원소)으로 표시되는 페로브스카이트 구조를 갖는 화합물을 이용할 수 있다. 여기서 원소A는 예를 들어 납, 바륨, 스트론튬, 칼슘, 란탄, 리튬, 나트륨, 칼륨, 마그네슘 및 비스무트로 이루어지는 군에서 선택되는 적어도 1 개이며, 원소B는 예를 들어 티탄, 지르코늄, 니오브, 탄탈, 텅스텐, 철, 니켈, 스칸듐, 코발트, 하프늄, 마그네슘 및 몰리브덴으로 이루어지는 군에서 선택되는 적어도 1 개다.
또 용량절연막(24)은 단층의 강유전체막에 한정되지 않고, 조성이 다른 복수의 강유전체막을 이용해도 되며, 또는 다른 조성을 연속적으로 변화시켜 조성을 경사지게 하는 구성으로 해도 된다.
또한 본 발명에 관한 용량절연막(24)은, 강유전체에 한정되지 않음은 물론이며, 산화실리콘(SiO2), 질화실리콘(Si3N4), 5산화니오브(Nb2O 5), 5산화탄탈(Ta2O5) 또는 산화알루미늄(Al2O3) 등을 사용해도 된다.
제 3 층간절연막(22) 상에는, 제 4 층간절연막(27)이 용량소자(26)의 오목부를 메우도록 형성된다. 제 2 층간절연막(19), 제 3 층간절연막(22) 및 제 4 층간 절연막(27)의 제 1 콘택트플러그(17) 상에는, 이 제 1 콘택트플러그(17) 및 비트배선(18)과 전기적으로 접속되는 제 3 콘택트플러그(28)가 형성된다. 여기서도 제 3 콘택트플러그(28)에는 제 1 콘택트플러그(17) 및 제 2 콘택트플러그(20)에 이용한 재료와 동등한 재료를 사용하면 된다.
이하, 상기와 같이 구성된 반도체메모리장치의 제조방법에 대해 도면을 참조하면서 설명한다.
도 2의 (a)∼(d) 내지 도 6의 (a)∼(c)는 본 발명의 제 1 실시예에 관한 반도체메모리장치 제조방법의 공정순 단면구성을 나타낸다.
우선 도 2의 (a)에 나타내는 바와 같이, 반도체기판(10) 상부에 STI영역(11)을 선택적으로 형성하고, 형성된 STI영역(11)으로 반도체기판(10)을 복수의 소자형성영역으로 구획한다. 이어서 각 소자형성영역에, 예를 들어 산화실리콘 또는 산질화실리콘으로 이루어지며 막 두께 약 3nm의 게이트절연막(12)과, 다결정실리콘, 금속 또는 금속규화물을 함유하며 막 두께 약 200nm의 게이트전극(13)을 순차 형성하고, 계속해서 게이트전극(13)을 마스크로 하는 불순물이온의 이온주입으로 불순물확산층(14)을 형성하여, 트랜지스터(15)를 각각 형성한다. 이어서 CVD법으로 BPSG, HDP-NSG 또는 O3-NSG와 같은 절연막을 약 0.6㎛∼1.2㎛의 막 두께로 성막한 후, 화학적기계적연마(CMP;Chemical Mechanical Polish)법을 이용하여 성막된 절연막 표면을 평탄화시켜 막 두께 약 0.4㎛∼0.8㎛의 제 1 층간절연막(16)을 형성한다.
다음으로, 도 2의 (b)에 나타내는 바와 같이, 리소그래피 및 드라이에칭으로, 제 1 층간절연막(16)에 각 트랜지스터(15)의 한쪽 불순물확산층(14)을 노출시키는 제 1 콘택트홀(16a)을 형성한다.
다음에, 도 2의 (c)에 나타내는 바와 같이, 스퍼터링, CVD 또는 도금법으로 제 1 층간절연막(16) 상에, 제 1 콘택트홀(16a)이 충전되도록 제 1 콘택트플러그 형성막(17A)을 성막한다. 여기서 제 1 콘택트플러그 형성막(17A)은, 전술한 바와 같이 텅스텐 등의 금속, 질화티탄 등의 질화금속, 규화티탄 등의 규화금속, 구리, 또는 다결정실리콘을 사용한다. 또 제 1 콘택트플러그 형성막(17A)을 성막하기 전에, 예를 들어 기판 쪽으로부터 순차 적층된 티탄과 질화티탄, 또는 탄탈과 질화탄탈의 적층막으로 이루어지는 밀착층을 형성해도 된다.
다음, 도 2의 (d)에 나타내는 바와 같이, 성막된 제 1 콘택트플러그 형성막(17A)에 대해, 제 1 층간절연막(16)이 노출될 때까지 에치백 또는 CMP처리를 실시하여, 제 1 콘택트플러그 형성막(17A)으로 각 트랜지스터(15)의 한쪽 불순물확산층(14)과 전기적으로 접속되는 제 1 콘택트플러그(17)를 형성한다.
다음에, 도 3의 (a)에 나타내는 바와 같이, 스퍼터링, CVD 또는 노로써, 제 1 층간절연막(16) 상에, 예를 들어 텅스텐 또는 다결정실리콘으로 이루어지는 도전막을 형성하고, 이어서 리소그래피 또는 에칭으로 도전막이 제 1 콘택트플러그(17)와 접속되도록 패터닝하여, 도전막으로 복수의 비트배선(18)을 형성한다. 이 때 배선재료가 텅스텐일 경우에는, 예를 들어 염소계 가스 및 불소계 가스를 혼합한 에칭가스를 이용하면 되며, 다결정실리콘일 경우에는 불소계 가스를 이용하면 된 다. 또 비트배선(18)으로 텅스텐을 이용할 경우에는 텅스텐막을 형성하기 전에, 기판 쪽에서 순차 적층된 예를 들어 티탄과 질화티탄의 적층막으로 이루어지는 밀착층을 형성해도 된다. 또한 각 비트배선(18)의 두께는 배선저항 및 설계규칙에 따라 결정되며, 20nm∼150nm 정도가 바람직하다. 또한 용량소자 상부의 배선 사이에 스택형 콘택트플러그를 형성할 경우에는, 미리 제 1 콘택트플러그(17) 중 1 개의 플러그를 피복하도록 비트배선 패턴을 형성해두어도 된다.
다음으로, 도 3의 (b)에 나타내는 바와 같이, CVD로써 제 1 층간절연막(16) 상에, 막 두께 약 200nm∼800nm의 BPSG 등으로 이루어지는 제 2 층간절연막(19)을 각 비트배선(18)을 피복하도록 성막한다. 이어서 성막된 제 2 층간절연막(19)에, CMP, 에치백 또는 리플로처리를 실시하여 평탄화시킨다. 이 평탄화처리에 의해, 제 2 층간절연막(19) 상에 형성되는 용량소자의 형성이 용이해진다. 그 중에서도 CMP법을 이용하면, 제 2 층간절연막(19) 상부에 각 비트배선(18)에 의해 발생한 단차부분을 더 한층 평탄화시킬 수 있다. 여기서 제 2 층간절연막(19)의 각 비트배선(18) 위쪽 부분의 막 두께(x)를, 각 비트배선(18)의 산화 방지가 가능한 막 두께인 50nm∼500nm로 설정하는 것이 바람직하다.
다음 도 3의 (c)에 나타내는 바와 같이, 리소그래피 및 드라이에칭으로 제 1 층간절연막(16) 및 제 2 층간절연막(19)에, 각 트랜지스터(15)의 다른 쪽 불순물확산층(14)을 노출시키는 제 2 콘택트홀(19a)을 형성한다.
다음에, 도 3의 (d)에 나타내는 바와 같이, 스퍼터링, CVD 또는 도금법으로 제 2 층간절연막(19) 상에, 제 2 콘택트홀(19a)이 충전되도록 제 2 콘택트플러그 형성막(도시 생략)을 성막한다. 여기서 제 2 콘택트플러그 형성막의 재료는, 제 1 콘택트플러그(17)와 동등하면 된다. 또 여기서도 제 2 콘택트플러그 형성막을 성막하기 전에, 질화티탄과 티탄, 또는 질화탄탈과 탄탈의 적층막으로 이루어지는 밀착층을 형성해도 된다. 그 후 성막된 제 2 콘택트플러그 형성막에 대해, 제 2 층간절연막(19)이 노출될 때까지 에치백 또는 CMP처리를 실시하여, 제 2 콘택트플러그 형성막으로부터, 각 트랜지스터(15)의 다른 쪽 불순물확산층(14)과 전기적으로 접속되는 제 2 콘택트플러그(20)를 형성한다.
다음으로 도 4의 (a)에 나타내는 바와 같이, 제 2 층간절연막(19) 상에, 예를 들어 스퍼터링, CVD, 또는 유기금속 기상퇴적(Metal Organic Chemical Vapor Deposition: MOCVD)법으로, 제 2 층간절연막(19) 상 전면에, 막 두께 50nm∼250nm이며 제 2 콘택트플러그(20)의 산화를 방지하는 산소방지막 형성막(21A)을 성막한다. 전술한 바와 같이, 산소방지막 형성막(21A)의 재료로는, 질화티탄, 질화티탄알루미늄, 산질화티탄알루미늄, 이리듐 혹은 그 산화물, 또는 루테늄 혹은 그 산화물을 이용한다.
다음, 도 4의 (b)에 나타내는 바와 같이, 리소그래피법, 및 염소계 가스와 불소계 가스와의 혼합가스를 이용한 드라이에칭으로 각 제 2 콘택트플러그(20) 및 그 주변부를 각각 피복하도록 패터닝함으로써, 산소방지막 형성막(21A)으로부터 복수의 산소방지막(21)을 형성한다. 그리고 도시하지는 않지만, 제 2 콘택트플러그 형성막을 제 2 층간절연막(19) 상에서 제거할 때, 각 제 2 콘택트플러그(20)의 상단면에 발생하는 오목형상부(recess부)에 산소방지막(21)을 매입하는 구성으로 해 도 된다.
다음에 도 4의 (c)에 나타내는 바와 같이, CVD법으로 제 2 층간절연막(19) 상에, 막 두께 약 900nm∼1400nm의 BPSG 등으로 이루어지는 제 3 층간절연막(22)을 각 산소방지막(21)을 피복하도록 성막한다. 이어서 성막된 제 3 층간절연막(22)에 CMP로 평탄화 처리를 실시한다. 이 때 제 3 층간절연막(22)의 각 산소방지막(21) 위의 두께는 용량소자의 용량값을 결정하는 파라미터가 되며, 여기서는 300nm∼700nm 정도가 바람직하다.
다음으로 도 4의 (d)에 나타내는 바와 같이, 리소그래피법 및 에칭으로, 제 3 층간절연막(22)에 각 산소방지막(21)의 중앙부분 즉 제 2 콘택트플러그(20)의 위쪽 부분을 노출시키는 복수의 개구부(22a)를 형성한다. 여기서 개구부(22a)를 형성하는 에칭은, 드라이에칭이라도 되고 습식에칭이라도 된다.
또 개구부(22a)는 저면에서 상면을 향함에 따라 개구가 넓어지는 형상, 즉 도 4의 (d)에 나타내는 단면도에서 개구부 벽면이 테이퍼 형상으로 된다.
다음에 도 5의 (a)에 나타내는 바와 같이, 스퍼터링, CVD 또는 MOCVD법으로, 약 200℃∼500℃의 온도하에서 제 3 층간절연막(22) 상에 각 개구부(22a)의 벽면 및 저면을 포함하는 전면에 걸쳐, 백금 또는 이리듐 등의 귀금속의 산화물, 질화물 또는 산질화물로 이루어지며, 막 두께 약 20nm∼60nm의 하부전극 형성막(23A)을 성막한다.
여기서 하부전극 형성막(23A)으로 산화이리듐(IrO2)을 이용할 경우의 성막조 건에 대해 설명한다.
우선 스퍼터링으로 산화이리듐으로 된 하부전극 형성막(23A)을 성막할 경우의 성막조건을 이하에 나타낸다.
타겟재료 : 이리듐(Ir)
기판온도 : 300℃∼500℃
압력 : 0.5Pa∼0.8Pa
전원 : 0.8kW∼3.5kW
스퍼터링가스 : 아르곤(Ar)
산화성가스 : 산소(O2)
가스비 : O2/Ar=1∼3
다음으로, 스퍼터링 대신 MOCVD법으로 산화이리듐으로 이루어지는 하부전극 형성막(23A)을 성막할 경우의 성막조건을 나타낸다.
이리듐을 함유하는 유기금속원료(전구체)
: 디메틸이리듐시클로옥타디엔
용매 : 테트라히드로푸란
기화기 온도 : 60℃∼120℃
산화성가스 : 산소(O2)〔유량 50∼150ml/min〕
캐리어가스 : 아르곤(Ar)〔유량 150∼250ml/min〕
압력 : 133Pa∼266Pa
온도 : 250℃∼450℃
여기서 귀금속 질화물은, 스퍼터링에 의한 경우에는 질소가스를 이용하여 성막을 실시하며, 또 귀금속 산질화물은, 질소가스와 산소가스를 이용하여 성막한다. 또 MOCVD일 경우에는 질소 또는 산소를 함유한 원료를 적절히 이용함으로써 성막한다. 이로써 하부전극 형성막(23A)은, 스퍼터링 또는 MOCVD의 어느 경우에도 다결정 구조가 된다.
이와 같이 MOCVD법을 이용하여 하부전극 형성막(23A)을 성막함으로써, 하부전극 형성막(23A)에서 제 3 층간절연막(22)의 개구부(22a) 벽면 및 저면에서의 피복성이 양호해진다. 더불어, 하부전극 형성막(23A)에 귀금속의 산화물 또는 질화물을 이용함으로써 전극형성막의 수축률이 감소하므로, 이 전극형성막의 단선을 방지할 수 있다.
다음에, 도 5의 (b)에 나타내는 바와 같이, CMP로 제 3 층간절연막(22) 상에 퇴적시킨 하부전극 형성막(23A)을 제 3 층간절연막(22)이 노출되도록 제거함으로써, 제 3 층간절연막(22)의 개구부(22a) 벽면 및 저면 상에 하부전극 형성막(23A)으로부터 하부전극(23)을 형성한다.
여기서 CMP를 이용하는 대신, 제 3 층간절연막(22)의 개구부(22a)에 형성된 하부전극(23)의 오목부를 매입하도록 절연막(희생막, 도시 생략)을 퇴적시키고, 퇴적된 절연막에 드라이에칭으로 전면적인 에치백을 실시함으로써, 하부전극 형성막(23A)에서 하부전극(23) 이외의 부분을, 제 3 층간절연막(22)이 노출될 때까지 제거해도 된다. 그 후 하부전극(23) 상의 희생막을 불화수소산(HF) 등에 의한 습식에칭으로 제거한다.
다음, 도 5의 (c)에 나타내는 바와 같이, 스퍼터링 또는 MOCVD법으로 제 3 층간절연막(22) 상에 단면 오목형상의 각 하부전극(23)을 포함하는 전면에 걸쳐, 예를 들어 강유전체로 이루어지며 막 두께 40nm∼100nm의 용량절연막 형성막(24A)을 성막한다. 전술한 바와 같이, 용량절연막 형성막(24A)으로는 BST, PZT 또는 SBT 등의 강유전체 재료를 이용한다.
이어서 스퍼터링, CVD 또는 MOCVD법으로, 하부전극 형성막(23A)과 동등한 성막조건으로, 용량절연막 형성막(24A) 상에 백금 또는 이리듐 등의 귀금속의 산화물, 질화물 또는 산질화물의 다결정으로 이루어지며, 막 두께 20nm의 상부전극 형성막(25A)을 성막한다. 제 1 실시예에서는, 하부전극 형성막(23A) 및 상부전극 형성막(25A)의 바탕층은, 개구부(22a)를 갖는 제 3 층간절연막(22)이다.
다음으로 도 5의 (d)에 나타내는 바와 같이, 리소그래피법, 및 염소계 가스와 불소계 가스와의 혼합가스를 이용한 드라이에칭으로 용량절연막 형성막(24A) 및 상부전극 형성막(25A)에 하부전극(23)을 피복하도록 패터닝함으로써, 용량절연막 형성막(24A)으로부터 용량절연막(24)을 형성하고, 상부전극 형성막(25A)으로부터 상부전극(25)을 형성한다. 이로써 하부전극(23), 용량절연막(24) 및 상부전극(25)으로 이루어지는 단면 오목형상의 용량소자(26)가 형성된다.
다음에 도 6의 (a)에 나타내는 바와 같이 CVD법으로, 제 3 층간절연막(22) 상에, 용량소자(26)를 피복하도록 BPSG 등으로 이루어지는 제 4 층간절연막(27)을 성막한다. 그 후, CMP법으로 성막된 제 4 층간절연막(27)의 표면을 평탄화시킨다. 평탄화 후의 제 4 층간절연막(27)에서의 용량소자(26) 상단부 위쪽 막 두께는 100nm∼300nm가 바람직하다. 이어서 용량절연막(24)을 구성하는 강유전체를 결정화시키는 등의, 용량절연막(24) 막질 향상을 위한 고온이며 산소분위기에서의 열처리를 실시한다. 여기서 이 열처리는, 노를 이용하는 어닐링이라도 되며, 급속 가열처리(Rapid Thermal Anneal: RTA)라도 된다. 가열온도는 500℃ 이상 800℃ 이하가 바람직하다. 또는 용량절연막(24)에 대한 열처리 온도와 하부전극(23) 및 상부전극(25)을 형성할 때의 온도와의 차를 200도 이내로 하는 것이 바람직하다. 예를 들어 용량절연막(24)의 막질 향상을 도모하는 가열온도가 700℃일 때는, 하부전극(23) 및 상부전극(25)을 500℃ 이상의 온도에서 성막하는 것이 바람직하다.
그리고 용량절연막(24)의 막질 향상을 도모하는 열처리는, 제 4 층간절연막(27)을 형성하기 전에 실시해도 되지만, 본원 발명자들은, 상부전극(25)이 절연막으로 피복된 상태에서 열처리를 실시하면, 상부전극(25)이 열 분위기에 노출된 상태에서 가열하기 보다 상부전극(25)의 열 수축이 작다는 식견을 얻었으며, 따라서 여기서도 용량절연막(24)의 막질 향상을 도모하는 열처리는, 제 4 층간절연막(27)의 형성 후에 실시하는 것이 바람직하다.
또 상부전극(25)을 형성한 후이며 또 용량절연막(24)의 막질 향상을 도모하는 열처리 전에, 상부전극(25)에 대해 이 상부전극(25)의 형성온도보다 높으면서 용량절연막(24)을 구성하는 강유전체가 결정화되는 온도보다 낮은 온도에서 열처리를 실시하는 것이 바람직하다. 여기서는 예를 들어 상부전극 형성막(25A)의 성막 후, 600℃ 정도에서 60초간 정도의 열처리를 실시하면 좋다. 또는 열처리 시의 수축에 의한 응력은, 상부전극 형성막(25A)의 면적이 증대될수록 커지므로, 패터닝 후가 보다 바람직하다. 이로써 하부전극(23) 및 상부전극(25)은, 용량절연막(24)의 막질 향상을 도모하는 열처리 전에, 이들 전극의 형성온도보다 높으며 또 용량절연막(24)을 구성하는 강유전체가 결정화되는 온도보다 낮은 온도에서 미리 열처리를 받게 된다. 때문에 용량절연막(24)의 결정화 열처리 시 각 전극(23, 25)의 급격한 열수축이 억제되므로, 각 전극(23, 25)의 단선을 저감할 수 있다.
다음으로 도 6의 (b)에 나타내는 바와 같이, 리소그래피법 및 드라이에칭으로, 제 4 층간절연막(27), 제 3 층간절연막(22) 및 제 2 층간절연막(19)에 비트배선(18)을 노출시키는 제 3 콘택트홀(27a)을 형성한다.
다음에 도 6의 (c)에 나타내는 바와 같이, 스퍼터링, CVD 또는 도금법으로 제 4 층간절연막(27) 상에, 제 3 콘택트홀(27a)이 충전되도록 제 3 콘택트플러그 형성막(도시 생략)을 성막한다. 여기서 제 3 콘택트플러그 형성막의 재료는 제 1 콘택트플러그(17)와 동등하다. 또 여기서도 제 3 콘택트플러그 형성막을 성막하기 전에, 질화티탄과 티탄 또는 질화탄탈과 탄탈의 적층막으로 이루어지는 밀착층을 형성해도 된다. 그 후 성막된 제 3 콘택트플러그 형성막에 대해, 제 4 층간절연막(27)이 노출될 때까지 에치백 또는 CMP처리를 하여, 제 3 콘택트플러그 형성막으로부터, 각 비트배선(18)과 전기적으로 접속되는 제 3 콘택플러그(28)를 형성한다. 이로써 제 1 콘택트플러그(17)와 비트배선(18)과 제 3 콘택플러그(28)로써, 이른바 스택 콘택트가 형성된다.
이와 같이 형성된 용량소자에서의 전극(도전막) 단선발생률에 대해 도 7을 이용하여 설명한다. 도 7은 전극재료로서 이리듐(Ir), 산화이리듐(IrOx), 질화이리듐(IrN) 및 산질화이리듐(IrON)을 이용할 경우 각각의 전극 막 두께 비와, 용량절연막의 열처리로 발생하는 단선의 발생확률과의 관계를 나타낸다.
도 7에 나타내는 바와 같이 이리듐을 전극재료로 이용할 경우는, 전극에서 가장 막 두께가 작은 부분과 가장 막 두께가 큰 부분과의 막 두께 비 값이 0.8 이하일 때의 단선발생률은 100%이며, 막 두께가 균일할 경우의 막 두께 비 값이 1.0일 때도 그 단선발생률은 30%이다. 한편, 산화이리듐을 전극으로 이용할 경우는, 막 두께 비 값이 0.8 이상이며 1.0 이하의 범위에서 단선발생률은 0%이다. 질화이리듐을 전극으로 이용할 경우는, 막 두께 비가 0.6 이상이며 1.0 이하의 범위에서 단선발생률은 10% 이하이며, 또 0.7 이상 1.0 이하에서는 0%이다. 또 산질화이리듐을 전극으로 이용할 경우는, 막 두께 비가 0.5 이상이며 1.0 이하의 범위에서 단선발생률은 10% 이하이며, 또 0.7 이상 1.0 이하에서는 0%이다. 즉 전극재료로서 귀금속의 산화물, 질화물 또는 산질화물을 이용하여 막 두께의 최소값과 최대값 비의 값이 0.8 이상 1.0 이하로 되도록 성막시킬 경우에, 용량소자의 단선 발생을 방지할 수 있다.
또한, 전극의 가장 막 두께가 작은 부분의 막 두께가 15nm 정도라면, 전극으로서의 본래 역할을 열화시키는 일없이, 또 단선도 거의 발생하는 일이 없다.
따라서, 용량소자의 전극으로 귀금속을 이용하는 경우보다, 귀금속의 산화 물, 질화물 또는 산질화물을 이용하는 경우 쪽이, 전극의 단선 발생을 저감할 수 있다. 또 전극으로 귀금속의 질화물을 이용하면 가장 효과적으로 단선을 저감할 수 있다.
이상 설명한 바와 같이 제 1 실시예에 의하면, 단면 오목형상의 이른바 콘케이브(concave)형 용량소자(26)의 하부전극(23) 및 상부전극(25)으로, 귀금속의 산화물, 질화물 또는 산질화물만을 이용하므로, 하부전극(23) 및 상부전극(25), 특히 상부전극(25)이 용량절연막(24)에 대한 결정화 열처리 시에 단선이 발생하여 리크가 발생하는 사태를 방지할 수 있다.
또 강유전체의 결정화에는 500℃ 이상 800℃ 이하의 비교적 고온의 열처리가 필요하므로, 본 발명의 효과가 크다.
또한 용량절연막(24)으로, 페로브스카이트계 산화물로 이루어지는 강유전체를 이용할 경우에는, 5산화탄탈(Ta2O5) 등과 같은 상유전체에 비해 고온의 열처리를 필요로 하므로, 본 발명의 효과가 크다.
또 용량절연막(24)으로, 비스무트를 함유하는 페로브스카이트계 산화물을 이용하는 경우에는, 납을 함유하는 페로브스카이트계 산화물에 비해 고온의 열처리를 필요로 하므로, 본 발명의 효과가 더욱 커진다.
(제 2 실시예)
이하 본 발명의 제 2 실시예에 대해 도면을 참조하면서 설명한다.
도 8은 본 발명의 제 2 실시예에 관한 반도체메모리장치의 단면구성을 나타 낸다. 도 8에서 도 1에 나타내는 구성부재와 동일 구성부재에는 동일 부호를 부여함으로써 설명을 생략한다.
도 8에 나타내는 바와 같이, 제 2 실시예에서는 용량소자(26)를 구성하는 예를 들어 산화이리듐으로 이루어지는 하부전극(23B)이, 제 2 층간절연막(19) 상에 300nm∼700nm로 비교적 큰 막 두께이며 또 섬상으로 형성되는 것을 특징으로 한다. 바꾸어 말하면 도 8에 나타내는 단면도에서 볼록형상으로 되도록 하부전극(23B)이 형성된다.
이로써 BST 등의 강유전체로 이루어지는 용량절연막(24) 및 예를 들어 산화이리듐으로 이루어지는 상부전극(25)은 섬상 하부전극(23B)을 피복하도록 형성되는 점에서, 용량절연막(24) 및 상부전극(25)의 각 단면형상은 위쪽으로 볼록형상을 이룬다.
이와 같은 구성의 용량소자(26)라도, 용량절연막(24)의 막질 향상을 위한, 고온이며 산소분위기에서의 열처리에 노출됐다 하더라도, 예를 들어 산화이리듐 등의 귀금속 산화물로 이루어지는 상부전극(25)의 열수축률은, 이리듐으로 된 상부전극의 열수축률에 비해 작기 때문에, 상부전극(25)의 체적이 수축됨으로써, 예를 들어 볼록형상의 굴곡부 등에 단선을 일으키는 일은 없다. 마찬가지로 이리듐 등 귀금속의 질화물, 산질화물로 이루어지는 상부전극(25)을 이용할 경우도, 상부전극의 열수축에 의한 단선을 억제할 수 있다.
이하, 상기와 같이 구성된 반도체메모리장치의 제조방법에 대해 도면을 참조하면서 설명한다.
도 9의 (a)∼(d) 및 도 10의 (a)∼(c)는 본 발명의 제 2 실시예에 관한 반도체메모리장치 제조방법의 공정순 단면구성을 나타낸다. 여기서는 제 1 실시예와 동일한 공정은 생략하고, 제 2 실시예의 특징인 섬상 하부전극(23B)을 형성하는 공정부터 설명한다.
도 9의 (a)에 나타내는 바와 같이, 스퍼터링, CVD 또는 MOCVD법으로, 제 2 층간절연막(19) 상 전면에 걸쳐, 백금 또는 이리듐 등 귀금속의 산화물, 질화물 또는 산질화물로 이루어지며, 막 두께 약 500nm의 하부전극 형성막(23A)을 성막한다.
다음으로 도 9의 (b)에 나타내는 바와 같이, 리소그래피 및 드라이에칭으로, 성막된 하부전극 형성막(23A)에 대해, 각 제 2 콘택트플러그(20) 및 그 주변부를 각각 피복하도록 패터닝함으로써, 하부전극 형성막(23A)으로부터 복수의 하부전극(23B)을 형성한다.
다음에 도 9의 (c)에 나타내는 바와 같이, 스퍼터링 또는 MOCVD로, 제 2 층간절연막(19) 상에 각 하부전극(23)을 피복하도록 전면에 걸쳐, 예를 들어 강유전체로 이루어지며 막 두께 50nm∼100nm의 용량절연막 형성막(24A)을 성막한다. 여기서 용량절연막 형성막(24A)으로는, BST, PZT 또는 SBT 등의 강유전체 재료를 이용한다. 이어서 스퍼터링 또는 MOCVD로, 하부전극 형성막(23A)과 동등한 성막조건으로, 용량절연막 형성막(24A) 상에, 백금 또는 이리듐 등 귀금속의 산화물, 질화물 또는 산질화물로 이루어지며, 막 두께 20nm의 상부전극 형성막(25A)을 성막한다. 제 2 실시예에서 상부전극 형성막(25A)의 바탕층은, 섬상 하부전극(23B)이 형성된 상태의 제 3 층간절연막(22)이다.
다음으로 도 9의 (d)에 나타내는 바와 같이, 리소그래피 및 드라이에칭으로, 용량절연막 형성막(24A) 및 상부전극 형성막(25A)에 대해 하부전극(23B)을 피복하도록 패터닝함으로써, 용량절연막 형성막(24A)으로부터 용량절연막(24)을 형성하고, 상부전극 형성막(25A)으로부터 상부전극(25)을 형성한다. 이로써 하부전극(23B), 용량절연막(24) 및 상부전극(25)으로 구성되는 단면 볼록형상의 용량소자(26)가 형성된다.
다음에, 도 10의 (a)에 나타내는 바와 같이, CVD로 제 2 층간절연막(19) 상에, 용량소자(26)를 피복하도록 BPSG 등으로 이루어지는 제 3 층간절연막(22)을 성막한다. 그 후 CMP로, 성막한 제 3 층간절연막(22) 표면을 평탄화한다. 평탄화 후의 제 3 층간절연막(22)에서 용량소자(26)의 위쪽 막 두께는 100nm∼300nm가 바람직하다. 이어서 용량절연막(24)을 구성하는 강유전체를 결정화하는 등의, 용량절연막(24) 막질을 향상시키기 위한 고온이며 산소분위기에서 열처리를 실시한다. 그리고 이 열처리는, 노를 이용하는 어닐링이라도 되며, 급속가열처리(RTA)라도 된다. 가열온도는 500℃ 이상 800℃ 이하가 바람직하며, 또 용량절연막(24)에 대한 열처리온도와 하부전극(23) 및 상부전극(25)을 형성할 때 온도와의 차는 200℃ 이내가 바람직하다. 즉 용량절연막(24)의 막질 향상을 도모하는 가열온도가 700℃일 때는, 하부전극(23B) 및 상부전극(25)을 500℃ 이상에서 성막하는 것이 바람직하다.
그리고 용량절연막(24)의 막질 향상을 도모하는 열처리는, 제 3 층간절연막(22)을 형성하기 전에 실시해도 되지만, 제 1 실시예에서 설명한 바와 같이, 용량절연막(24)의 막질 향상을 도모하는 열처리는 제 3 층간절연막(22) 형성 후에 실시하는 것이 바람직하다.
또 제 2 실시예에서도, 예를 들어 상부전극 형성막(25A)의 성막 후에, 온도 600℃ 정도에서 60초간 정도의 열처리를 실시하면 좋다. 또는 열처리 시의 수축에 의한 응력은, 상부전극 형성막(25A)의 면적이 증대할수록 커지므로, 패터닝 후가 더욱 바람직하다.
다음에 도 10의 (b)에 나타내는 바와 같이, 리소그래피 및 드라이에칭으로, 제 3 층간절연막(22) 및 제 2 층간절연막(19)에 비트배선(18)을 노출시키는 제 3 콘택트홀(27a)을 형성한다.
다음으로 도 10의 (c)에 나타내는 바와 같이, 스퍼터링, CVD 및 도금법으로 제 3 층간절연막(22) 상에, 제 3 콘택트홀(27a)이 충전되도록 제 3 콘택트플러그 형성막(도시 생략)을 성막한다. 여기서 제 3 콘택트플러그 형성막의 재료는 제 1 콘택트플러그(17)와 동등해도 된다. 또 제 3 콘택트플러그 형성막을 성막하기 전에, 질화티탄과 티탄 또는 질화탄탈과 탄탈의 적층막으로 이루어지는 밀착층을 형성해도 된다. 그 후 성막된 제 3 콘택트플러그 형성막에 대해, 제 3 층간절연막(22)이 노출될 때까지 에치백 또는 CMP처리를 하여, 제 3 콘택트플러그 형성막으로부터, 각 비트배선(18)과 전기적으로 접속되는 제 3 콘택플러그(28)를 형성한다. 이로써 제 1 콘택트플러그(17)와 비트배선(18)과 제 3 콘택플러그(28)로써, 이른바 스택 콘택트가 형성된다.
이상 설명한 바와 같이 제 2 실시예에 의하면, 단면 볼록형상의 용량소자(26)를 구성하는 굴곡부를 갖는 상부전극(25)에 귀금속의 산화물을 이용하므로, 용량절연막(24)에 대한 결정화 열처리 시에, 상부전극(25)이 체적수축 등으로 단선되거나, 용량절연막(24)에 리크가 발생하거나 하는 사태를 방지할 수 있다.
(제 2 실시예의 변형예)
이하, 본 발명 제 2 실시예의 변형예에 대해 도면을 참조하면서 설명한다.
도 11은 본 발명 제 2 실시예의 변형예에 관한 반도체메모리장치의 단면구성을 나타낸다. 도 11에 있어서, 도 8에 나타내는 구성부재와 동일한 구성부재에는 동일부호를 부여함으로써 설명을 생략한다.
도 11에 나타내는 바와 같이 본 변형예에서는, 용량소자(26)를 구성하는 산화이리듐으로 이루어지는 하부전극(23B)이 그 측방영역을 제 3 층간절연막(22)으로 매입되며, 용량절연막(24B) 및 상부전극(25B)은 표면이 평탄화된 하부전극(23B) 및 제 3 층간절연막(22) 상에 형성된다.
따라서 본 변형예에서 상부전극 형성막(25A) 바탕층은, 제 3 층간절연막(22) 및 용량절연막(24B)이다.
이와 같은 구성을 취하는 본 변형예에서도, 단면 볼록형상의 용량소자(26)를 구성하는 굴곡부를 갖는 상부전극(25B)에 귀금속의 산화물을 이용하므로, 용량절연막(24)에 대한 결정화 열처리 시에, 하부전극(23B) 또는 상부전극(25B)이 단선되거나, 용량절연막(24)에 리크가 발생하거나 하는 사태를 방지할 수 있다.
여기서, 제 1 실시예, 제 2 실시예 및 그 변형예에서는, 단선을 방지할 수 있는 도전막으로서 용량소자(26)의 전극을 예로 들었지만, 본 발명은 용량소자 전 극에 한정되지 않는다. 예를 들어 도전막이 단면 오목형상 또는 단면 볼록형상 즉 굴곡부를 가지며, 이 굴곡부를 갖는 도전막이 형성된 후에 이 도전막의 성막온도보다 높은 온도의 열처리가 실시되는 식의 반도체 공정에 매우 효과적이다.
또 트랜지스터(15)는, 반드시 반도체기판(10)에 직접 형성할 필요는 없으며, 예를 들어 기판 상에 에피택셜 성장되어 이루어지는 반도체층의 일부 영역에 형성해도 된다.
또한 강유전체막인 용량절연막(24)의 수소분위기에 의한 환원을 방지하기 위한 수소투과방지막을 용량소자의 상부나 하부 또는 용량소자를 피복하도록, 혹은 용량소자를 완전히 둘러싸도록 형성해도 된다.
(본원 발명자들의 식견)
이하, 본원 발명자들에 의한, 굴곡부를 갖는 도전막이 그 성막온도보다 높은 온도의 열처리를 받았을 때 발생하는 단선의 원인을 각종 실험에 따른 검토를 거듭한 결과, 이하와 같은 식견을 얻었다.
우선, 내산화성을 갖는 점에서 일반적으로 이용되는 백금(Pt) 등의 귀금속으로 단면 오목형상 또는 단면 볼록형상, 즉 굴곡부를 갖는 도전막을 형성하면 단선이 발생하기 쉬워지는 원인으로서 본원 발명자들은, 백금이 이동성에 대한 내성이 낮다는 점을 간파하고, 이로써 백금의 성막온도보다 높은 온도의 열처리에 의해 쉽게 단선이 발생하는 것을 확인했다.
따라서 제 1 식견은, 도전막 재료로 귀금속의 산화물 또는 질화물을 이용하면, 굴곡부를 갖는 도전막에 열처리에 의한 단선이 발생하지 않는다는 것이다. 귀 금속의 산화물 또는 질화물은 그 귀금속에 비해 이동에 대한 내성이 높으며 체적수축률이 작으므로, 유전체막 등 다른 부재의 열처리 시에 도전막이 단선되는 것을 방지할 수 있다. 이는, 귀금속은 일반적으로 화학적으로 안정된 점에서, 예를 들어 강유전체의 열처리 시에 이 강유전체를 구성하는 원자의 확산을 방지할 수 있기 때문이다. 이로써 강유전체가 갖는 분극량의 감소를 억제할 수 있으므로, 이 강유전체의 신뢰성을 유지할 수 있게 되어 안정된 전극을 형성할 수 있다.
제 2 식견은, 귀금속의 산화물, 질화물 또는 산질화물로 이루어지는 도전막의 막 두께를, 그 가장 작은 부분과 가장 큰 부분의 비 값이 0.8 이상이 되도록 하면, 굴곡부를 갖는 도전막에 열처리에 의한 단선이 발생하지 않는다는 것이다. 여기서도 도전막의 조성은 한정되지 않는다. 도전막에 막 두께가 두꺼운 부분과 얇은 부분이 혼재하면, 막 두께가 얇은 부분의 원자(분자)는, 막 두께가 두꺼운 부분에 이동(migration)이 발생하기 쉬우므로, 막 두께가 얇은 부분이 파손돼버리게 된다. 특히 바탕층의 요철형상을 따라 도전막을 형성하면, 형성된 도전막은 단차부분에서 얇아지기 쉬우며, 코너부 또는 모서리부에서는 도전막의 막 두께 변화가 크므로, 코너부 또는 모서리부에서 단선이 일어나기 쉬워진다. 일례로서, 도전막의 가장 작은 부분과 가장 큰 부분의 비 값을 0.8 이상으로 하면 바람직한 재료로는, 질화티탄(TiN), 산화이리듐(IrOx), 질화티탄알루미늄(TiAlN), 산질화티탄알루미늄(TiAlON)이 있다. 도 12는 도전막으로 질화티탄을 이용한 경우의, 가장 작은 부분과 가장 큰 부분의 비 값과 단선 발생확률과의 관계를 나타낸 다. 도 12에 나타내는 바와 같이, 도전막의 가장 작은 부분과 가장 큰 부분의 비 값이 0.8 이상이 되도록 하면, 이 도전막에 단선이 발생하지 않음을 알 수 있다.
제 3 식견은, 유전체막의 성막 시 또는 성막된 후의 열처리에 의한 도전막의 체적수축률을 30% 이하로 설정하면, 굴곡부를 갖는 도전막에 열처리에 의한 단선이 발생하지 않는다는 것이다. 또 도전막은 도전성을 갖고 있으면 되며, 금속, 이 금속의 산화물이나 질화물이나 그 혼합물에 한정되지 않는다. 일례로서, 유전체막 열처리 시에 있어서 도전막의 체적수축률이 30% 이하로 되는 재료로, 이리듐 산화물이 있다. 도 13은 도전막으로 백금을 사용할 경우의 열처리에 의한 체적수축률과 단선 발생확률의 관계를 나타낸다. 도 13에 나타내는 바와 같이, 도전막의 체적수축률이 30%를 초과하면 이 도전막에 단선이 발생함을 알 수 있다.
제 4 식견은, 유전체가 성막될 때 또는 성막된 후의 열처리에 의한 도전막의 격자상수 감소율을 25% 이하로 설정하면, 굴곡부를 갖는 도전막에 열처리에 의한 단선이 발생하지 않는다는 것이다. 여기서도 도전막의 조성은 한정되지 않는다. 일례로서 유전체막의 열처리 시, 도전막의 격자상수 감소율이 25% 이하가 되는 재료로, 이리듐의 산화물이 있다. 도 14는 도전막으로 백금을 사용할 경우의 열처리에 의한 격자상수 감소율과 단선 발생확률의 관계를 나타낸다. 도 14에 나타내는 바와 같이, 백금의 격자상수 감소율이 25%를 초과하면 이 도전막에 단선이 발생함을 알 수 있다.
제 5 식견은 도전막으로 고융점 금속을 첨가하면, 굴곡부를 갖는 도전막에 열처리에 의한 단선이 방지된다는 것이다. 이는 고융점 금속을 함유하는 도전막 은, 고융점 금속을 함유하지 않는 도전막에 비해 체적수축률이 작기 때문이며, 이로써 유전체막에 대한 열처리 시에 도전막에 발생하는 단선을 방지할 수 있다. 여기서도 도전막의 조성은 한정되지 않는다. 또 고융점 금속은 텅스텐, 탄탈, 니오브, 몰리브덴, 바나듐(V) 또는 크롬이 바람직하다. 그리고 고융점 금속에 사용되는 금속은, 도전막에 이용되는 귀금속과는 다른 금속이다. 도 15는 도전막에 고융점 금속을 첨가했을 경우의 첨가량과 단선 발생확률의 관계를 나타낸다. 도 15에 나타내는 바와 같이, 산화이리듐으로 이루어지는 도전막에 니오브를 첨가할 경우에는 예를 들어 니오브 첨가량이 35질량% 이상에서는 도전막이 고용체로 되기 어려우므로, 도전막에 첨가하는 니오브 첨가량은 0.5질량%∼30질량%가 바람직하다. 또는 5질량%∼30질량%가 보다 바람직하다.
제 6 식견은, 유전체막이 성막될 때 또는 성막된 후의 열처리에 의한 도전막의 막 두께(나노미터 단위)와 이 도전막의 수축률(백분율)과의 비 값을 1.5 이상으로 하면, 굴곡부를 갖는 도전막에 열처리에 의한 단선이 발생하지 않는다는 것이다. 도 16은 도전막으로 백금을 이용할 경우에 막 두께의 절대값과 수축률의 절대값 비의 값과 단선 발생확률의 관계를 나타낸다. 도 16에 나타내는 바와 같이, 도전막의 막 두께(나노미터 단위)와 이 도전막의 수축률(백분율)과의 비 값을 1.5 이상이면, 도전막에 발생하는 단선을 방지할 수 있음을 알 수 있다. 여기서 도전막 막 두께의 최대값은, 바탕층의 오목부에 용량소자를 형성할 수 있을 정도의 막 두께이다. 예를 들어 도전막으로 오목부가 메워질 정도의 막 두께로는, 용량소자를 형성할 수 없게 된다.
제 7 식견은, 다결정으로 이루어지는 도전막을 구성하는 결정입자(grain)의 크기를 이 도전막 막 두께의 1/3 이하로 설정하면, 굴곡부를 갖는 도전막에 열처리에 의한 단선이 발생하지 않는다는 것이다. 본원 발명자들에 의한 실험에 따르면, 굴곡부 즉 단면 오목형상 또는 단면 볼록형상을 갖는 도전막에 생기는 단선은, 결정립의 입계가 막 두께 방향으로 나열된 부위가, 인장응력에 약하기 때문에 발생하는 것을 확인했다. 따라서 입자의 크기를 도전막 막 두께의 1/3 이하로 하면 막 두께 방향의 입자 수가 상대적으로 많아지기 때문에, 도전막에 가해지는 응력이 완화되기 쉬우므로, 굴곡부를 갖는 도전막에 단선이 발생하기 어려워진다.
제 8 식견은, 용량소자의 바탕층이 될 절연막에 형성하는 오목부의 아스펙트비(깊이/개구지름) 값을 2 이하로 하면, 굴곡부를 갖는 도전막에 단선이 발생하지 않는다는 것이다. 도 17은 오목부의 아스펙트비 값과 단선 발생확률과의 관계를 나타낸다. 도 17에 나타내는 바와 같이 아스펙트비 값을 2 이하로 설정하면 단선을 방지할 수 있음을 알 수 있다. 아스펙트비 값이 2보다 클 경우에는, 도전막에서 바탕층의, 오목부에의 피복성이 극단적으로 나빠지기 때문에 단선이 발생하기 쉬워진다.
제 9 식견은, 바탕층에서의 오목부 벽면 또는 볼록부 측면을 이 바탕층 주면에 대해 0도 이상 80도 이하의 각도(테이퍼각)를 이루도록 형성하면, 굴곡부를 갖는 도전막에 열처리에 의한 단선이 발생하지 않는다는 것이다. 도 18은 테이퍼각과 단선 발생확률과의 관계를 나타낸다. 도 18에 나타내는 바와 같이 테이퍼각을 80도 이하로 설정하면, 도전막에서 바탕층의 오목부 또는 볼록부에의 피복성이 향 상되므로, 도전막에 발생하는 단선을 방지할 수 있다.
제 10 식견은 유전체막 상에 300℃ 이상 600℃ 이하의 온도에서 도전막을 형성하면, 굴곡부를 갖는 도전막에 열처리에 의한 단선이 발생하지 않는다는 것이다. 제 1 및 제 2 실시예에서 실시한 바와 같이, 도전막을 그 성막온도로는 비교적 고온인 300℃ 이상에서 형성하면, 유전체막의 막질 향상을 도모하기 위한 도전막의 성막온도보다 높은 온도에서 실시하는 열처리에 있어서, 도전막은 이미 비교적 높은 열이력을 받았다는 점에서, 유전체막에 대한 열처리에 의한 도전막의 열수축량이 감소하므로, 이 도전막의 단선을 방지할 수 있다. 이에 반해 600℃ 이상에서 도전막을 형성하면, 성막과정이 공급 율속에서 반응 율속으로 되므로, 바탕층의 오목부 또는 볼록부에의 피복성이 저하되거나, 콘택트플러그나 비트배선 등의 다른 부재를 산화시키게 되기도 한다.
제 11 식견은, 유전체막에 대한 열처리 시의 온도와 도전막을 형성할 때의 온도차를 200도 이내로 설정하면, 굴곡부를 갖는 도전막에 열처리에 의한 단선이 발생하지 않는다는 것이다. 이 식견도 제 1 및 제 2 실시예에서 실시한 바와 같이, 유전체막의 막질 향상을 도모하기 위한, 도전막 형성온도보다 높은 온도에서 실시하는 열처리에 있어서, 도전막은 유전체막에 실시하는 열처리 온도에 대해 이미 200℃ 이내의 열이력을 받았기 때문에, 유전체막에 대한 열처리에 의한 도전막의 열수축량이 감소하며, 그 결과, 도전막에 발생하는 단선을 방지할 수 있다. 여기서 유전체막에 대한 열처리 온도는, 반드시 도전막의 형성온도보다 높다고는 한정지을 수 없으며, 유전체막 및 도전막 재료에 따라서는, 유전체막에 대한 열처리 온도가 도전막의 형성온도보다 낮을 경우도 있을 수 있다.
제 12 식견은, 도전막을 형성한 후이면서 유전체막에 대한 열처리보다 전에, 도전막에 대해 이 도전막의 형성온도보다 높으며 또 유전체가 결정화되는 온도보다 낮은 온도로 열처리를 실시하면, 굴곡부를 갖는 도전막에 열처리에 의한 단선이 발생하지 않는다는 것이다. 이 식견도 제 1 및 제 2 실시예에서 실시한 바와 같이, 도전막의 형성온도보다 높으며 또 유전체가 결정화되는 온도보다 낮은 온도의 열처리에 의한 열이력을 도전막에 부여함으로써, 유전체의 열처리 시에 도전막이 급속하게 수축되는 것을 억제할 수 있으므로, 도전막에 발생하는 단선을 방지할 수 있다.
제 13 식견은, 도전막 상에 보호절연막을 형성한 상태에서, 유전체막에 대해 열처리를 실시하면, 굴곡부를 갖는 도전막에 열처리에 의한 단선이 발생하지 않는다는 것이다. 이 식견도 제 1 및 제 2 실시예에서 실시한 바와 같이, 도전막(상부전극)을 보호절연막(층간절연막)으로 피복한 상태에서 유전체막에 열처리를 실시하면, 도전막의 표면형태를 개선할 수 있음과 동시에, 이 도전막의 수축을 억제할 수 있으므로, 도전막에 발생하는 단선을 방지할 수 있다.
제 14 식견은, 상면에 오목부 또는 볼록부를 갖는 바탕층과 도전막 사이에 이 도전막의 바탕층에 대한 밀착성을 높이는 밀착층을 형성하면, 굴곡부를 갖는 도전막에 열처리에 의한 단선이 발생하지 않는다는 것이다. 이와 같이 하면, 유전체에 대한 막질 향상을 위한 열처리 시에 도전막(하부전극)에 원자이동이 일어나기 어려워지므로, 도전막에 발생하는 단선을 방지할 수 있다.
제 15 식견은, 상부전극과 사이의 밀착성을 높이는 밀착층을 상부전극 상에 수소원자를 함유하지 않는 가스를 이용하여 형성하면, 굴곡부를 갖는 상부전극에, 열처리에 의한 단선이 발생하지 않는다는 것이다. 왜냐하면 수소원자를 함유하는 가스를 이용하여 밀착층을 형성하면, 수소원자에 의해 유전체막이 열화된다. 따라서 유전체막이 강유전체로 이루어질 경우에는 이 유전체막의 분극량이 감소되므로, 수소원자를 함유하지 않는 상태로 성막하는 것이 바람직하다.
여기서 이상 설명한 각 식견에서 도전막의 구체예로서, 제 1 실시예 및 제 2 실시예 그리고 그 변형예에 관한 상부전극 및 하부전극을 들 수 있다.
(제 3 실시예)
이하 본 발명의 제 3 실시예에 대해 도면을 참조하면서 설명하기로 한다. 제 3 실시예에서는, 전술한 본 발명의 제 14 식견에 기초하는 구성을 설명한다.
도 19는 본 발명의 제 3 실시예에 관한 반도체메모리장치의 단면구성을 나타낸다. 도 19에 있어서, 도 1에 나타내는 구성부재와 동일한 구성부재에는 동일부호를 부여함으로써 설명을 생략한다.
도 19에 나타내는 바와 같이, 제 3 층간절연막(22)과 하부전극(23) 사이에, 막 두께 10nm 정도의 밀착층(30)이 각각 형성된다.
밀착층(30)은 용량절연막(24)에 대한 막질 향상을 위한 열처리에 의해 산화되면, 열팽창을 일으키거나 접촉저항이 증대되거나 하므로, 산화되기 어려운 재료가 바람직하다. 특히 금속의 산화물, 질화물 또는 산질화물을 이용하면 밀착성이 높아짐과 동시에 밀착층(30)의 산화를 확실하게 방지할 수 있다.
여기서 밀착층(30)을 구성하는 구체예로서, 탄탈(Ta), 질화티탄알루미늄(TiAlN), 티탄알루미늄(TiAl), 산질화티탄알루미늄(TiAlON), 질화티탄(TiN), 산화이리듐(IrO2), 산화루테늄(RuO2), 질화텅스텐(WN), 질화탄탈(TaN), 질화티탄(TiN), 질화규화알루미늄(AlSiN), 또는 질화규화탄탈(TaSiN)이 바람직하다.
여기서 제 3 실시예에 관한 용량소자(26)를 구성하는 하부전극(23) 및 상부전극(25)으로는, 제 1 실시예와 같은 산화이리듐(IrO2) 등의 귀금속 산화물을 반드시 사용할 필요는 없으며, 종래의 백금이나 이리듐과 같은 귀금속의 단체를 주성분으로 하는 구성이라도 된다.
본 발명에 관한 반도체장치 및 그 제조방법은, 도전막 형성 후에 유전체막에 실시되는 열처리 시에 이 도전막이 단선되는 것을 방지한다는 효과를 가지며, 특히 단면이 오목형상 또는 볼록형상인 도전막과 접하도록 형성된 강유전체로 이루어지는 용량막을 갖는 반도체장치 및 그 제조방법 등에 유용하다.

Claims (38)

  1. 기판상의 절연막에 형성된 개구부의 저면 및 벽면 상에 형성된 제 1 도전막과, 상기 제 1 도전막 상에 형성된 유전체막과, 상기 유전체막 상에 형성된 제 2 도전막으로 구성되는 용량소자를 구비하며,
    상기 용량소자에서의 상기 유전체막은 결정화되어 있고,
    상기 제 1 도전막 및 상기 제 2 도전막은, 귀금속의 산화물, 질화물 또는 산질화물의 다결정으로 이루어지고,
    상기 제 1 도전막 및 상기 제 2 도전막의 적어도 한쪽은, 상기 다결정을 구성하는 입자크기가 이 도전막 막 두께의 3분의 1 이하인 것을 특징으로 하는 반도체장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 도전막 및 상기 제 2 도전막의 적어도 한쪽은, 고융점 금속을 함유하는 것을 특징으로 하는 반도체장치.
  4. 기판 상의 절연막 상에, 섬 형상으로 형성되거나, 또는 단면 요철형상을 갖는 절연막의 이 요철형상을 따라 형성된 제 1 도전막과,
    상기 제 1 도전막 상에 형성된 유전체막과,
    상기 유전체막 상에 형성된 제 2 도전막을 구비하며,
    상기 제 1 도전막 및 상기 제 2 도전막은, 귀금속의 산화물, 질화물 또는 산질화물로 이루어지며, 상기 제 1 도전막 및 상기 제 2 도전막의 적어도 한쪽은, 고융점 금속을 함유하며,
    상기 고융점 금속의 상기 제 1 도전막 또는 상기 제 2 도전막에 함유되는 비율은, 0.5질량% 이상 30질량% 이하인 것을 특징으로 하는 반도체장치.
  5. 삭제
  6. 삭제
  7. 기판상의 절연막에 형성된 개구부의 저면 및 벽면 상에 형성된 제 1 도전막과, 상기 제 1 도전막 상에 형성된 유전체막과, 상기 유전체막 상에 형성된 제 2 도전막으로 구성되는 용량소자를 구비하며,
    상기 용량소자에서의 상기 유전체막은 결정화되어 있고,
    상기 제 1 도전막 및 상기 제 2 도전막은, 귀금속의 산화물, 질화물 또는 산질화물의 다결정으로 이루어지고,
    상기 제 1 도전막 및 상기 제 2 도전막의 적어도 한쪽은, 고융점 금속을 함유하며,
    상기 고융점 금속의 상기 제 1 도전막 또는 상기 제 2 도전막에 함유되는 비율은, 0.5질량% 이상 30질량% 이하인 것을 특징으로 하는 반도체장치.
  8. 삭제
  9. 삭제
  10. 기판 상의 절연막에 개구부를 형성한 후, 형성된 상기 개구부의 저면 및 벽면 상에, 귀금속의 산화물, 질화물 또는 산질화물로 이루어지는 제 1 도전막을 형성하는 공정(a)과,
    상기 제 1 도전막 상에 유전체막을 형성하는 공정(b)과,
    상기 유전체막 상에, 귀금속의 산화물, 질화물 또는 산질화물로 이루어지는 제 2 도전막을 형성하는 공정(c)과,
    상기 공정(c) 후에, 형성된 상기 유전체막을 결정화하는 공정(d)을 구비하며,
    상기 공정(a) 및 상기 공정(c)에서, 상기 제 1 도전막 및 상기 제 2 도전막을 각각 다결정구조로 하고,
    상기 유전체막을 결정화할 때의 가열온도와 상기 제 1 도전막 및 상기 제 2 도전막 형성 시 형성온도와의 차는 200℃ 이내인 것을 특징으로 하는 반도체장치의 제조방법.
  11. 기판 상의 절연막 상에, 제 1 도전막을 섬 형상으로 형성하거나, 또는 상기 절연막의 상부를 단면 요철형상으로 형성한 후, 형성된 요철형상을 따라서 제 1 도전막을 형성하는 공정(a)과,
    상기 제 1 도전막 상에 유전체막을 형성하는 공정(b)과,
    상기 유전체막 상에 제 2 도전막을 형성하는 공정(c)과,
    상기 공정(c) 후에, 형성된 상기 유전체막을 결정화하는 공정(d)을 구비하며,
    상기 제 1 도전막 및 상기 제 2 도전막은, 귀금속의 산화물, 질화물 또는 산질화물로 이루어지고, 상기 제 1 도전막 및 상기 제 2 도전막의 적어도 한쪽은 고융점 금속을 함유하며,
    상기 공정(c) 후이며, 또 상기 공정(d) 전에, 상기 제 2 도전막을 피복하도록 보호절연막을 형성하는 공정(f)을 추가로 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 삭제
  13. 삭제
  14. 기판 상의 절연막 상에, 제 1 도전막을 섬 형상으로 형성하거나, 또는 상기 절연막의 상부를 단면 요철형상으로 형성한 후, 형성된 요철형상을 따라서 제 1 도전막을 형성하는 공정(a)과,
    상기 제 1 도전막 상에 유전체막을 형성하는 공정(b)과,
    상기 유전체막 상에 제 2 도전막을 형성하는 공정(c)과,
    상기 공정(c) 후에, 형성된 상기 유전체막을 결정화하는 공정(d)을 구비하며,
    상기 제 1 도전막 및 상기 제 2 도전막은, 귀금속의 산화물, 질화물 또는 산질화물로 이루어지고, 상기 제 1 도전막 및 상기 제 2 도전막의 적어도 한쪽은 고융점 금속을 함유하며,
    상기 유전체막을 결정화시킬 때의 가열온도와 상기 제 1 도전막 및 상기 제 2 도전막 형성 시 형성온도와의 차는 200℃ 이내인 것을 특징으로 하는 반도체장치의 제조방법.
  15. 삭제
  16. 기판 상의 절연막에 개구부를 형성한 후, 형성된 상기 개구부의 저면 및 벽면 상에, 귀금속의 산화물, 질화물 또는 산질화물로 이루어지는 제 1 도전막을 형성하는 공정(a)과,
    상기 제 1 도전막 상에 유전체막을 형성하는 공정(b)과,
    상기 유전체막 상에, 귀금속의 산화물, 질화물 또는 산질화물로 이루어지는 제 2 도전막을 형성하는 공정(c)과,
    상기 공정(c) 후에, 형성된 상기 유전체막을 결정화하는 공정(d)을 구비하며,
    상기 공정(a) 및 상기 공정(c)에서, 상기 제 1 도전막 및 상기 제 2 도전막을 각각 다결정구조로 하고,
    상기 공정(c) 후이며, 또 상기 공정(d) 전에, 상기 제 2 도전막을 피복하도록 보호절연막을 형성하는 공정(f)을 추가로 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 제 3 항에 있어서,
    상기 고융점 금속의 상기 제 1 도전막 또는 상기 제 2 도전막에 함유되는 비율은, 0.5질량% 이상 30질량% 이하인 것을 특징으로 하는 반도체장치.
  22. 제 7 항에 있어서,
    상기 제 1 도전막 및 상기 제 2 도전막의 적어도 한쪽은, 상기 다결정을 구성하는 입자크기가 이 도전막 막 두께의 3분의 1 이하인 것을 특징으로 하는 반도체장치.
  23. 제 1 항, 제 4 항, 제 7 항 중 어느 한 항에 있어서,
    상기 제 1 도전막 및 상기 제 2 도전막 중 적어도 일방의 막 두께는 최소값의 최대값에 대한 비율의 값이 0.8 이상 1.0 이하인 것을 특징으로 하는 반도체장치.
  24. 제 1 항 또는 제 7 항에 있어서,
    상기 개구부에서의 아스펙트 비의 값은 2 이하인 것을 특징으로 하는 반도체장치.
  25. 제 1 항, 제 4 항, 제 7 항 중 어느 한 항에 있어서,
    상기 제 1 도전막의 하측에 형성된 산소 배리어막을 더 구비하고 있는 것을 특징으로 하는 반도체장치.
  26. 제 25 항에 있어서,
    상기 산소 배리어막은 질화티탄 알루미늄, 산질화티탄 알루미늄, 질화티탄, 산화이리듐, 이리듐, 산화루테늄 및 루테늄 중 적어도 하나로 이루어지는 것을 특징으로 하는 반도체장치.
  27. 제 1 항, 제 4 항, 제 7 항 중 어느 한 항에 있어서,
    상기 유전체막은 티탄산바륨스트론튬, 지르코늄티탄산납, 지르코늄티탄산납란탄, 탄탈산스트론튬비스무스, 또는 티탄산 비스무스란탄으로 이루어지는 것을 특징으로 하는 반도체장치.
  28. 제 1 항, 제 4 항, 제 7 항 중 어느 한 항에 있어서,
    상기 절연막과 상기 제 1 도전막 사이에, 상기 제 1 도전막의 상기 절연막에 대한 밀착성을 높이는 밀착층을 추가로 구비하는 것을 특징으로 하는 반도체장치.
  29. 제 1 항, 제 4 항, 제 7 항 중 어느 한 항에 있어서,
    상기 귀금속은, 이리듐을 주성분으로 하는 것을 특징으로 하는 반도체장치.
  30. 제 1 항, 제 4 항, 제 7 항 중 어느 한 항에 있어서,
    상기 유전체막은, 페로브스카이트계 산화물로 이루어지는 강유전체막인 것을 특징으로 하는 반도체장치.
  31. 제 10 항, 제 11 항, 제 14 항, 제 16 항 중 어느 한 항에 있어서,
    상기 공정(a) 및 상기 공정(c)에서, 상기 제 1 도전막 및 상기 제 2 도전막은, 300℃ 이상 600℃ 이하의 온도에서 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  32. 제 10 항, 제 11 항, 제 14 항, 제 16 항 중 어느 한 항에 있어서,
    상기 공정(d)에서, 상기 유전체막에는 500℃ 이상 800℃ 이하의 온도로 열처리를 실시하는 것을 특징으로 하는 반도체장치의 제조방법.
  33. 제 10 항, 제 11 항, 제 14 항, 제 16 항 중 어느 한 항에 있어서,
    상기 공정(d) 전에,
    상기 제 1 도전막 및 상기 제 2 도전막의 형성온도보다 높으면서 상기 유전체막이 결정화되는 온도보다 낮은 온도로, 상기 제 1 도전막 및 상기 제 2 도전막에 열처리를 실시하는 공정(e)을 추가로 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  34. 제 10 항, 제 11 항, 제 14 항, 제 16 항 중 어느 한 항에 있어서,
    상기 공정(a)은 상기 제 1 도전막을 형성하기 전에, 상기 절연막 상에 이 절연막과 상기 제 1 도전막과의 밀착성을 높이는 밀착층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  35. 제 10 항, 제 11 항, 제 14 항, 제 16 항 중 어느 한 항에 있어서,
    상기 제 1 도전막 및 상기 제 2 도전막의 적어도 한쪽은 고융점 금속을 함유하는 것을 특징으로 하는 반도체장치의 제조방법.
  36. 제 10 항, 제 11 항, 제 14 항, 제 16 항 중 어느 한 항에 있어서,
    상기 귀금속은, 이리듐을 주성분으로 하는 것을 특징으로 하는 반도체장치의 제조방법.
  37. 제 10 항, 제 11 항, 제 14 항, 제 16 항 중 어느 한 항에 있어서,
    상기 유전체막은, 페로브스카이트계 산화물로 이루어지는 강유전체막인 것을 특징으로 하는 반도체장치의 제조방법.
  38. 제 28 항에 있어서,
    상기 밀착 층은, 상기 유전체 막에 대해 실시되는 막질 향상처리에 의해 산화되기 어려운 도전성 재료로 이루어지는 것을 특징으로 하는 반도체장치.
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