JP5251864B2 - 半導体装置及びその製造方法 - Google Patents
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- H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
Description
本発明は、半導体装置及びその製造方法に関し、特に、半導体基板上に形成されて記憶を保持するための強誘電体キャパシタを備えた強誘電体メモリ及びその製造方法に関するものである。
近年、デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存する傾向が高まっている。このため、電子機器に使用される半導体装置の高集積化及び高性能化が要求されている。
半導体記憶装置に関しては、例えばＤＲＡＭ(Dynamic Random Access Memory)の高集積化を実現するため、ＤＲＡＭを構成する容量素子の容量絶縁膜として、従来のシリコン（珪素）酸化物又はシリコン窒化物に代えて、強誘電体材料又は高誘電率材料を用いる技術が広く研究開発され始めている。
従来より、電源を断っても記憶情報が消失しない不揮発性メモリとして、フラッシュメモリや強誘電体メモリ（ＦｅＲＡＭ：Ferro-electric Random Access Memory）が知られている。
フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜中に埋め込まれたフローティングゲートを有し、フローティングゲートに記憶情報を表わす電荷を蓄積することによって情報を記憶する。その情報の書き込み、消去には絶縁膜を通過するトンネル電流を流す必要があり、比較的高い電圧を必要とする。
また、より低電圧で且つ高速での書き込み動作及び読み出し動作が可能な不揮発性ＲＡＭを実現するため、容量絶縁膜として、自発分極特性を有する強誘電体膜を用いる技術も盛んに研究開発されている。このような半導体記憶装置は、強誘電体メモリ（ＦｅＲＡＭ）とよばれる。
ＦｅＲＡＭは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体膜を一対の電極間に挟んだ強誘電体キャパシタ構造は、電極間の印加電圧に応じた分極を生じ
、印加電圧を取り去っても自発分極を保持する。印加電圧の極性を反転すれば、自発分極の極性も反転する。従って、この自発分極を検出すれば、情報を読み出すことができる。
、印加電圧を取り去っても自発分極を保持する。印加電圧の極性を反転すれば、自発分極の極性も反転する。従って、この自発分極を検出すれば、情報を読み出すことができる。
強誘電体メモリは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書き込みが可能である。従来のロジック技術にＦｅＲＡＭを取り入れたロジック混載チップ（ＳＯＣ：System On Chip）が、ＩＣカードなどの用途として検討されている。
ＦｅＲＡＭのキャパシタを構成する強誘電体膜は、チタン酸ジルコン酸鉛（ＰＺＴ）、ＬａをドープしたＰＺＴ（ＰＬＺＴ）、Ｃａ、Ｓｒ若しくはＳｉを微量ドープしたＰＺＴ系材料、又は、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ、Ｙ１）若しくはＳｒＢｉ2（Ｔａ、Ｎｂ）2Ｏ9（ＳＢＴＮ、ＹＺ）等のＢｉ層状構造化合物等により形成されており、ゾルゲル法、スパッタ法又はＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition ：有機金属気相成長）法等によって成膜される。
通常、これらの成膜法により、下部電極上にアモルファス又は微結晶の状態の強誘電体膜を形成し、その後熱処理によってペロブスカイト構造やビスマス層状構造へと結晶構造を変化させている。また、強誘電体膜を形成した後に酸化により膜質の改善が行われている。
従って、キャパシタの電極材料としては、酸化しにくい材料又は酸化しても導電性を維持できる材料を用いることが必要であり、一般的にＰｔ（プラチナ）、Ｉｒ（イリジウム）及びＩｒＯｘ（酸化イリジウム）等の白金族系金属又はその酸化物が広く用いられている。また、配線材料としては、通常の半導体デバイスと同様に、Ａｌ（アルミニウム）を用いるのが一般的である。
ＦｅＲＡＭでは、強誘電体キャパシタ構造を形成した後の諸工程で発生する水素等によって強誘電体膜が劣化し易いという問題があった。そこで、強誘電体膜を水素等からブロックすべく、例えばイリジウム酸化物（ＩｒＯx）等の導電性酸化物を用いて上部電極を形成する技術が案出された。
ところが、導電性酸化物を上部電極の材料に用いることにより、その酸素が水素等のブロックに貢献すると考えられる反面、放出される酸素により、上部電極の直上に位置する接続プラグの下地膜、例えばＴｉ、ＴｉＮ等が酸化してしまい、コンタクト抵抗の増加を招くという問題が発生した。そこで、導電性酸化物上にイリジウム（Ｉｒ）等の耐酸化性金属膜を形成し、下地膜の酸化を防止する技術が案出された。
さらに、キャパシタの電極として次のような構造が開示されている。
特開２００２−３２４８９４号公報（特許文献１）には、強誘電体膜上に形成される上部電極を第１の導電性酸化膜と第２の導電性酸化膜とにより構成し、さらに第２の導電性酸化膜を第１の導電性酸化膜よりもより化学量論組成に近い組成に形成することにより、強誘電体キャパシタの電気特性が多層配線構造工程に劣化されることなく微細化できることが記載されている。
特開２００３−１７５８１号公報（特許文献２）には、Ｔｉx Ａｌ1-xＮ（ｘ＝０．０５〜０．５）で示されるチタンアルミナイトライド層により上部電極と下部電極の少なくとも一方を構成し、そのような構造の上部電極と下部電極の間に酸化タンタル等の高誘電率の金属酸化膜を挟む構造のキャパシタを有する半導体装置が記載されている。
特開２００３−１００９１２号公報（特許文献３）には、半導体装置において、キャパシタの上部電極をＰｔにより形成し、さらに上部電極の上に耐酸化性のＴｉＡｌＮバリア膜を設けることにより、上部電極の露出による容量絶縁膜の特性の劣化を回避することが記載されている。
特開２００６−３２４５１号公報（特許文献４）には、水素の触媒作用によるコンタクトプラグの劣化を防止するために、コンタクトプラグ上のキャパシタの下部電極をＰｔ／ＩｒＯｘ／Ｉｒ／ＴｉＡｌＮの積層構造から構成することが提案されている。
特開２００３−２５８２０１号公報（特許文献５）には、ハードマスクを用いて、キャパシタの構成膜を一括エッチング方法が開示されている。この場合の酸素バリア膜の材料は、ＴｉＮ、ＴｉＡｌＮ、ＴｉＡｌＯＮ、Ｉｒ若しくはこれらの酸化物、或いはＲｕ、ＲｕＯｘである。
また、特開２００３−１５２１６５号公報特（許文献６）には、強誘電体キャパシタの上部電極を露出するコンタクトホールを絶縁膜内に形成し、酸化雰囲気での熱処理の後にＴｉＮよりなる密着膜をコンタクトホール内に形成し、かかるＴｉＮ密着膜を水素バリアとして使いながら、さらにコンタクトホール内にＷ層をＣＶＤ法により堆積して充填する方法を採用することにより、強誘電体キャパシタの特性劣化を防止することが提案されている。
しかしながら、上記の特許文献２に記載の構造によれば、キャパシタの上部電極をＴｉＡｌＮ膜のみから構成しているので、上部電極の抵抗を下げるために膜厚を厚くすると、上部電極が酸素を透過し難くなり、後の工程でその下の強誘電体膜を十分に酸化することができなくなる。
また、特許文献３に記載の構造によれば、上部電極の下層部のＰｔ膜を厚くして上部電極の抵抗を下げ、さらに、その上のＴｉＡｌＮバリア膜を薄くして酸素透過性を高めることは可能である。しかし、Ｐｔは水素などの還元ガスの触媒として作用するので、ＴｉＡｌＮバリア膜を透過した水素などがＰｔ膜内に侵入した場合にその下の酸化物強誘電体膜の還元劣化を防止することはできない。
従って、特許文献２、３に記載の方法では、キャパシタの電気特性を十分に引き出せないことになる。
これに対して、特許文献１に記載の従来技術を用いる場合には、キャパシタの電気特性を向上できるが、形成条件によってはキャパシタ特性が劣化することがある。
即ち、強誘電体膜上のキャパシタ上部電極において、上側の第２の導電性酸化膜を下側の第１の導電性酸化膜よりもより化学量論組成に近い組成に形成しているが、第２導電性酸化膜を厚くすると、それ自体に異常成長が生じてその下の強誘電体膜の膜質を劣化させることがあった。
本発明の目的は、キャパシタ特性の改善に適した上部電極から構成される強誘電体キャパシタを有する半導体装置及びその製造方法を提供することにある。
本発明の観点に従えば、半導体基板上に形成される強誘電体キャパシタは下部電極、強誘電体膜及び上部電極とを有し、その上部電極は、導電性貴金属酸化物からなる第１導電膜と、前記第１導電膜上に形成される金属窒化化合物からなる第２導電膜を少なくとも含む積層構造を有する。
本発明によれば、強誘電体キャパシタの上部電極において、酸化度が低い第１の導電性貴金属酸化膜は第１導電膜として強誘電体膜上に成長される。そのような第１導電膜はその下の強誘電体膜との界面を平坦に保持してキャパシタ特性を向上させる。
また、第１導電膜の上に形成される金属窒化化合物からなる第２導電膜は、上部電極の上に形成される層間絶縁膜又はコンタクトホール内を通る水素や水の侵入を防止し、これにより第１導電膜の還元を妨げる。
以上のような上部電極の構成を採用することにより、キャパシタの耐工程劣化能力が大幅に向上し、強誘電体キャパシタにおける反転電荷量の向上、抗電圧の低減、疲労耐性及びインプリント耐性が向上する。
以下に本発明の実施の形態を図面に基づいて詳細に説明する。
（第１の実施の形態）
図１〜図６は、本発明の第1実施形態に係る半導体装置の形成工程を示す断面図である。なお、本実施形態における半導体装置は、強誘電体メモリであって、便宜上、その構造については、製造方法と共に説明する。
図１〜図６は、本発明の第1実施形態に係る半導体装置の形成工程を示す断面図である。なお、本実施形態における半導体装置は、強誘電体メモリであって、便宜上、その構造については、製造方法と共に説明する。
先ず、図１（ａ）に示す構造を形成するまでの工程を説明する。
シリコン等の半導体基板１の表面に、素子活性領域を区画する素子分離絶縁膜２を、例えばロコス（ＬＯＣＯＳ：Local Oxidation of Silicon）法により形成する。なお、素子分離絶縁膜２は、半導体基板１に凹部を形成し、その中に酸化シリコンを埋め込んだ構造のシャロートレンチアイソレーション（ＳＴＩ）を採用してもよい。
次に、素子分離絶縁膜２により区画された素子活性領域内に、ゲート絶縁膜３を介してゲート電極４を形成する。ゲート絶縁膜３として、例えば、熱酸化により、厚さが１００ｎｍ程度のＳｉＯ２膜を形成する。また、ゲート電極４は、例えばパターニングされたポリシリコン膜からなり、その上にはシリサイド層５が形成されている。なお、ポリシリコン膜にはドーパントがドープされる。
ゲート電極４の両側の半導体基板１内にはドーパントが複数回に分けてドープされ、エクステンション領域２１を有するソース／ドレイン拡散領域２２が形成される。例えば、ゲート電極４をマスクにして半導体基板１にドーパントを導入してエクステンション領域２１を形成した後に、ゲート電極４の側面に絶縁性のサイドウォール６を形成し、さらにサイドウォール６及びゲート電極４をマスクにして半導体基板１にドーパントを導入してソース／ドレイン領域２２を形成する。
それらゲート絶縁膜３、ゲート電極４、シリサイド層５、サイドウォール６、エクステンション領域層２１及びソース／ドレイン拡散領域２２等によりトランジスタ（ＭＯＳＦＥＴ）ｔｒが構成される。
次いで、ＭＯＳＦＥＴｔｒを覆うようにして半導体基板１の全面に酸窒化シリコン膜（ＳｉＯＮ膜）７を形成し、更に全面にシリコン酸化膜８ａを形成する。ＳｉＯＮ膜７は、シリコン酸化膜８ａを形成する際の水素によるゲート絶縁膜３等の劣化を防止するために形成されている。
シリコン酸化膜８ａは、例えば、気相成長（ＣＶＤ）法により、テトラエトキシシラン(Tetraethoxysilanea (ＴＥＯＳ))を反応ガスに用いて７００ｎｍ程度の厚さに形成される。続いて、ＣＭＰ（化学機械的研磨）法により、シリコン酸化膜８ａの上面を平坦化する。
その後、窒素（Ｎ２）雰囲気中で、６５０℃、３０分間のアニール処理を行うことにより、シリコン酸化膜８ａの脱ガスを行う。次に、シリコン酸化膜８ａ上に、密着膜８ｂとしてアルミナ（Ａｌ２Ｏ３）膜を例えばスパッタ法により２０ｎｍ程度の厚さに形成する。
密着膜８ｂとして、アルミナ膜の他に、厚さが２０ｎｍ程度のＴｉ膜又はＴｉＯｘ膜等を採用してもよく、又は、厚さが２０ｎｍのＴｉ膜と厚さが１８０ｎｍのＰｔ膜からなる積層構造を採用してもよい。Ｔｉ膜は、例えば１５０℃で形成することができ、Ｐｔ膜は、例えば１００℃〜３５０℃で形成することができる。密着膜８ｂ及びシリコン酸化膜８ａを第１の層間絶縁膜８とする。
以上により図１（ａ）に示す構造が形成される。
次に、図１（ｂ）に示すように、密着膜８ｂの上に下部電極膜９を形成する。下部電極膜９として、例えば、Ｐｔ膜をスパッタ法により１５０ｎｍ程度の厚さに形成する。
続いて、図１（ｃ）に示すように、下部電極膜９上に強誘電体膜１０をアモルファス状態で形成する。強誘電体膜１０として、例えばＲＦスパッタ法によって、ＰＬＺＴ膜を１００ｎｍ〜２００ｎｍ程度の厚さに形成する。スパッタ用のターゲットとして、例えばＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）を用いる。
続いて、Ａｒ及びＯ２を含有する雰囲気中で強誘電体膜１０及び下部電極膜９に６５０℃以下の高速熱処理（ＲＴＡ：Rapid Thermal Annealing）を施し、更に、酸素雰囲気中において温度７５０℃で強誘電体膜１０及び下部電極膜９に２回目のＲＴＡを施す。この結果、強誘電体膜１０が結晶化すると共に、下部電極膜９を構成するＰｔ膜が緻密化し、下部電極膜９と強誘電体膜１０との界面近傍におけるＰｔとＯとの相互拡散が抑制される。
その後、図２（ａ）〜（ｃ）に示すように、強誘電体膜１０上に上部電極膜１１を形成する。
上部電極膜１１の形成に当たっては、先ず、図２（ａ）に示すように、強誘電体膜１０上に第１導電性酸化膜１１ａと第２導電性酸化膜１１ｂを順に形成する。
第１導電性酸化膜１１ａとして、成膜の時点で結晶化したＩｒＯｘ膜をスパッタ法により１０ｎｍ〜５０ｎｍの厚さに形成する。ＩｒＯｘ膜の成長条件として、例えば、成膜温度を３００℃とし、成膜雰囲気に導入するガスとしてＡｒ及びＯ２を用い、スパッタパワーを０．５ｋＷ〜３．０ｋＷ、例えば１．０ｋＷ〜２．０ｋＷ程度とする。この場合、例えば、Ａｒのガス流量を１４０ｓｃｃｍ、Ｏ２のガス流量を６０ｓｃｃｍとする。
第１導電性酸化膜１１ａ上に形成する第２の導電性酸化膜１１ｂとして、ＩｒＯｙ膜をスパッタ法で３０ｎｍ〜２００ｎｍの厚さに形成する。この場合、ＩｒＯｙの成膜温度を３０℃以上、１００℃以下の範囲に設定して成膜の時点でＩｒＯｙを微結晶化し、これによりその後の熱処理による異常成長を抑制する。
ＩｒＯｙの成膜雰囲気に導入するガスとしてＡｒ及びＯ２を用い、Ｏ２の流量ｆ１とＡｒの流量ｆ２の割合（ｆ１／ｆ２）は、ＩｒＯｘの第１導電性酸化膜１１ａ成長時のその割合よりも高く設定することを前提とする。そして、ＩｒＯｙ成膜時に、例えば、Ａｒの流量を１００ｓｃｃｍとし、Ｏ２の流量を１００ｓｃｃｍとする。この場合、スパッタパワーを０．５ｋＷ〜３．０ｋＷ、例えば１．０ｋＷ〜２．０ｋＷ程度とする。
第２導電性酸化膜１１ｂをほぼ同じ膜質に形成するためのスパッタパワーと酸素ガス比率は相関関係がある。例えば、スパッタパワーを低くする場合には酸素ガス比率を下げると、ほぼ同じ膜質が得られる。また、スパッタパワーを高くする場合には酸素ガス比率を上げると、ほぼ同じ膜質が得られる。その膜は、石垣状又は柱状の結晶を有している。
このような条件で形成されたＩｒＯｙの第２導電性酸化膜１１ｂは、異常酸化を発生させずに、例えば石垣状に接合するきれいなＩｒＯｙ微結晶膜となる。
なお、第１の導電性酸化膜１１ａを構成する金属元素と、第２の導電性酸化膜１１ｂを構成する金属元素は、互いに同じであってもよいし異なってもよい。そのような金属元素は、Ｉｒ、Ｒｕなどの酸化され得る貴金属から選ばれる。また、第１、第２の導電性酸化膜１１ａ，１１ｂはそれぞれプラチナに比べて還元ガスの触媒作用が小さい導電膜である。
次に、図２（ｂ）に示すように、第２導電性酸化膜１１ｂ上に、貴金属からなる金属膜１１ｃをスパッタ法により５０ｎｍ〜１５０ｎｍの厚さに形成する。ここで、基板温度を５０℃以上で５００℃以下の範囲で形成する。例えば、金属膜１１ｃのストレスを緩くするために、３５０℃以上で４５０℃の範囲に基板温度を設定する。
貴金属のスパッタに使用するガスとしてＡｒを用い、ガス流量を例えば１００〜２００ｓｃｃｍとする。また、スパッタパワーを０．５ｋＷ〜３．０ｋＷ、例えば１．０ｋＷ〜２．０ｋＷ程度とする。
貴金属としてイリジウム（Ｉｒ）を適用する場合には、基板温度を４００℃とし、Ａｒのガス流量を１９９ｓｃｃｍとする。貴金属は、Ｉｒの他に、プラチナ、ルテニウム、ロジウム、パラジウムから選択された１種である。そのような貴金属からなる金属膜１１ｃは、柱状の結晶を持つ条件で形成されることが好ましい。
次に、図２（ｃ）に示すように、金属膜１１ｃ上に水素拡散防止用の金属窒化化合物膜１１ｄを５０〜１００ｎｍの厚さに形成する。金属窒化化合物膜１１ｄとして、例えば、窒化チタンアルミニウム（ＴｉＡｌＮ）膜、ＴａＡｌＮ（窒化タンタルアルミニウム）膜、ＴｉＡｌＯＮ（窒化酸化チタンアルミニウム）膜、ＴａＡｌＯＮ（窒化酸化タンタルアルミニウム）膜、ＴｉＮ膜、ＴａＮ膜、その他の導電性窒化金属化合物膜がある。
次に、図２（ｃ）に示すように、金属膜１１ｃ上に水素拡散防止用の金属窒化化合物膜１１ｄを５０〜１００ｎｍの厚さに形成する。金属窒化化合物膜１１ｄとして、例えば、窒化チタンアルミニウム（ＴｉＡｌＮ）膜、ＴａＡｌＮ（窒化タンタルアルミニウム）膜、ＴｉＡｌＯＮ（窒化酸化チタンアルミニウム）膜、ＴａＡｌＯＮ（窒化酸化タンタルアルミニウム）膜、ＴｉＮ膜、ＴａＮ膜、その他の導電性窒化金属化合物膜がある。
例えば、金属窒化化合物膜１１ｄとしてＴｉＡｌＮ膜を形成する場合には、ＴｉとＡｌを合金化したターゲットを使用して、Ａｒと窒素（Ｎ２）をそれぞれ４０ｓｃｃｍ、２０ｓｃｃｍの流量で導入した圧力２５３．３Ｐａの雰囲気中に基板を置いて反応性スパッタ法によりＴｉＡｌＮ膜を形成する。ここで、基板温度を例えば４００℃に設定し、また、スパッタパワーを例えば１．０ｋＷに設定する。
上記のような条件で形成されたＩｒＯｘの第１導電性酸化膜１１ａ、ＩｒＯｙの第２導電性酸化膜１１ｂ、金属膜１１ｃ及び金属窒化化合物膜１１ｄはそれぞれ導電膜であって併せて上部電極膜１１となる。
上部電極膜１１の層構造としては、上記の４層構造に限られるものではない。例えば、第１導電性酸化膜１１ａの上に金属窒化化合物膜１１ｄを形成した構成を有する２層構造、或いは、第１導電性酸化膜１１ａの上に金属膜１１ｃと金属窒化化合物膜１１ｄを順に形成した構成を有する３層構造としてもよい。また、第１、第２導電性酸化膜１１ａ、１１ｂを１つの導電性酸化膜とし、その上に金属窒化化合物１１ｄを形成した構造を有する構造としてもよい。
上記の強誘電体膜１０及び上部電極膜１１の形成方法は第１の例であり、次のような第２例〜第５例の工程を含む方法を採用してもよいし、その他の方法を採用してもよい。
第２例は、強誘電体膜１０の形成後に、Ａｒ及びＯ２を含有する雰囲気中において、６５０℃以下の基板温度で例えば５６０℃のＲＴＡ処理を行い、その後に、第１導電性酸化膜１１ａとしてＩｒＯｘを室温或いはそれより高い温度で２０ｎｍ〜７５ｎｍの厚さに形成する工程を含む方法である。
室温で成膜する場合には、例えば、Ａｒを１００ｓｃｃｍ、Ｏ２を５６ｓｃｃｍに設定し、成膜パワーを２ｋＷとする。また、室温より高い温度、例えば３００℃で成膜する場合、Ａｒの流量を１４０ｓｃｃｍ、Ｏ２の流量を６０ｓｃｃｍとし、成膜パワーを１ｋＷとする。
そして、第１の導電性酸化膜１１ａを形成した後に、第１導電性酸化膜１１ａをＲＴＡで６５０℃〜７５０℃（例えば、７２５℃）で熱処理を行う。この熱処理は、強誘電体膜１０を完全に結晶化すると同時に、強誘電体膜１０と第１導電性酸化膜１１ａの界面をフラットにする。この方法は、強誘電体キャパシタの低電圧動作とそのスイッチング特性の向上に非常に有利である。
第３例は、強誘電体膜１０の形成後に、強誘電体膜１０に対し第２例と同じ方法で熱処理を行い、強誘電体膜１０よりも更に薄いアモルファス強誘電体膜を形成し、その後、第２例と同じ条件で、第１導電性酸化膜１１ａをアモルファス強誘電体膜上に形成した後にそれらの膜に熱処理を行う工程を含む方法である。この方法で形成されたキャパシタの特徴は、第２例の方法で説明した特徴の他に、キャパシタのリーク電流を低減できるという
利点がある。
利点がある。
第４例は、強誘電体膜１０が結晶化してある場合に、その上にアモルファス強誘電体（不図示）膜を形成し、その後に第１導電性酸化膜１１ａを形成する工程を含む方法である。
第５例は、第２導電性酸化膜１１ｂを形成した後に、再度ＲＴＡで６５０〜７５０℃の温度範囲、例えば７００℃の熱処理を行う工程を含む方法である。この方法は、上部電極膜１１と強誘電体膜１０の密着性を向上する上に、上部電極膜１２の結晶を更に良くする。
以上のような方法により上部電極膜１１を形成した後に、半導体基板１の背面洗浄を行う。
続いて、上部電極用マスクパターン（不図示）を使用して上部電極膜１１をパターニングすることにより、図３（ａ）に示すようなキャパシタ上部電極１１ｑを形成する。そのキャパシタ上部電極１１ｑは、例えば素子分離絶縁膜２の上方に位置させる。
次に、Ｏ２雰囲気中において温度６５０℃で６０分間の条件で、強誘電体膜１０の膜質回復アニール処理を行う。この熱処理は、キャパシタ上部電極１１ｑを形成する際に強誘電体膜１０が受けた物理的なダメージ等を回復させるためのものである。
その後、図３（ｂ）に示すように、マスク（不図示）を用いて強誘電体膜１０のパターニングを行うことにより、キャパシタ誘電体膜１０ｑを形成する。キャパシタ誘電体膜１０ｑは、キャパシタ上部電極１１ｑに重なる領域とこれからはみ出した領域に形成される。
続いて、後に形成する第１の保護膜１２の剥がれ防止用の酸素アニールを行う。
次に、図３（ｃ）に示すように、第１の保護膜１２としてＡｌ２Ｏ３膜をスパッタリング法にてキャパシタ上部電極１１ｑ、キャパシタ絶縁膜１０ｑ及び密着膜８ｂ上の全面に形成する。第１の保護膜１２は、外部からキャパシタ誘電体膜１０ｑに水素が侵入することを防止する。
さらに、スパッタリングにより生じたキャパシタ絶縁膜１０ｑの損傷を緩和するために、酸素アニールを行う。
その後、図４（ａ）に示すように、マスク（不図示）を使用して第１の保護膜１２及び下部電極膜９を連続してパターニングすることにより、下部電極膜９からなるキャパシタ下部電極９ｑを形成する。キャパシタ下部電極９ｑは、キャパシタ誘電体膜１０ｑ及びキャパシタ上部電極１１ｑに重なる領域及びそれからはみ出す領域を含む大きさを有している。
以上のようなパターニングにより形成されたキャパシタ下部電極９ｑ、キャパシタ誘電体膜１０ｑ及びキャパシタ上部電極１１ｑにより強誘電体キャパシタＱ１が構成される。
続いて、図４（ｂ）に示すように、次に形成される第２の保護膜１３の剥がれを防止するための酸素アニールを行う。
第２の保護膜１３としてＡｌ２Ｏ３膜がスパッタリング法により第１の保護膜１２及び密着膜８ｂの上に形成される。続いて、強誘電体キャパシタＱ１のリークを低減させるために、酸素アニールを行う。
その後、図５（ａ）に示すように、第２の層間絶縁膜１４を高密度プラズマ法により全面に形成する。第２の層間絶縁膜１４は、ＴＥＯＳを用いて形成されるシリコン酸化膜であり、その厚さを例えば１．５μｍ程度とする。
続いて、ＣＭＰ法により、第２の層間絶縁膜１４の上面を平坦化する。次に、Ｎ２Ｏガスを用いたプラズマ処理を第２の層間絶縁膜１４に施す。これにより、第２の層間絶縁膜１４の表層が若干窒化され、その内部に水分が浸入しにくくなる。
なお、このプラズマ処理は、Ｎ又はＯの少なくとも一方が含まれたガスを用いていれば有効的である。
次いで、図５（ｂ）に示すように、ＭＯＳＦＥＴｔｒのソース／ドレイン拡散領域２２まで到達する深さのコンタクトホール１４ａを、第２の層間絶縁膜１４、第２の保護膜１３、密着膜８ｂ、シリコン酸化膜８ａ及びＳＩＯＮ膜７に形成する。
続いて、コンタクトホール１４ａ内にバリアメタル膜１５ａとしてＴｉ膜及びＴｉＮ膜を連続してスパッタリング法により形成する。続いて、六フッ化タングステンを含むガスを使用してＣＶＤ法にてタングステン（Ｗ）膜１５ｂをコンタクトホール１４ａ内に埋め込む。
その後、ＣＭＰ法により第２の層間絶縁膜１４の上面上からＷ膜１５ｂ及びバリアメタル膜１５ａを除去する。これにより、コンタクトホール１４ａ内に残されたＷ膜１５ｂ及びバリアメタル膜１５ａを導電性のプラグ１５とする。
次に、図６（ａ）に示すように、プラグ１５の酸化防止膜１６としてＳｉＯＮ膜を、例えばプラズマエンハンストＣＶＤ法により形成する。
続いて、図６（ｂ）に示すように、ＳｉＯＮ膜１６、層間絶縁膜１４及び第１、第２の保護膜１２，１３の所定領域をマスク（不図示）を用いてエッチングし、これにより、キャパシタ上部電極１１ｑまで到達するコンタクトホール１４ｂと、キャパシタ下部電極９ｑのコンタクト領域まで到達するコンタクトホール１４ｃをそれぞれ形成する。
その後、キャパシタ誘電体膜１０ｑの損傷を回復させるために、酸素アニールを行う。
続いて、図７（ａ）に示すように、酸化防止膜１６をエッチバックにより全面にわたって除去することにより、Ｗプラグ１５の表面を露出させる。
次に、コンタクトホール１４ｂ、１４ｃを通してキャパシタ上部電極１１ｑの表面の一部、キャパシタ下部電極９ｑの表面の一部が露出し、プラグ１５の表面が露出した状態から、図７（ｂ）に示すように、第２の層間絶縁膜１４の上とコンタクトホール１４ｂ，１４ｃ内にＴｉＮバリアメタル膜とＡｌ膜を順に形成し、これらの膜をパターニングすることにより、Ａｌ配線１７ａ〜１７ｃを形成する。
第１のＡｌ配線１７ａはＷプラグ１５に接続され、第２のＡｌ配線１７ｂはコンタクトホール１４ｂを通してキャパシタ上部電極１１ｑに接続され、また、第３のＡｌ配線１７ｃはコンタクトホール１４ｃを通してキャパシタ下部電極９ｑに接続される。
その後、特に図示しないが、層間絶縁膜の形成、コンタクトプラグの形成及び第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。
上述のように本実施形態では、上部電極の第１導電性酸化膜１１ａの上に、酸化度が高いＩｒＯｙの第２導電性酸化膜１１ｂを形成し、その上に金属膜１１ｃ、金属窒化化合物膜１１ｄを形成している。
これにより、キャパシタ上部電極１１ｑは、その上に形成される層間膜や配線コンタクトを形成する時に発生する水や水素の侵入が金属窒化化合物膜１１ｄにより防止され、しかも、ＴｉＡｌＮ等のように上記の金属窒化化合物は、配線１７ａ〜１７ｃやプラグ（不図示）を構成するＴｉＮバリアメタル膜との密着性が良好であり、キャパシタ上部電極１１ｑと配線１７ａ〜１７ｃとのコンタクトを向上できる。
さらに、第２導電性酸化膜１１ｂは上記したような条件により石垣状又は柱状の多数の結晶で成長したので、巨大結晶の異常成長とこれによる空孔（ボソボソ現象）の発生が防止され、その後のプロセスで使用される還元ガスの浸透を抑制してキャパシタの耐工程劣化能力を向上できる。
また、上記条件で形成された第１導電性酸化膜１１ａは、強誘電体膜１０の上層と互いに反応しにくくなり、その界面で新たな層の生成が抑制される。
従って、以上のような工程により形成された構造の強誘電体キャパシタＱ１によれば、良好な特性を得ることができる。
つまり、キャパシタ上部電極１１ｑとキャパシタ強誘電体膜10との界面を改善し、また、工程劣化を改善することができる。この結果、強誘電体キャパシタＱ１の反転電荷量を向上させ、抗電圧を低減し、疲労耐性及びインプリント耐性を向上させることができる。そして、このような強誘電体キャパシタは、次世代の低電圧で動作する強誘電体メモリに
極めて好適である。
極めて好適である。
ところで、上部電極膜１１を構成する第１、第２導電性酸化膜１１ａ、１１ｂのそれぞれの構成金属をＡ、Ｂとすれば、第１導電性酸化膜１１ａは、成膜当初には組成パラメータｘ1を使って化学式ＡＯｘ1で表され、その後のプロセスを経た実際の状態で組成パラメータｘ２を使って化学式ＡＯｘ2で表される。
なお、ＡとＢは、同一であっても異なってもよい。異なる例としては、ＡとＢの一方がＩｒであり他方がＲｕである層である。
また、第１導電性酸化膜１１ａ上に形成される第２導電性酸化膜１１ｂは、成膜当初には組成パラメータｙ１を使って化学式ＢＯｙ1で表され、その後のプロセスを経た実際の状態で組成パラメータｙ２を使って化学式ＢＯｙ2で表される。そして、第２導電性酸化膜１１ｂは、石垣状又は柱状に接合した多数の微結晶からなり、第１導電性酸化膜１１ａより酸素の割合が高く、さらに、組成パラメータｘ１，ｘ２，ｙ１及びｙ２の間には、（ｙ２／ｙ１）＞（ｘ２／ｘ１）の関係が成立する。
つまり、半導体装置の形成工程において、キャパシタ上部電極１１ｑ内の酸素量が初期状態から変化しても、第２導電性酸化膜１１ｂの酸化の組成は、第１導電性酸化膜１１ａの酸素の組成よりも大きい。また、組成ｙ１は、２又はそれ以上が好ましい。ｘ１，ｘ２，ｙ１及びｙ２の関係については、以下の第２〜第５実施形態の第１、第２導電性酸化膜でも同様である。
（第２の実施の形態）
以下、本発明の実施形態について説明する。但し、ここでは、便宜上、強誘電体メモリの各メモリセルの断面構造については、その製造方法と共に説明する。
以下、本発明の実施形態について説明する。但し、ここでは、便宜上、強誘電体メモリの各メモリセルの断面構造については、その製造方法と共に説明する。
図８〜図１７は、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
まず、図８（ａ）に示す構造を形成するまでの工程を説明する。
ｎ型又はｐ型のシリコン（半導体）基板３０表面に、トランジスタの活性領域を画定するＳＴＩ(Shallow Trench Isolation)用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込んで素子分離絶縁膜３１とする。なお、素子分離絶縁膜３１の構造はＳＴＩに限られず、ＬＯＣＯＳ法で形成されてもよい。
次いで、シリコン基板３０の活性領域にｐ型不純物を導入してｐウェル３２を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜３３となる熱酸化膜を形成する。
続いて、シリコン基板３１の上側全面に非晶質又は多結晶のシリコン膜を形成し、これらの膜をフォトリソグラフィー法によりパターニングして二つのゲート電極３４，３５を形成する。
ｐウェル３２上には、上記の２つのゲート電極３４，３５が間隔をおいて平行に配置され、それらのゲート電極３４，３５はワード線の一部を構成する。
次いで、ゲート電極３４，３５をマスクにするイオン注入により、ゲート電極３４，３５の横のシリコン基板３０にn型不純物を導入し、第１、第２ソース／ドレインエクステンション領域３６ａ、３７ａを形成する。
その後に、シリコン基板３０の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極３４，３５の側面に絶縁性サイドウォール３９として残存させる。その絶縁膜として、例えばＣＶＤ法により酸化シリコン膜を形成する。
続いて、絶縁性サイドウォール３９とゲート電極３４，３５をマスクにしながら、シリコン基板３０にｎ型不純物を再びイオン注入することにより、２つのゲート電極３４，３５両側方のシリコン基板３０の表層にソース／ドレイン領域（不純物拡散領域）３６，３７，３８を形成する。
シリコン基板３０の活性領域に形成されたゲート絶縁膜、ゲート電極３４，３５及びソース／ドレイン領域３６，３７，３８によって第１、第２のＭＯＳトランジスタＴ１、Ｔ２が構成される。
次に、シリコン基板３０の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成した後、この高融点金属層を加熱してシリコンと反応させ、ソース／ドレイン領域３６，３７，３８表層に高融点金属シリサイド層３９を形成する。この工程では、ゲート電極３４，３５の表層部分にも高融点金属シリサイド層４０が形成され、それによりゲート電極３４，３５が低抵抗化されることになる。素子分離絶縁膜３１の上などで未反応となっている高融点金属層は、ウェットエッチングにより除去される。
続いて、カバー絶縁膜４１としてＳｉＯＮ膜をプラズマＣＶＤ法により約２００ｎｍの厚さに形成する。続いて、カバー絶縁膜４１の上に第１層間絶縁膜４２として酸化シリコン膜を厚さ約１０００ｎｍに形成する。酸化シリコン膜は、ＴＥＯＳガスを使用するプラズマＣＶＤ法により形成される。
その後に、第１層間絶縁膜４２の上面をＣＭＰ法により研磨して平坦化する。このＣＭＰの結果、第１層間絶縁膜４２の厚さは、シリコン基板３０の平坦面上で約７００ｎｍとなる。
次に、図８（ｂ）に示すように、フォトリソグラフィー法によりカバー絶縁膜４１と第１層間絶縁膜４２をパターニングして、０．２５μｍの径で第１〜第３のソース／ドレイン拡散領域３６〜３８のそれぞれを露出する第１〜第３のコンタクトホール４２ａ〜４２ｃを形成し、それらの中に導電性プラグ４５ａ〜４５ｃを形成する。
導電性プラグ４５ａ〜４５ｃを形成する工程は、第１〜第３のコンタクトホール中４２ａ〜４２ｃ内に厚さ３０ｎｍのＴｉ膜と厚さ２０ｎｍのＴｉＮ膜を順に積層し、これらにより第１の密着膜（グルー膜）４３を構成する。さらに、第１密着膜４３上に第１のＷ膜４４をＣＶＤ法により成長することにより、第１のＷ膜４４を第１〜第３のコンタクトホール４２ａ〜４２ｃ内に充填する。第１のＷ膜４４は、第１層間絶縁膜４２上の平坦面上で約３００nmの厚さに成長される。
この後に、第１層間絶縁膜４２の上面上の余分な第１の密着膜４３と第１のＷ膜４４をＣＭＰ法により除去する。これにより、第１〜第３のコンタクトホール４２ａ〜４２ｃ内にそれぞれ残された第１の密着膜４３と第１のＷ膜４４をそれぞれ第１〜第３の導電性プラグ４５ａ〜４５ｃとする。
次に、図８（ｃ）に示すように、第１〜第３の導電性プラグ４５ａ〜４５ｃ及び第１層間絶縁膜４２の上に、ＳｉＯＮよりなる酸化防止膜４６をプラズマＣＶＤ法により例えば１３０ｎｍの膜厚に形成する。さらに、酸化防止膜４６上に、第２層間絶縁膜４７としてシリコン酸化膜を例えば３００ｎｍの厚さに形成する。シリコン酸化膜は、ＴＥＯＳを原料としたプラズマＣＶＤ法により例えば３００ｎｍの膜厚に形成される。
なお、酸化防止膜４６として、ＳｉＯＮ膜の代わりに、ＳｉＮ膜や酸化アルミニウム（Ａｌ２Ｏ３）膜を形成してもよい。
さらに、図９（ａ）に示すように、第２層間絶縁膜４７及び酸化防止膜４６をパターニングすることにより、ｐウェル３２の両側寄りの第２、第３の導電プラグ４５ｂ、４５ｃ上に第４、第５のコンタクトホール４８ｂ、４８ｃを形成する。
次に、第４、第５のコンタクトホール４８ｂ，４８ｃ内に、第１の密着膜４３、第１のＷ膜４４と同じ条件で、第２の密着膜４９と第２のＷ膜５０を順に形成する。その後に、ＣＭＰにより第２のＷ膜５０と第２の密着膜４９を第２層間絶縁膜４７の上面上から除去する。
このＣＭＰでは、研磨対象である第２の密着膜４９と第２のＷ膜５０の研磨速度が、下地の第２層間絶縁膜４７の研磨速度よりも速くなるようなスラリ、例えばCabot Microelectronics Corporation製の商品ＳＳＷ２０００を使用する。
第２層間絶縁膜４７上に研磨残を残さないために、このＣＭＰによる研磨量は第２の密着膜４９及び第２のＷ膜５０の合計膜厚よりも厚く設定される。即ち、そのＣＭＰはオーバー研磨となる。
これにより、第４、第５のコンタクトホール４８ｂ、４８ｃ内に残された第２のＷ膜５０と第２の密着膜４９を第４、第５の導電性プラグ５１、５２とする。第４、第５の導電性プラグ５１、５２はそれぞれ、それらの下の導電性プラグ４５ｂ、４５ｃを介して第２、第３のソース／ドレイン拡散領域３７、３８に接続される。
次に、アンモニア（ＮＨ３）プラズマにより発生させたＮＨ基を第２層間絶縁膜４７表面の酸素原子に結合させる。
これにより、その後に発生させるＴｉ原子が第２層間絶縁膜４７上にさらに堆積されても、堆積したＴｉ原子は酸素原子に捕獲されてしまうことがない。これにより、Ｔｉ原子は第２層間絶縁膜４７表面を自在に移動でき、その結果、第２層間絶縁膜４７上には、（００２）配向に自己組織化されたＴｉ膜（不図示）が形成される。
そのアンモニアプラズマ処理は、例えば半導体基板３０に対して約９ｍｍ（３５０ｍｉｌｓ）離間した位置に対向電極を有する平行平板型のプラズマ処理装置を使う。その処理条件として、例えば、２６６Ｐａ（２Ｔｏｒｒ）の圧力下、４００℃の基板温度で保持された処理容器中にアンモニアガスを３５０ｓｃｃｍの流量で供給し、被処理基板側に１３．５６ＭＨｚの高周波を１００Ｗのパワーで、また前記対向電極に３５０ｋＨｚの高周波を５５Ｗのパワーで、６０秒間供給する。
次に、例えば半導体基板３０とターゲット（不図示）の間の距離を６０ｍｍに設定したスパッタ装置のチャンバ内を０．１５ＰａのＡｒ雰囲気とし、１５０℃の基板温度で１．４ｋＷのスパッタＤＣパワーを１４秒間供給する。これにより、強い（００２）配向のＴｉ膜が例えば２０ｎｍの厚さに形成される。
その後、ＲＴＡで窒素の雰囲気中でＴｉ膜を６５０℃、６０秒の熱処理を行い、図９（ｂ）に示すように、Ｔｉ膜を（１１１）配向のＴｉＮの下地導電膜５３に変える。この下地導電膜５３の厚さとして１０ｎｍ〜５０ｎｍが好ましく、本実施例は約２０ｎｍとされる。このＴｉＮ下地導電膜５３は、その上に形成される膜の結晶性を向上する機能を有する。
なお、下地導電膜５３は、窒化チタン膜に限定されず、タングステン膜、ドープトシリコン膜又は銅膜のいずれかを形成してもよい。
次に、図９（ｃ）に示すように、下地導電性膜５３の上に、酸素拡散バリア膜５４としてＴｉＡｌＮ膜を反応性スパッタにより例えば１００ｎｍの厚さに形成する。酸素拡散バリア膜５４を形成するスパッタ条件として、ＴｉとＡｌを合金化したターゲットを使用し、スパッタ雰囲気中にＡｒを４０ｓｓｃｍ、窒素を１０ｓｃｃｍで導入し、スパッタ雰囲気内を２５３．３Ｐａの圧力下に設定し、４００℃の基板温度に設定し、スパッタパワーを１．０ｋＷに設定する。
続いて、図１０（ａ）に示すように、酸素拡散バリア膜５４上に、下部電極膜５５と強誘電体膜５５を順に形成する。
下部電極膜５５として、スパッタにより１００ｎｍの厚さのＩｒ膜が形成される。下部電極膜５５のスパッタ条件として、Ａｒ雰囲気中にＩｒターゲットを設置し、その内部を０．１１Ｐａの圧力下に設定し、基板温度を５００℃、スパッタパワーを０．５ｋＷに設定する。
下部電極膜５５の形成後に、シリコン基板３０をＲＴＡでＡｒ雰囲気中、６５０℃以上、６０秒の熱処理を行う。この熱処理により、下部電極膜５５と酸素拡散バリア膜５４と下地導電膜５３の密着性が向上すると同時に、下部電極膜５５の結晶性が改善する。熱処理の雰囲気は、Ａｒに限らない、不活性ガス例えばＮ２、Ｈｅなどでも良い。
なお、下部電極膜５５としてＩｒ膜の代わりにＰｔなどの白金族の金属、あるいはＰｔＯ，ＩｒＯｘ，ＳｒＲｕＯ3などの導電性酸化物を用いてもよい。さらに下部電極膜５５は、上記の金属あるいは金属酸化物の積層膜としてもよい。
上記の強誘電体膜５６として、例えばＰＺＴ膜が下部電極膜５５上にＭＯＣＶＤ法により形成される。ＰＺＴ膜は、より具体的には以下のような工程で形成される。
まず、Ｐｂ（ＤＰＭ）２とＺｒ（ＤＭＨＤ）４とＴｉ（Ｏ−ｉＯｒ）２（ＤＰＭ）２をそれぞれテトラヒドロフラン（ＴＨＦ）溶媒中にいずれも０．３ｍｏｌ／ｌ（モル／リットル）の濃度で溶解し、Ｐｂ、Ｚｒ及びＴｉの各液体原料を形成する。さらに、これら３つの液体原料を、ＭＯＣＶＤ装置の気化器に、流量が０．４７４ｍｌ（ミリリットル）／分のＴＨＦ溶媒とともに、それぞれ０．３２６ｍｌ／分、０．２００ｍｌ／分、および０．２００ｍｌ／分の流量で供給し、気化させることにより、Ｐｂ、ＺｒおよびＴｉの原料ガスを生成する。
さらに、ＭＯＣＶＤ装置のチャンバ内を６６５Ｐａ（５Ｔｏｒｒ）の圧力下に設定し、基板温度を６２０℃に保持する。そして、上記のＰｂ、ＺｒおよびＴｉの各原料ガスを、ＭＯＣＶＤ装置のチャンバ中に対し６２０秒間導入する。これにより、下部電極膜５５上には、所望のＰＺＴ膜が約１００ｎｍの厚さに形成される。
その後、酸素を含む雰囲気中において６００℃〜６２０℃の温度で６０秒間の熱処理をＰＺＴ膜に施すことが望ましい。この熱処理はＰＺＴ膜表面に吸着した不純物を飛ばし、キャパシタの特性を向上させるために行われる。
続いて、ＰＺＴ膜上の全面に、例えばスパッタ法により、アモルファス強誘電体膜を形成する。アモルファス強誘電体膜としては、例えば膜厚が１ｎｍ〜３０ｎｍ、例えば２０ｎｍの強誘電体膜を形成する。ＭＯＣＶＤで成膜する場合は、例えば鉛（Ｐｂ）供給用の有機ソースとして、Ｐｂ（ＤＰＭ）２（ Ｐｂ（Ｃ１１Ｈ１９Ｏ２）２） をＴＨＦ液に溶かした材料が用いられる。また、ジルコニウム（Ｚｒ）供給用の有機ソースとして、Ｚｒ（ＤＭＨＤ）４ （Ｚｒ（（Ｃ９Ｈ１５Ｏ２）４）をＴＨＦ液に溶かした材料が用いられる。チタン（Ｔｉ）供給用の有機ソースとして、Ｔｉ（Ｏ−ｉＰｒ）２（ＤＰＭ）２（Ｔｉ（Ｃ３Ｈ７Ｏ）２（Ｃ１１Ｈ１９Ｏ２）２ ）をＴＨＦ液に溶かした材料が用いられる。
次に、図１０（ｂ）、（ｃ）、図１１（ａ）に示すように、強誘電体膜５６上に、２層構造の導電性酸化膜、金属膜及び金属窒化化合物膜からなる上部電極膜を形成する。金属窒化化合物膜は水素拡散防止のために形成される。
まず、図１０（ｂ）に示すように、強誘電体膜５６上に第１導電性酸化膜５７ａと第２導電性酸化膜５７ｂを順に形成する。
第１導電性酸化膜５７ａとして、例えば、成膜の時点で結晶化されたＩｒＯｘ膜をスパッタ法により２０ｎｍ〜7０ｎｍ、例えば２５ｎｍの厚さに形成する。成膜条件について、例えば、成膜温度を３００℃とし、成膜ガスとしてＡｒ及びＯ２を用い、Ａｒの流量を１４０ｓｃｃｍ、Ｏ２の流量を６０ｓｃｃｍに設定し、スパッタパワーを例えば１ｋＷ〜２ｋＷ程度とする。この条件により形成されたＩｒＯｘは、石垣状に結合した結晶となる。
ついで、半導体基板３０を加熱室内に置いてＲＴＡ法で熱処理する。この熱処理は強誘電体膜５６を完全に結晶化させ、強誘電体膜５６を構成するＰＺＴ膜中の酸素欠損を補償すると同時に、プラズマダメージを受けた第１導電性酸化膜５７ａの膜質も回復できる。ＲＴＡ法の条件については、加熱雰囲気内に置かれる基板温度を２５℃に設定し、加熱雰囲気内に酸素を流量２００ｓｃｃｍ、Ａｒを流量１８００ｓｃｃｍで導入し、さらに熱処理時間を６０秒間とする。
さらに、ＩｒＯｘの第１導電性酸化膜５７ａの上にＩｒＯｙの第２導電性酸化膜５７ｂをスパッタ法により５０ｎｍ〜２００ｎｍの厚さに形成する。成膜条件として、圧力が０．８Ｐａに設定されるＡｒとＯ２の雰囲気中に半導体基板３０を置き、Ｉｒターゲットを使用し、スパッタパワーを１．０ｋＷに設定して成膜時間を３９秒間とすると、ＩｒＯｙが約１００ｎｍの厚さに成長する。
この時、ＩｒＯｙの成膜温度を３０℃以上、１００℃以下の温度範囲、好ましくは５０℃以上、７５℃以下の範囲内に設定する。このような条件により、第２導電性酸化膜５７ｂは、成膜の時点でＩｒＯｙが微結晶化して石垣状或いは柱状に多数結合した状態となり、しかも、その後の熱処理によって異常成長が防止される。
第２導電性酸化膜５７ｂの成膜時には、ＩｒターゲットとＡｒ及びＯ２のガスを用いる。その際のＡｒに対するＯ２の割合は、ＩｒＯｘの第１導電性酸化膜５７の成長時のその割合よりも高くすることを前提とする。ＩｒＯｙ成膜のガスの流量は、例えば、Ａｒの流量を１００ｓｃｃｍ、Ｏ２の流量を１００ｓｃｃｍとする。また、スパッタパワーは、例えば１ｋＷ程度に設定される。
以上の条件で形成されたＩｒＯｙからなる第２導電性酸化膜５７ｂは、異常酸化がなく、きれいな結晶膜が得られた。この際、工程劣化を抑えるために、第１実施形態と同様に、ＩｒＯｙ膜はＩｒＯ２の化学量論組成に近い組成を有しているので、水素に対して触媒作用を生じることがなく、強誘電体膜５６が水素ラジカルにより還元されてしまう問題が抑制され、キャパシタの水素耐性が向上する。
第１、第２導電性酸化膜５７ａ、５７ｂを構成する材料として、ＩｒＯｘ、ＩｒＯｙ又はＩｒＯ２の代わりにその他の貴金属であるプラチナ（Ｐｔ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）、パラジウム（Ｐｄ）かその酸化物、及びＳｒＲｕＯ３などの導電性酸化物やこれらのいずれかを選択した積層構造としても良い。
なお、第１、第２導電性酸化膜５７ａ、５７ｂをそれぞれ構成する貴金属は、同じ元素であってもよいし、異なる元素であってもよい。また、第１、第２の導電性酸化膜５７ａ，５７ｂはそれぞれプラチナに比べて還元ガスの触媒作用が小さい導電膜である。
続いて、ＲＴＡ法によりシリコン基板３０を熱処理する。その条件として、例えば基板温度を７００℃に設定し、酸素を流量２０ｓｃｃｍ、Ａｒを流量２０００ｓｃｃｍで導入する雰囲気中で基板の熱処理時間を６０秒間とする。この熱処理によれば、強誘電体膜５６及び第１、２導電性酸化膜５７ａ、５７ｂの密着性向上する上に、第２導電性酸化膜５７ｂの結晶性より安定させ、酸素欠損などの欠陥をなくすことができる。
次に、図１０（ｃ）に示すように、第２導電性酸化膜５７ｂの上にＩｒからなる金属膜５８をスパッタ法により２０ｎｍ〜１００ｎｍ、例えば５０ｎｍの厚さに形成する。Ｉｒのスパッタ法による成長条件として、例えば、基板温度を４００℃に設定し、圧力１Ｐａの成膜雰囲気中でスパッタパワーを１．０ｋＷに設定する。なお、Ｉｒの代わりに、Ｒｕ、その他の貴金属を形成してもよい。
さらに、図１１（ａ）に示すように、金属膜５８の上に金属窒化化合物膜５９としてＴｉＡｌＮ膜を反応性スパッタ法により例えば５０ｎｍ〜１００ｎｍの厚さに形成する。金属窒化化合物膜５９を形成するスパッタ条件として、ＴｉとＡｌを合金化したターゲットを使用し、スパッタ雰囲気中にＡｒを４０ｓｓｃｍ、窒素を２０ｓｃｃｍで導入し、スパッタ雰囲気内を２５３．３Ｐａの圧力に設定し、４００℃の基板温度に設定し、スパッタパワーを１．０ｋＷに設定する。
なお、金属窒化化合物膜５９として、第１実施形態と同様に、ＴｉＡｌＮ膜だけでなく、その他にＴａＡｌＮ膜、ＴａＡｌＯＮ膜、ＴｉＡｌＯＮ膜等からなる群から選択された膜を使用することも可能である。
上記のようなＩｒＯｘからなる第１導電性酸化膜５７ａと、ＩｒＯｙからなる第２導電性酸化膜５７ｂと、貴金属からなる金属膜５８と、金属窒化化合物膜５９は、それぞれ導電膜であって、合わせてキャパシタの上部電極膜になる。
半導体基板３０の背面を洗浄した後に、図１１（ｂ）に示すように、上部電極を構成する金属膜５９の上にスパッタ法で厚さ２０ｎｍのアルミナ（Ａｌ２Ｏ３）膜、厚さ２００ｎｍの窒化チタン膜を形成し、これらを第１マスク材料層６０ａとする。更に、第１マスク材料層６０ａ上に、ＴＥＯＳガスを使用するＣＶＤ法により酸化シリコン膜を７００ｎｍの厚さに形成し、その酸化シリコン膜を第２マスク材料層６０ｂとする。
次いで、第２マスク材料層６０ｂ上にフォトレジストを塗布し、これを露光、現像して、第４、第５の導電性プラグ５１、５２の上にキャパシタ平面形状を有する島状のレジストパターンＲを形成する。そして、レジストパターンＲをマスクにして第２マスク材料層６０ｂをパターニングする。さらに、パターニングされた第２マスク材料層６０ｂをマスクにして第１マスク材料層６０ａをエッチングする。
パターニングされた第１、第２マスク材料層６０ａ，６０ｂは、図１２（ａ）に示すように、ハードマスクＭとして使用される。レジストパターンＲは、第１マスク材料層６０ａをエッチングした後に除去される。
次に、図１２（ｂ）に示すように、ＨＢｒ、Ｏ２、Ａｒ及びＣ４Ｆ８の混合ガスをエッチングガスとするプラズマエッチングにより、ハードマスクＭに覆われていない部分の上部電極膜５７ａ、５７ｂ、５８、５９、ＰＺＴ膜５６及び下部電極膜５５を連続してドライエッチングする。
これにより、パターニングされた上部電極膜５７ａ、５７ｂ、５８、５９はキャパシタ上部電極６１となり、パターニングされた強誘電体膜５６はキャパシタ誘電体膜５６ｑとなり、さらに、パターニングされた下部電極膜５５はキャパシタ下部電極５５ｑとなる。キャパシタ上部電極６１、キャパシタ誘電体膜５６ｑ及びキャパシタ下部電極５５ｑにより強誘電体キャパシタＱ２が構成される。
続いて、図１３（ａ）に示すように、ドライエッチング或いはウェットエッチにより第２マスク材料層６０ｂを除去する。例えば、ウェットエッチングを選択する場合にはエッチング液としてフッ酸が使用される。
次に、図１３（ｂ）に示すように、強誘電体キャパシタＱ２に覆われていない部分の酸素拡散バリアメタル膜５４、下地導電膜５３及び第１マスク材料層６０ａをドライエッチングして除去する。
さらに、図１４（ａ）に示すように、強誘電体キャパシタＱ２を覆うアルミナよりなる第１の保護絶縁膜６２をスパッタ法により２０ｎｍの厚さに形成する。なお、第１の保護絶縁膜６２として、ＡＬＤ（atomic layer deposition）法で膜厚２ｎｍのアルミナ膜を形成してもよいし、或いは、スパッタ法によりＰＺＴ膜又はＴｉＯｘ膜を形成してもよい。
続いて、図１４（ｂ）に示すように、ダメージを受けたキャパシタ誘電体膜５６ｑの膜質を回復させる目的で、酸素含有雰囲気中でキャパシタ誘電体膜５６ｑに対して回復アニールを施す。この回復アニールの条件は特に限定されないが、本実施形態では、加熱炉内において基板温度５５０℃〜７００℃として行われる。また、キャパシタ誘電体膜５６ｑがＰＺＴの場合には、酸素の雰囲気中において基板温度６００℃で６０分間のアニールを行うことが望ましい。
さらに、図１５（ａ）に示すように、第１の保護絶縁膜６２及び強誘電体キャパシタＱ２を覆う第２の保護絶縁膜６３を形成する。第２の保護絶縁膜６３は、水素バリア膜として機能する。なお、第２の保護絶縁膜６３として、アルミナをＣＶＤ法により３８ｎｍの厚さに形成してもよい。
次に、図１５（ｂ）に示すように、第２の保護絶縁膜６３上に、例えば膜厚が１５００ｎｍのシリコン酸化物から構成される第３層間絶縁膜６４を形成する。シリコン酸化物は、基板全面に、例えばプラズマＣＶＤ法により形成される。その原料ガスとして、例えば、ＴＥＯＳガスと酸素ガスとヘリウムガスとの混合ガスを用いる。なお、第３層間絶縁膜６４として、例えば、絶縁性を有する無機膜等を形成してもよい。
続いて、例えばＣＭＰ法により、第３層間絶縁膜６４の表面を平坦化する。さらに、Ｎ２Ｏガス又はＮ２ガス等を用いて発生させたプラズマ雰囲気にて、第３層間絶縁膜６４に対して熱処理を行う。熱処理の結果、第３層間絶縁膜６４中の水分が除去されると共に、第３層間絶縁膜６４の膜質が変化し、その中に水分が入りにくくなる。
その後、第３層間絶縁膜６４の全面に、例えばスパッタ法又はＣＶＤ法により、バリア膜（第３の保護絶縁膜）６５を形成する。バリア膜６５として、例えば、膜厚が２０ｎｍ〜１００ｎｍの酸化アルミニウム膜を形成する。平坦化された第３層間絶縁膜６４上に形成されたバリア膜６５は平坦となる。
次に、図１６（ａ）に示すように、バリア膜６５の全面に第４層間絶縁膜６６を形成する。第４層間絶縁膜６６として、例えば、ＴＥＯＳガスを用いてプラズマＣＶＤ法により膜厚が８００ｎｍ〜１０００ｎｍのシリコン酸化膜を形成する。なお、第４層間絶縁膜６６として、ＳｉＯＮ膜又はシリコン窒化膜等を形成してもよい。この後に、例えばＣＭＰ法により、第４層間絶縁膜６６の表面を平坦化する。
さらに、図１６（ｂ）に示すように、強誘電体キャパシタＱ２上に第６〜第８の導電性プラグ６９〜７１を形成する。第６〜第８の導電性プラグ６９〜７１は以下の工程により形成される。
まず、強誘電体キャパシタＱ２の上方に開口部を有するレジストパターン（不図示）を第４層間絶縁膜６６上に形成する。その後に、そのレジストパターンをマスクに使用して第４層間絶縁膜６６から第３層間絶縁膜６４までをエッチングすることにより、強誘電体キャパシタＱ２のキャパシタ上部電極６１の上にビアホール６６ａを形成する。これにより、ビアホール６６ａから第２の保護絶縁膜６３が露出する。
レジストパターンを除去した後に、シリコン基板３０を酸素雰囲気中に置いて４５０℃で熱処理する。これにより、第１ビアホール６６ａの形成に伴ってキャパシタ誘電体膜５６ｑに生じた酸素欠損を元の状態に回復させる。
この後に、ビアホール６６ａの形成と同様な方法によって、第４層間絶縁膜６６から第３層間絶縁膜４２までをエッチングして、ｐウェル３２の中央領域の上にある第１の導電性プラグ４５ａの上方にコンタクトホール６６ｂを形成する。これにより、コンタクトホール６６ｂからは酸化防止膜４６が露出する。
次に、ビアホール６６ａを通して酸化防止膜４６をウェットエッチングすることにより、キャパシタ上部電極６１の上面を露出させる。また、コンタクトホール６６ｂを通し第１、第２の保護絶縁膜６２、６３をエッチングすることにより、第１の導電性プラグ４５ａの上面を露出させる。
その後に、ビアホール６６ａとコンタクトホール６６ｂの内面にＴｉＮ膜を単層で密着膜６７として形成する。密着膜６７は、Ｔｉ膜をスパッタにより形成し、その上にＴｉＮ膜をＭＯＣＶＤ法により形成することにより、二層構造から構成することも可能である。
ＴｉＮ膜の形成後にその表面から炭素除去を行うため、窒素と水素の混合ガスプラズマ中での処理が行われる。この処理において、本実施形態では、キャパシタ上部電極６０の最上層が水素バリア機能を有する金属窒化化合物膜５９及び金属膜５８から構成されているために、キャパシタ上部電極６０がその水素によって還元されにくい。
この後に、密着膜６７上にＷ膜６８をＣＶＤ法により成長し、これによりビアホール６６ａとコンタクトホール６６ｂの中をＷ膜６８で埋め込む。続いて、第４層間絶縁膜６６上のＷ膜６８及び密着膜６７をＣＭＰ法により除去する。
これにより、コンタクトホール６６ｂ内に残されたＷ膜６８を第６の導電性プラグ６９とし、さらに、ビアホール６６ａ内に残されたＷ膜６８を第７、第８ビアプラグ７０、７１とする。
次に、第４層間絶縁膜６６上には、例えばスパッタ法により、膜厚６０ｎｍのＴｉ膜、膜厚３０ｎｍのＴｉＮ膜、膜厚３６０ｎｍのＡｌＣｕ合金膜、膜厚５ｎｍのＴｉ膜、及び、膜厚７０ｎｍのＴｉＮ膜を順次形成する。この結果、Ｔｉ膜、ＴｉＮ膜、ＡｌＣｕ合金膜、Ｔｉ膜及びＴｉＮ膜からなる積層膜が形成される。
続いて、図１７に示すように、フォトリソグラフィー技術を用いて積層膜をパターニングする。これにより、積層膜からなる配線（第１金属配線層）が形成される。即ち、ビアプラグ７０に接続される配線７２と、第６の導電性プラグ６９に接続される導電性パッド７３などが形成される。なお、２つのビアプラグ７０、７１は配線７３によって互いに接続されないこともある。
その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２〜５層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。その詳細の説明は省略する。
以上のような構成を有する強誘電体キャパシタＱ２の上部電極６１において、酸化度が低い第１の導電性酸化膜５７ａによれば強誘電体膜５６との界面が平坦になってキャパシタ特性が向上する。また、酸素の組成が化学量論組成に等しいかこれに近い第２の導電性酸化膜５７ｂによれば構成金属による触媒作用が生じにくく、しかも結晶の密度が均一になって内部の空孔（ボソボソ）が極めて小さく、還元性ガスを透過しにくくなる。この結果、強誘電体膜５６の還元ガスによる劣化が防止される。
さらに、第２の導電性酸化膜５７ｂの上にはＩｒ等の貴金属からなる金属膜５８が形成されているので、上部電極６１の導電性が向上して抵抗が低減される。また、金属膜５８は、その上の金属窒化化合物膜５９と導電性酸化膜５７ａ，５７ｂの密着性を高める機能も有する。
金属窒化化合物膜５９は、上部電極６１の上の層間絶縁膜６４又はコンタクトホール６６ａを通して侵入する水素や水の金属膜５８への侵入を防止し、これにより第１、第２の導電性酸化膜５７ａ，５７ｂの還元を妨げて空孔の発生を防止する。
以上のような上部電極６１により、キャパシタの耐工程劣化能力が大幅に向上し、この結果、強誘電体キャパシタＱ１における反転電荷量の向上、抗電圧の低減、疲労耐性及びインプリント耐性が向上する。
ところで、上部電極６１における４層構造のうち、強誘電体膜５６との界面を平坦にするための第１の導電性酸化膜５７ａと、第１の導電性酸化膜５７ａに水や水素の侵入を防止するための金属窒化化合物膜５９は特性向上に必須となる。
従って、上部電極６１としては、４層構造の他に、図１８（ａ）に示すように、強誘電体膜５６上に第１の導電性酸化膜５７ａと金属窒化化合物膜５９を形成した２層構造としてもよい。また、第１、第２の導電性酸化膜５７ａ、５７ｂを１つの導電性酸化膜としてその上に金属窒化化合物膜５９を形成してもよい。さらに、図１８（ｂ）に示すように、第１の導電性酸化膜５７ａと金属窒化化合物膜５９の間に、低抵抗化のための貴金属製の金属膜５８を形成した３層構造としてもよい。
（第３の実施の形態）
図１９、図２０は、本発明の第３実施形態に係る強誘電体メモリ（半導体装置）及びその製造方法を示す断面図である。なお、図１９、図２０において、図８〜図１７と同じ符号は同じ要素を示している。
図１９、図２０は、本発明の第３実施形態に係る強誘電体メモリ（半導体装置）及びその製造方法を示す断面図である。なお、図１９、図２０において、図８〜図１７と同じ符号は同じ要素を示している。
まず、図９（ａ）に示したと同様に、第２層間絶縁膜４７上に導電性プラグ５１，５２を形成するまでは、第２実施形態と同様なプロセスとする。導電性プラグ５１，５２を形成するためのＣＭＰによれば、一般的に、導電性プラグ５１，５２の上面の高さが第２層間絶縁膜４７の上面よりも低くなり、導電性プラグ５１，５２の周囲の第２層間絶縁膜４７にリセス４７ｒが形成されやすい。リセス４７ｒの深さは２０ｎｍ〜５０ｎｍであり、典型的には約５０ｎｍ程度である。
リセスは、第２層間絶縁膜４７上に順に形成される下地導電膜５３から強誘電体膜５６までの複数の膜のそれぞれの面配向に影響を与えるが、その影響は以下のような工程により低減される。
まず、図１９（ａ）に示すように、第２層間絶縁膜４７の表面をアンモニア（ＮＨ３）プラズマで処理し、第２層間絶縁膜４７の表面の酸素原子にＮＨ基を結合させる。
ＮＨ基が結合された第２層間絶縁膜４７表面では、その上に下地導電膜５３を構成するＴｉ原子を堆積する際に、Ｔｉ原子は第２層間絶縁膜４７の酸素原子に捕獲されにくくなり、第２層間絶縁膜４７の表面を自在に移動できる。その結果、図１９（ｂ）に示すように、（００２）配向に自己組織化されたＴｉ膜５３ａが第２層間絶縁膜４７上に形成される。
上記のアンモニアプラズマ処理は、例えばシリコン基板３０に対して約９ｍｍ（３５０ｍｉｌｓ）離間した位置に対向電極（不図示）を有する平行平板型のプラズマ処理装置を使う。そして、２６６Ｐａ（２Ｔｏｒｒ）の圧力に調整され、４００℃の基板温度で保持された処理容器中にアンモニアガスを３５０ｓｃｃｍの流量で供給し、シリコン基板３０側に１３．５６ＭＨｚの高周波を１００Ｗのパワーで、また対向電極に３５０ｋＨｚの高周波を５５Ｗのパワーで、６０秒間供給することにより実行することができる。
また、Ｔｉ膜の形成条件は、例えば、シリコン基板３０とＴｉターゲットの間の距離を６０ｍｍに設定したスパッタ装置中で、０．１５ＰａのＡｒ雰囲気、１５０℃の基板温度に設定し、さらに１．４ｋＷのスパッタＤＣパワーをターゲット・基板間に４２秒間供給する。これにより、強い（００２）配向のＴｉ膜５３ａが第２層間絶縁膜４７上に形成される。Ｔｉ膜５３ａは、例えば６０ｎｍの厚さに形成される。
次に、窒素雰囲気にシリコン基板３０を置いて、基板温度６５０℃、６０秒の条件で、ＲＴＡによる熱処理を行うことにより、Ｔｉ膜５３ａを窒化する。これにより、図２０（ａ）に示すように、第２層間絶縁膜４７上には、（１１１）配向のＴｉＮからなる下地導電膜５３が形成される。下地導電膜５３の厚さは４０〜２００ｎｍが好ましい。本実施形態では、その厚さは約６０nmとされる。
なお、下地導電膜５３は窒化チタン膜に限定されず、タングステン膜、シリコン膜、及び銅膜のいずれかを下地導電膜５３として形成してもよい。
ところで、リセス４７ｒの深さやＴｉ膜５３ａの形成条件によっては、ＴｉＮからなる下地導電膜５３の上面には凹部が形成される。図２０（ａ）ではその凹部が表されている。このような凹部は、下地導電膜５３の上方に形成される強誘電体膜５６の結晶性を劣化させる恐れがある。
そこで、本実施形態では、図２０（ｂ）に示すように、ＣＭＰ法により下地導電膜５３の上面を研磨して平坦化し、上記した凹部を除去する。このＣＭＰで使用されるスラリは特に限定されないが、本実施形態ではCabot Microelectronics Corporation製のSSW2000（商品名）を使用する。
ＣＭＰにより処理され下地導電膜５３の厚さは、研磨誤差に起因して、シリコン基板３０の面内や、シリコン基板３０毎にばらつく。そのばらつきを考慮して、本実施形態では、研磨時間を制御することにより、ＣＭＰ後の下地導電膜５３の厚さの目標値を１０ｎｍ〜１００ｎｍ、より好ましくは２０ｎｍとする。
研磨されたままの状態にある下地導電膜５３の上面は研磨によって歪んだ状態となりやすい。そして、結晶に歪が発生している下地導電膜５３の上方にキャパシタの下部電極膜５５を形成すると、その歪みを下部電極膜５５が拾ってしまってその結晶性が劣化し、ひいてはその上の強誘電体膜５６の強誘電体特性が劣化することになる。
そこで、図２０（ｂ）に示すように、下地導電膜５３の研磨面をＮＨ３プラズマに曝すことにより、下地導電膜５３の結晶の歪みが下地導電膜５３の上方に形成される膜に伝わらないようにする。
これにより、下地導電膜５３の上面では、その後に形成される酸素拡散バリア膜５４を構成する元素が移動しやすくなり、酸素拡散バリア膜５４の結晶方位が良好になる。従って、酸素拡散バリア膜５４の上の下部電極膜５５、強誘電体膜５６の強誘電体特性が良好になる。
以上のように、下地導電膜５３の研磨面をＮＨ３プラズマに曝した後のプロセスは、第２実施形態と同じ工程となる。
従って、本実施形態によれば、下部電極膜５５、強誘電体膜５６の結晶方位を改善する他、第２実施形態と同じ効果が得られる。
（第４の実施の形態）
図２１、図２２は、本発明の第４実施形態に係る半導体装置の形成工程を示す断面図である。なお、図２１、図２２において、図８〜図１７と同じ符号は同じ要素を示している。
図２１、図２２は、本発明の第４実施形態に係る半導体装置の形成工程を示す断面図である。なお、図２１、図２２において、図８〜図１７と同じ符号は同じ要素を示している。
まず、図２０（ａ）に示したように、第２層間絶縁膜４７上に下地導電膜５３を形成するまでの工程は、第３実施形態と同様である。
この後に、図２１（ａ）に示すように、下地導電膜３５をＣＭＰ法により研磨し、その研磨をプラグ５１，５２の上とその周辺のリセス４７ｒにのみ残す。
この後に、図２１（ｂ）に示すように、アンモニアプラズマを導電性プラグ５１、５２上の下地導電膜３５と第２層間絶縁膜４７に施す。
これにより、図２２（ａ）に示すように、下地導電膜５３及び第２層間絶縁膜４７上に形成される酸素拡散バリア層５４の結晶方位は良好になり、第３実施形態と同様に、下部電極膜５５、強誘電体膜５６の結晶方位も良好になる。
以上のように、下地導電膜５３及び第２層間絶縁膜４７の研磨面をＮＨ３プラズマに曝した後のプロセスは、第３実施形態と同じ工程を経て、図２２（ｂ）に示すような構造の半導体装置が形成される。
（第５の実施の形態）
図２３、図２４は、本発明の第５実施形態に係る半導体装置の形成工程を示す断面図である。なお、図２３、図２４において、図８〜図１７と同じ符号は同じ要素を示している
。
図２３、図２４は、本発明の第５実施形態に係る半導体装置の形成工程を示す断面図である。なお、図２３、図２４において、図８〜図１７と同じ符号は同じ要素を示している
。
まず、図８（ａ）に示したと同様にように、シリコン基板３０上にＳＴＩ３１、ｐウェル３２を形成した後に、第１層間絶縁膜４２を形成するまでの工程は、第１実施形態と同様である。
その後に、図２３（ａ）に示すように、フォトリソグラフィー法によりカバー絶縁膜４１と第１層間絶縁膜４２をパターニングして、ｐウェル３２の両側寄りの第２、第３のソース／ドレイン拡散領域３７、３８のそれぞれを露出する第２、第３のコンタクトホール４２ｂ、４２ｃを形成し、それらの中に導電性プラグ４５ｂ、４５ｃを形成する。導電性プラグ４５ｂ、４５ｃの形成方法は第１実施形態と同様である。
続いて、第１層間絶縁膜４２上に直接に下地導電膜５３を形成し、その上に酸素拡散バリア膜５４を形成する。下地導電膜５３の形成については、第３、第４実施形態と同じ方法を採用してもよい。
その後に、図２３（ｂ）に示すように、第２実施形態と同じプロセスにより下地導電膜５３の形成から第１層間絶縁膜６４までの構造を形成する。
次に、図２４（ａ）に示すように、ｐウェル３２の中央寄りにあるソース／ドレイン領域３６の上のフォトリソグラフィー法により第３層間絶縁膜６４からカバー絶縁膜４１を部分的にエッチングしてコンタクトホール６４ａを形成する。
その後に、コンタクトホール６４ａの中に導電性プラグ７９を埋め込む。導電性プラグ７９は、第２実施形態の第４導電性プラグ６９と同じ方法によって形成される。
さらに、第２実施形態と同様な方法によりビアホール６４ｂを強誘電体キャパシタＱ２上に形成する。
この後に、図２４（ｂ）に示すように、ビアホール６４ｂ内を通してキャパシタ上部電極６１に接続される配線７２を第３層間絶縁膜６４上に形成する。
以上の実施形態によれば、第３層間絶縁膜６４には１回の導電性プラグの形成工程で済むことになり、第２実施形態に比べて工程が短くなる。
なお、上記の第１〜第５の実施形態では、強誘電体膜としては、ＰＺＴを使用したが、例えば、熱処理により結晶構造がＢｉ層状構造又はペロブスカイト構造となる膜を形成してもよい。このような膜としては、ＰＺＴ膜の他、Ｌａ、Ｃａ、Ｓｒ及び／又はＳｉ等を微量ドープしたＰＺＴ、ＳＢＴ、ＢＬＴ並びにＢｉ系層状化合物などの一般式ＸＹＯ ３ （Ｘ、Ｙは元素）で表される膜が挙げられる。また、強誘電体膜は、ゾル−ゲル法、有機金属分解法、ＣＳＤ（Chemical Solution Deposition）法、化学気相蒸着法、エピタキシャル成長法、スパッタ法又はＭＯＣＶＤ法のいずれかの方法で形成される。
以上説明した実施形態は典型例として挙げたに過ぎず、その各実施形態の構成要素を組み合わせること、その変形およびバリエーションは当業者にとって明らかであり、当業者であれば本発明の原理および請求の範囲に記載した発明の範囲を逸脱することなく上述の実施形態の種々の変形を行えることは明らかである。
Claims (9)
- 半導体基板上に形成された強誘電体キャパシタを有する半導体装置において、前記強誘電体キャパシタは、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有し、
前記上部電極は、第１の導電性貴金属酸化物から形成される第１導電膜と、前記第１導電膜上に形成される金属窒化化合物から形成される第４導電膜とを少なくとも含む積層構造であり、
前記第１導電膜と前記第４導電膜の間に形成される貴金属の第３導電膜と、
前記第１導電膜と前記第３導電膜の間に形成される第２の導電性貴金属酸化物の第２導電膜とをさらに有する
ことを特徴とする半導体装置。 - 前記第１導電膜は、成膜当初の組成パラメータｘ１を使って化学式ＡＯｘ1（Ａ：金属元素、Ｏ：酸素）で表され実際の組成が組成パラメータｘ２を使って化学式ＡＯｘ2で表される第１酸化物膜であり、
前記第２導電膜は、前記第１導電膜上に形成され、成膜当初の組成パラメータｙ１を使って化学式ＢＯｙ1で表され実際の組成が組成パラメータｙ２を使って化学式ＢＯｙ２（Ｂ：金属元素、Ｏ：酸素）で表され、石垣状或いは柱状の結晶からなり、前記第１酸化物膜より酸化の割合が高く、前記組成パラメータｘ１、ｘ２、ｙ１およびｙ２の間には、関係（ｙ２／ｙ１）＞（ｘ２／ｘ１）が成立する第２酸化物膜である
ことを特徴とする請求項１に記載の半導体装置。 - 前記第１導電膜と前記第２導電膜の少なくとも一方に含まれる金属元素はイリジウム又はルテニウムであることを特徴とする請求項１又は請求項２に記載の半導体装置。
- 前記第４導電膜は、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、ＴａＡｌＮ膜、ＴａＡｌＯＮ膜から選択されることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
- 前記第３導電膜の材料は、イリジウム膜、プラチナ膜、ルテニウム膜、ロジウム膜及びパラジウム膜から選択されることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置。
- 半導体基板の上方に下部電極を形成する工程と、
前記下部電極上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極を形成する工程とを含み、
前記上部電極を形成する工程は、
前記強誘電体膜上に第１の貴金属酸化膜からなる第１導電膜を形成する工程と、
前記第１導電膜の上に、第２の貴金属酸化膜からなる第２導電膜を形成する工程と、
前記第２導電膜の上に貴金属膜からなる第３導電膜を形成する工程と、
前記第３導電膜の上に窒素を含有する金属化合物からなる第４導電膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記第４導電膜を形成する工程は、スパッタ法を用いることを特徴とする請求項６に記載の半導体装置の製造方法。
- 前記第１導電膜を形成する工程の後に、前記第１導電膜の形成時に比べてアルゴン流量に対する酸素流量の割合が大きいガス流量のスパッタ条件により前記第１導電膜よりも酸化の割合を高くすることにより前記第２の貴金属酸化膜からなる前記第２導電膜を前記第１導電膜上に形成する工程と、
前記第２導電膜を形成した後に、前記半導体基板を不活性ガスと酸化性ガスの混合雰囲気中において熱処理する工程を含むことを特徴とする請求項６又は請求項７に記載の半導体装置の製造方法。 - 前記強誘電体膜を形成した後であって前記第１導電膜を形成する前において、前記強誘電体膜を不活性ガスと酸化性ガスを含む雰囲気中で第１の温度で熱処理する工程と、
前記強誘電体膜より薄いアモルファス強誘電体膜を前記強誘電体膜上に形成する工程と、
前記第１導電膜を前記アモルファス強誘電体膜上に形成した後に、酸素を含む雰囲気中において前記第１の温度よりも高い温度で前記強誘電体膜を熱処理して前記強誘電体膜を結晶化する工程と、
を含むことを特徴とする請求項６乃至請求項８のいずれか１項に記載の半導体装置の製造方法。
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