以下、図面を参照しながら実施例について説明する。
図1A〜図1Fを参照して、実施例1による強誘電体キャパシタの製造方法について説明する。
図1Aに示すように、表面にアルミナ(Al2O3)が露出した基板20を準備する。基板20の上に、白金(Pt)からなる下部電極膜21を形成する。下部電極膜21の形成には、例えばスパッタリングを適用することができる。下部電極膜21の厚さは、例えば150nmとする。なお、下部電極膜21として、Ptに代えて、イリジウム(Ir)、ルテニウム(Ru)、酸化ルテニウム(RuO2)、またはSrRuO3を用いてもよい。また、下部電極膜21を、これらの材料からなる複数の膜を含む積層構造としてもよい。
下部電極膜21の結晶粒径を大きくするために、不活性ガス雰囲気において、500℃〜750℃の条件でラピッドサーマルアニール(RTA)を行ってもよい。
下部電極膜21の上に、第1の強誘電体膜22を形成する。第1の強誘電体膜22には、例えばPb(ZrxTi1−x)O3(0<x<1)(PZT)が用いられる。第1の強誘電体膜22の厚さは、例えば90nm〜130nmである。下部電極膜21の形成には、例えばPZTターゲットを用いたRFスパッタリングが適用される。成膜時の基板温度は、100℃以下、例えば50℃とすることが好ましい。成膜直後の第1の強誘電体膜22は結晶化しておらず、非晶質の状態である。
第1の強誘電体膜22の材料として、PZT以外の強誘電体材料を用いてもよい。例えば、PZTに、Ca、Sr、La、Nb、Ta、Ir及びWのいずれかの元素を添加した強誘電体材料を用いることができる。その他に、(Bi1−xRx)4Ti3O12(Rは希土類元素、0<x<1)、SrBiTa2O9(SBT)、SrBi4Ti4O15等のビスマス層状化合物を用いることも可能である。また、成膜方法として、スパッタリングに代えて、ゾルゲル法を適用してもよい。
第1の強誘電体膜22の結晶性を高めるために、第1の強誘電体膜22の形成前に、下部電極膜21の表面を薄く酸化しておいてもよい。具体的には、酸素雰囲気中において、100℃以下、より好ましくは50℃以下の温度、典型的には室温で、酸化処理を行う。処理時間は、3時間以上、例えば6時間とする。この酸化処理により、Ptの下部電極膜21の表面に、0.1nm〜3nmの非晶質のPtO膜が形成される。PtO膜は、下部電極膜21と第1の強誘電体膜22との界面における酸素欠損の発生を抑制し、第1の強誘電体膜22の結晶性を高める。
図1Bに示すように、酸素とArとを含む酸化雰囲気中において、第1の熱処理を行う。第1の熱処理には、RTAが適用される。一例として、酸素ガスの流量を40sccmとし、Arガスの流量を1960sccmとし、熱処理温度を610℃とし、熱処理時間を90秒とする。第1の熱処理により、第1の強誘電体膜22が結晶化し、PZTの多数の結晶粒22Aが形成される。
特性のよい強誘電体キャパシタを得るためには、PZTの(111)配向性を強くすることが好ましい。酸素ガスの流量が多くなると、PZTの(100)配向性が強くなり、(111)配向性が弱くなる。逆に、酸素の流量が少なくなると、PZT膜中の酸素欠損により、PZTの結晶性が悪くなる。
第1の強誘電体膜22の結晶性を面内で均一化するために、Arガスの流量は1500sccm以上にすることが好ましい。酸素ガスの好適な流量は、第1の強誘電体膜22の厚さに依存する。第1の強誘電体膜22の厚さが120nm〜150nmのとき、酸素ガスの好適な流量は30sccm〜70sccmであり、第1の強誘電体膜22の厚さが90nm〜120nmのとき、酸素ガスの好適な流量は20sccm〜50sccmである。
第1の熱処理の温度は、PZTの結晶化温度である550℃以上にすることが好ましい。一方、第1の熱処理の温度が高すぎると、PZTの結晶粒が巨大化してしまい、強誘電体キャパシタの特性が悪くなる。具体的には、PZTの結晶粒が巨大化すると、反転電荷量(Qsw)が低下し、リーク電流が増加する。結晶粒の巨大化を抑制するために、第1の熱処理の温度は650℃以下にすることが好ましい。SBTや(Bi,La)4Ti3O12(BLT)の結晶化温度は、PZTの結晶化温度よりも高い。第1の強誘電体膜22にSBTやBLTを用いる場合には、第1の熱処理の温度を、600℃〜700℃とすることが好ましい。
第1の強誘電体膜22を有機金属化学気相成長(MOCVD)で形成すると、成膜直後の時点で既に結晶化しているため、結晶化のための熱処理は不要である。ただし、表面の炭素や有機物を除去するために、酸化雰囲気中で熱処理を行ってもよい。
図1Cに示すように、結晶化した第1の強誘電体膜22の上に、第2の強誘電体膜23を形成する。第1の強誘電体膜22と第2の強誘電体膜23とが、キャパシタ誘電体膜25を構成する。
第2の強誘電体膜23には、第1の強誘電体膜22と同一の強誘電体材料を用いることが好ましい。第2の強誘電体膜23の厚さは、例えば10nm〜30nmである。第2の強誘電体膜23の形成には、例えばRFスパッタリングが適用される。成膜温度は、100℃以下、例えば50℃にすることが好ましい。成膜直後の第2の強誘電体膜23は、非晶質である。
第2の強誘電体膜23の厚さは、第1の強誘電体膜22の厚さの40%以下にすることが好ましい。第2の強誘電体膜23が厚すぎると、強誘電体キャパシタの反転電荷量が小さくなるとともに、耐疲労特性も悪くなる。
図1Dに示すように、第2の強誘電体膜23の上に、第1の上部電極膜24を形成する。第1の上部電極膜24には、例えば酸化イリジウムが用いられ、その厚さは例えば50nmである。第1の上部電極膜24の形成には、例えばDCスパッタリングが適用される。スパッタリング条件として、室温程度の低温で成膜する低温成膜条件、及び基板を加熱して成膜する高温成膜条件のいずれかを採用することができる。
低温成膜条件では、成膜温度を60℃以下とする。Irターゲットを用い、Ar流量を100sccm、O2流量を54sccmとする。プラズマ発生用の電力を2kWとする。例えば、基板温度20℃、成膜時間9秒間の条件で成膜を行うと、厚さ約50nmのIrOx膜(0<x<2)が得られる。
高温成膜条件では、成膜温度を例えば300℃とする。Irターゲットを用い、Ar流量を140sccm、O2流量を60sccmとする。プラズマ発生用の電力を1kWとする。
図1Eに示すように、酸素ガスとArガスとを含む酸化雰囲気中で第2の熱処理を行う。この熱処理により、第2の強誘電体膜23が結晶化するとともに、第1の強誘電体膜22の結晶性が高まる。第1の強誘電体膜22及び第2の強誘電体膜23が結晶化することにより、キャパシタ誘電体膜25が形成される。
第2の熱処理時に、第1の上部電極膜24内のIr原子がキャパシタ誘電体膜25内に拡散する。図1Eでは、拡散したIr原子30を、模式的に示している。
図1Fに示すように、第1の上部電極膜24の上に、第2の上部電極膜26を形成する。第2の上部電極膜26には、例えば酸化イリジウムが用いられ、その厚さは例えば100nm〜300nmである。第2の上部電極膜26のIr組成比は、第1の上部電極膜24のIr組成比よりも高い。また、第2の上部電極膜26は、第1の上部電極膜24よりも厚い。
第2の上部電極膜26の形成には、例えばDCスパッタリングが適用される。一例として、Ar流量100sccm、O2流量100sccm、圧力0.8Pa、プラズマ発生用の電力1.0kWの条件で79秒間の成膜を行うと、厚さ200nmのIrOy膜(x<y≦2)が得られる。
実施例1では、図1Eに示した第2の熱処理時に、既に結晶化している第1の強誘電体膜22と第1の上部電極膜24との間に、非晶質の第2の強誘電体膜23が挿入されている。このため、第1の強誘電体膜22と第1の上部電極膜24とが直接接している場合に比べて、Irの拡散が抑制される。これにより、Irがキャパシタ誘電体膜25の結晶粒界に進入することによるリークパスの形成が抑制される。
第2の熱処理時には、第1及び第2の強誘電体膜22、23の上に、相対的に薄い第1の上部電極膜24のみが形成されており、相対的に厚い第2の上部電極膜26は形成されていない。このため、第2の熱処理時に、第1の上部電極膜24を通して第2の強誘電体膜23に酸素が供給され易い。これにより、第2の強誘電体膜23の酸素欠損を補償することができる。第2の熱処理時に、第2の強誘電体膜23に十分な酸素を供給するために、第1の上部電極膜24の厚さを10nm〜100nmとすることが好ましい。
第2の熱処理時の酸素流量が多すぎると、第1の上部電極膜24の表面に酸化イリジウムが異常成長し易くなる。逆に、酸素流量が少なすぎると、第1の上部電極膜24の酸素が減少し、欠陥が生じやすくなる。これらを考慮し、酸素流量は、10sccm〜100sccmとすることが好ましい。また、結晶化の面内均一性を高めるために、Ar流量は、1500sccm以上にすることが好ましい。
第2の上部電極膜26のIr組成比を、第1の上部電極膜24のIr組成比よりも高くして、化学量論的組成比の2に近づけると、第2の上部電極膜26が、水素に対する触媒作用を生じにくくなる。これにより、キャパシタ誘電体膜25が水素ラジカルによって還元される現象が生じにくくなる。
第1の上部電極膜24及び第2の上部電極膜26として、酸化イリジウムに代えて、Ru、Rh、Re、Os、またはPdの導電性酸化物、またはSrRuO3等の導電性酸化物を用いてもよい。また、導電性酸化物の膜の上に、貴金属膜を形成してもよい。
第2の熱処理の温度の好適な範囲については、後に図4〜図9Cを参照して詳しく説明する。
図2A〜図2Eを参照して、実施例2による強誘電体キャパシタの製造方法について説明する。
図2Aに示したように、基板20の上に、下部電極膜21を形成する。基板20及び下部電極膜21の構成は、実施例1の図1Aに示した基板20及び下部電極膜21の構成と同一である。下部電極膜21の上に、第1の強誘電体膜22を形成する。第1の強誘電体膜22は、実施例1の第1の強誘電体膜22と同じ方法で形成される。実施例2では、第1の強誘電体膜22の厚さを、例えば150nmとする。
図2Bに示すように、酸素ガスとArガスとを含む酸化雰囲気中において、第1の熱処理を行う。この熱処理により、第1の強誘電体膜22内において、下部電極膜21に接する面から上方に向かって結晶化が進む。第1の強誘電体膜22の上面まで結晶化が進む前に、第1の熱処理を終了する。これにより、第1の強誘電体膜22の下側の一部分に、結晶化した部分22Bが形成される。その上方には、非晶質の部分22Cが残る。
結晶化した部分22Bの厚さは、第1の熱処理の温度及び時間に依存する。例えば、565℃で3分間程度のRTAを行うことにより、第1の強誘電体膜22の下側の一部分のみを結晶化することができる。結晶化した部分22Bの厚さを、第1の強誘電体膜22の全厚さの90%以上とすることが好ましい。
第1の熱処理の温度を580℃よりも高くすると、結晶化した部分22Bの厚さを制御することが困難である。従って、第1の熱処理の温度は580℃以下にすることが好ましい。逆に、第1の熱処理の温度が低すぎると、結晶化した部分22Bの結晶粒の大きさのばらつきが大きくなり、粒界の欠陥も多くなる。粒界の欠陥にIrが充填されると、リークパスが形成されてしまう。従って、第1の熱処理の温度を540℃以上にすることが好ましい。
図2Cに示すように、第1の強誘電体膜22の非晶質の部分22Cの上に、第1の上部電極膜24を形成する。第1の上部電極膜24の形成方法は、実施例1の図1Dに示した第1の上部電極膜24の形成方法と同一である。
図2Dに示すように、酸素ガスとArガスとを含む酸化雰囲気中において、第2の熱処理を行う。第2の熱処理の条件は、実施例1の図1Eに示した第2の熱処理の条件と同一である。この熱処理により、第1の強誘電体膜22の全域が結晶化され、キャパシタ誘電体膜25が形成される。
図2Eに示すように、第1の上部電極膜24の上に、第2の上部電極膜26を形成する。第2の上部電極膜26の形成方法は、実施例1の図1Fに示した第2の上部電極膜26の形成方法と同一である。
実施例2においては、図2Bに示した非晶質の部分22Cが、実施例1の図1Cに示した非晶質の第2の強誘電体膜23と同等の役割を果たす。
図3A〜図3Oを参照して、実施例3による強誘電体メモリの製造方法について説明する。
図3Aに示すように、シリコン等の半導体基板50の表層部に素子分離絶縁膜51を形成する。素子分離絶縁膜51の形成には、シリコン局所酸化(LOCOS)法またはシャロートレンチアイソレーション(STI)法を適用することができる。素子分離絶縁膜51により画定された活性領域の表層部にp型不純物、例えばボロン(B)を注入することにより、p型ウェル52を形成する。
活性領域内に、NMOSトランジスタ55を形成する。一例として、1つの活性領域内に、2つのNMOSトランジスタ55が形成される。NMOSトランジスタ55は、ゲート絶縁膜55I、ゲート電極55G、ソース及びドレインとなる一対の不純物拡散領域55Dを含む。ゲート電極55Gの側面に、サイドウォールスペーサが形成されている。NMOSトランジスタ55は、公知の方法で形成される。ゲート電極55G、不純物拡散領域55Dの上面に、コバルトシリサイド等の金属シリサイド膜56を形成する。
半導体基板50の上に、酸窒化シリコン(SiON)等のカバー膜60を形成する。カバー膜60は、NMOSトランジスタ55を覆う。カバー膜60の厚さは例えば200nmである。カバー膜60の形成には、例えばプラズマCVDが適用される。
カバー膜60の上に、酸化シリコン等の層間絶縁膜61を形成する。層間絶縁膜61の形成には、例えばテトラエトキシシラン(TEOS)を用いたプラズマCVDが適用される。層間絶縁膜61の成膜後、化学機械研磨(CMP)を行うことにより、その表面を平坦化する。半導体基板10の表面から、平坦化後の層間絶縁膜61の表面までの高さは、例えば785nmである。
層間絶縁膜61及びカバー膜60にビアホールを形成する。ビアホールは、NMOSトランジスタ55の不純物拡散領域55Dに対応して配置される。ビアホールの直径は、例えば250nmである。
ビアホール内に、タングステン(W)等の導電プラグ63を充填する。なお、ビアホールの内面は、例えば厚さ30nmのTi膜と、厚さ20nmのTiN膜とがこの順番に積層された2層構造の密着膜で被覆される。
図3Bに示すように、層間絶縁膜61の上に、酸化防止膜65を形成する。酸化防止膜65は、例えば厚さ100nmのSiON膜と厚さ130nmの酸化シリコン膜との2層を含む。この酸化シリコン膜は、TEOSを用いたプラズマCVDにより形成される。酸化防止膜65は、導電プラグ63の酸化を防止する。酸化防止膜65を形成した後、窒素雰囲気中において、650℃で熱処理を行うことにより、酸化防止膜65の脱ガスを行う。
酸化防止膜65の上に、密着膜66を形成する。密着膜66には、例えばアルミナ(Al2O3)が用いられ、その厚さは、例えば約20nmである。密着膜66の形成後、酸素雰囲気中において、650℃の条件でRTAを行うことにより、密着膜66を酸化する。
密着膜66の上に、Pt等からなる厚さ約150nmの下部電極膜70を形成する。下部電極膜70の形成方法は、実施例1の図1Aに示した下部電極膜21の形成方法と同一である。下部電極膜70の上に、PZT等からなる第1の強誘電体膜71を形成する。第1の強誘電体膜71の形成方法は、実施例1の図1Aに示した第1の強誘電体膜22の形成方法と同一である。
図3Cに示すように、酸素ガス及びArガスを含む酸化雰囲気中で、第1の熱処理を行う。第1の熱処理の条件は、実施例1の図1Bに示した第1の熱処理の条件と同一である。第1の熱処理により、第1の強誘電体膜71が結晶化される。
図3Dに示すように、結晶化した第1の強誘電体膜71の上に、第2の強誘電体膜72を形成する。さらにその上に、第1の上部電極膜73を形成する。第2の強誘電体膜72及び第1の上部電極膜73の形成方法は、それぞれ実施例1の図1Cに示した第2の強誘電体膜23及び図1Dに示した第1の上部電極膜24の形成方法と同一である。
図3Eに示すように、酸素ガスとArガスとを含む酸化雰囲気中において、第2の熱処理を行う。第2の熱処理の条件は、実施例1の図1Eに示した第2の熱処理の条件と同一である。第2の熱処理により、第2の強誘電体膜72が結晶化される。
図3Fに示すように、第1の上部電極膜73の上に、第2の上部電極膜74を形成する。第2の上部電極膜74の形成方法は、実施例1の図1Fに示した第2の上部電極膜26の形成方法と同一である。第2の上部電極膜74を形成した後、半導体基板50の背面洗浄を行う。これにより、半導体基板50の背面に付着しているPZT等の強誘電体が除去される。
第2の上部電極膜74の上に、ハードマスク膜77を形成する。ハードマスク膜77には、例えばTiNが用いられ、その厚さは例えば34nmである。ハードマスク膜77の形成には、例えばTiターゲットを用いた反応性スパッタリングが適用される。成膜時の基板温度は、例えば200℃であり、Ar流量は50sccm、N2流量は90sccmである。ハードマスク膜77として、TiNに代えて、TaN、TiON、TiOx、TaOx、TiAlOx、TaAlOx、TiAlON、TaAlON、TiSiON、TaSiON、TiSiOx、TaSiOx、AlOx、ZrOx等を用いてもよい。
ハードマスク膜77の上に、レジストパターン78を形成する。レジストパターン78は、強誘電体キャパシタの上部電極となる領域を覆う。
図3Gに示すように、レジストパターン78をエッチングマスクとして、ハードマスク膜77、第2の上部電極膜74、及び第1の上部電極膜73をエッチングする。これにより、パターニングされた第2の上部電極膜74a及び第1の上部電極膜73aを含む上部電極76が残る。上部電極76の上には、パターニングされたハードマスク77aが残る。第1の上部電極膜73が除去された領域には、第2の強誘電体膜72が露出する。その後、レジストパターン78を除去し、さらに、ハードマスク77aを除去する。
図3Hに示すように、酸素ガスとArガスとを含む酸化雰囲気中において、熱処理を行う。熱処理温度は、例えば600℃〜700℃とし、熱処理時間は、例えば40分とする。この熱処理は、プロセス中に第1の強誘電体膜71及び第2の強誘電体膜72が受けたダメージを回復させる。この熱処理は、「回復アニール」と呼ばれる。
図3Iに示すように、第2の強誘電体膜72(図3H)の上に、上部電極76を覆うように、レジストパターン80を形成する。レジストパターン80をエッチングマスクとして、第2の強誘電体膜72(図3H)及び第1の強誘電体膜71(図3H)をエッチングする。これにより、パターニングされた第1の強誘電体膜71aと第2の強誘電体膜72aとを含むキャパシタ誘電体膜75が残る。第1の強誘電体膜71が除去された領域には、下部電極膜70が露出する。エッチング後、レジストパターン80を除去する。レジストパターン80を除去した後、酸素雰囲気中において、温度300℃〜650℃の条件で、30分間〜120分間の熱処理を行う。
図3Jに示すように、下部電極膜70、キャパシタ誘電体膜75、及び上部電極76を覆うように、第1の保護膜82を形成する。第1の保護膜82には、例えばアルミナが用いられ、その厚さは、例えば20nm〜50nmとする。第1の保護膜82の形成には、例えばスパッタリング、またはCVDが適用される。第1の保護膜82を形成した後、温度400℃〜600℃の条件で、30分間〜120分間、熱処理を行う。
第1の保護膜82の上に、レジストパターン84を形成する。レジストパターン84は、強誘電体キャパシタの下部電極に対応する領域を覆う。
図3Kに示すように、レジストパターン84をエッチングマスクとして、第1の保護膜82(図3J)、及び下部電極膜70(図3J)をエッチングする。パターニングされた第1の保護膜82a及び下部電極70aが残る。下部電極膜70が除去された領域には、密着膜66が露出する。下部電極70a、キャパシタ誘電体膜75、及び上部電極76を含む強誘電体キャパシタ85が得られる。パターニングされた第1の保護膜82aは、キャパシタ誘電体膜75及び上部電極76を覆う。
エッチング後、レジストパターン84を除去する。次いで、酸素雰囲気中において、温度300℃〜400℃の条件で、30分間〜120分間の熱処理を行う。
図3Lに示すように、第1の保護膜82a及び密着膜66を覆うように、第2の保護膜87を形成する。第2の保護膜87には、例えばアルミナが用いられ、その厚さは、例えば20nmとする。第2の保護膜87の形成には、例えばスパッタリング、CVD等が適用される。
第2の保護膜87を形成した後、酸素雰囲気中において、温度500℃〜700℃の条件で、30分間〜120分間の熱処理を行う。この熱処理により、キャパシタ誘電体膜75に酸素が供給され、強誘電体キャパシタ85の電気的特性が回復する。
図3Mに示すように、第2の保護膜87の上に、例えば厚さ1400nmの層間絶縁膜90を形成する。層間絶縁膜90の形成には、例えばTEOSを用いたプラズマCVDが適用される。層間絶縁膜90を形成した後、CMPを行うことにより、その表面を平坦化する。
表面の平坦化後、N2OガスまたはN2ガスのプラズマ雰囲気中において、温度350℃の条件で、2分間の熱処理を行う。熱処理の結果、層間絶縁膜90内の水分が除去されるとともに、層間絶縁膜90の膜質が変化して、膜中に水分が浸入し難くなる。また、この熱処理により、層間絶縁膜90の表面が窒化されて、SiON膜が形成される。
層間絶縁膜90の上に、第3の保護膜91を形成する。第3の保護膜91には、例えばアルミナが用いられ、その厚さは、例えば20nm〜50nmである。第3の保護膜91の形成には、例えばスパッタリング、またはCVDが適用される。
第3の保護膜91の上に、層間絶縁膜92を形成する。層間絶縁膜92は、例えばTEOSを用いたプラズマCVDにより形成される。層間絶縁膜92の厚さは、例えば300nmとする。
図3Nに示すように、強誘電体キャパシタ85の下部電極70aまで達するビアホール、及び上部電極76まで達するビアホールを形成する。これらのビアホールを形成した後、酸素雰囲気中において、温度400℃〜600℃の条件で、30分間〜120分間の熱処理を行う。この熱処理により、キャパシタ誘電体膜75に酸素が供給され、強誘電体キャパシタ85の電気的特性が回復する。なお、酸素雰囲気に代えて、オゾン雰囲気中で熱処理を行ってもよい。
次に、下層の導電プラグ63まで達するビアホールを形成する。これらのビアホールを形成した後、不活性ガス雰囲気中、または真空中において、脱ガスのための熱処理を行う。この熱処理後、ビアホールの内面にRFエッチングを施す。
これらのビアホール内に、導電プラグ95を充填する。以下、導電プラグ95の形成方法について説明する。
ビアホールの内面、及び層間絶縁膜92の表面を覆うように、TiNからなる厚さ50nm〜150nmのバリア膜を、Tiターゲットを用いた反応性スパッタリングにより形成する。TiN膜の形成は、例えば、Arガス流量50sccm、N2ガス流量90sccm、基板温度200℃の条件で行う。なお、バリア膜として、TiNに代えて、TaN、CrN、HfN、ZrN、TiAlN、TaAlN、TiSiN、TaSiN、CrAlN、HfAlN、ZrAlN、TiON、TaON、CrON、HfON、ZrON、TiAlON、TaAlON、CrAlON、HfAlON、ZrAlON、TiSiON、TaSiON、Ir、Ru、IrOx、RuOx、Ti/TiN、Ti/TaN、Ta/TiN、またはTa/TaNを用いてもよい。ここで、M1/M2は、導電材料M1からなる膜の上に、導電材料M2からなる膜を積層した構造を意味する。
ビアホール内が埋め尽くされるように、基板上に、タングステン(W)膜を、例えばCVDにより形成する。W膜の厚さは、例えば300nmとする。
層間絶縁膜92が露出するまで、バリア膜及びタングステン膜にCMPを施す。これにより、導電プラグ95が形成される。CMP後、アルゴンガスを用いて、表面のプラズマ洗浄を行う。プラズマ洗浄により、導電プラグ95の表面の自然酸化膜が除去される。
図3Oに示すように、層間絶縁膜92の上に、1層目の金属配線96を形成する。金属配線96は、例えば、厚さ50nmのTiN膜、厚さ550nmのAlCu合金膜、厚さ5nmのTi膜、及び厚さ50nmのTiN膜がこの順番に積層された積層構造を有する。強誘電体キャパシタ85の上部電極76と、NMOSトランジスタ55の一方の不純物拡散領域55Dとが、金属配線96を介して相互に接続される。
実施例3では、強誘電体キャパシタ85の積層構造が、図1A〜図1Fに示した実施例1による方法と同一の方法で形成される。従って、リーク電流を抑制することができる。なお、強誘電体キャパシタ85の形成方法として、図2A〜図2Eに示した実施例2による方法を適用してもよい。
次に、実施例4について説明する。実施例4では、実際に強誘電体キャパシタを作製し、実施例1の図1Eに示した第2の熱処理時の熱処理温度と、反転電荷量(Qsw)との関係を評価した。
以下、実施例4の評価用試料の作製条件について説明する。図1Aに示した下部電極膜21を形成した後、温度650℃の条件で、60秒間のRTAを行った。その後、酸素雰囲気中に6時間放置した。これにより、Ptの下部電極膜21の表面に、厚さ0.3nm〜0.5nmのPtO膜が形成された。図1Aに示した第1の強誘電体膜22及び図1Cに示した第2の強誘電体膜23には、Ca、Sr、及びLaを添加したPZTを用いた。第1の強誘電体膜22及び第2の強誘電体膜23の成膜温度は50℃とした。第1の強誘電体膜22の厚さは130nmとし、第2の強誘電体膜23の厚さは10nmとした。図1Bに示した第1の熱処理時の熱処理温度は600℃とした。
図1Dに示した第1の上部電極24の成膜条件は、下記の通りである。
・基板温度 20℃
・スパッタリングパワー 2kW
・成膜時間 9秒
・Ar流量 100sccm
・O2流量 55sccm
上述の条件で形成された第1の上部電極24の厚さは、約50nmであり、抵抗率は408μΩcm〜418μΩcm(平均413μΩcm)であった。なお、抵抗率は、ウエハ面内の複数箇所で測定した。
図1Eに示した第2の熱処理の温度を、722℃、732℃、742℃、752℃として複数の試料を作製した。これらの試料の、50×50μm2の大きさの強誘電体キャパシタの電気的特性を測定した。
図4、図5A、及び図5Bの横軸の一区画が1つの試料に対応する。試料ごとに、第2の熱処理の温度を単位「℃」で示している。一区画内の横方向の位置は、試料の面内の位置に対応する。図4の縦軸は、反転電荷量(Qsw)を、単位「×10−5C/cm2」で表す。図4の黒四角及び黒三角記号は、それぞれ印加電圧1.8V及び3.0Vの時の反転電荷量を示す。
図5A及び図5Bは、それぞれ上部電極を基準として下部電極に+5V及び−5Vを印加したときのリーク電流を示す。図5A及び図5Bの縦軸は、リーク電流を単位「A」で表す。
図4に示すように、第2の熱処理の温度が722℃〜752℃の範囲内で、反転電荷量に有意な差はみられない。ところが、図5A及び図5Bに示すように、第2の熱処理の温度を732℃以上にすると、リーク電流が大きくなり、その面内のばらつきも大きくなっている。これは、第2の熱処理の温度を高くすると、図1Eに示したキャパシタ誘電体膜25と第1の上部電極24との界面において、IrとPbとの相互拡散量が多くなり、これらの膜中の欠陥が多くなるためと考えられる。
この評価結果から、リーク電流の面内ばらつきを小さくするための第2の熱処理の温度の好適な範囲が、722℃以下であることがわかる。
次に、実施例5について説明する。実施例5では、第2の熱処理の温度を、725℃、722℃、712℃、705℃として評価用試料を作製した。なお、図1Dに示した第1の上部電極膜24の抵抗率は、395μΩcm〜408μΩcm(平均400μΩcm)であった。その他の作製条件は、実施例4の評価用試料の作製条件と同一である。
図6A及び図6Bは、50×50μm2の大きさの強誘電体キャパシタの電気的特性を測定した結果を示す。図6A及び図6Bの横軸の一区画が1つの試料に対応する。試料ごとに、第2の熱処理の温度を単位「℃」で示している。一区画内の横方向の位置は、試料の面内の位置に対応する。図6Aの縦軸は、反転電荷量(Qsw)を、単位「×10−5C/cm2」で表す。印加電圧は、3.0Vである。図6Bの縦軸は、リーク電流を、単位「A」で表す。図6Aの黒四角及び黒菱形記号は、それぞれ上部電極を基準として、下部電極に+5V及び−5Vを印加したときのリーク電流を示す。
図7A及び図7Bは、セルサイズ1.2×1.8μm2の強誘電体キャパシタの電気的特性を測定した結果を示す。図7A及び図7Bの横軸及び縦軸は、それぞれ図6A及び図6Bの横軸及び縦軸と同じ意味を持つ。
図7Aの黒四角及び黒三角記号は、それぞれ印加電圧1.8V及び3.0Vのときの反転電荷量を示す。図7Bの黒四角及び黒菱形記号は、それぞれ上部電極を基準として、下部電極に+5V及び−5Vを印加したときのリーク電流を示す。
第2の熱処理の温度を725℃にした試料の反転電荷量が、他の試料の反転電荷量よりもやや小さいことがわかる。この傾向は、図7Aにおいて、顕著である。
また、第2の熱処理の温度を712℃及び722℃にした試料のリーク電流の面内ばらつきは、第2の熱処理の温度を705℃、725℃にした試料のリーク電流の面内ばらつきよりも小さい。第2の熱処理の温度が725℃の場合には、第1の上部電極膜24内のIrと、キャパシタ誘電体膜25内のPbとの相互拡散量が多くなるため、リーク電流が増加していると考えられる。第2の熱処理の温度が705℃の場合には、キャパシタ誘電体膜25内に拡散したIrが、結晶粒界に留まっているため、リーク電流及びその面内ばらつきが大きくなっていると考えられる。
この評価結果から、リーク電流の面内ばらつきを小さくするための第2の熱処理の温度の好適な範囲が、712℃〜722℃であることがわかる。第2の熱処理の温度の好適な範囲は、図2A〜図2Eに示した実施例2による方法においても同一であると考えられる。
リーク電流の面内ばらつきが小さい試料においては、図1Eに示した状態において、キャパシタ誘電体膜25の全厚さのうち、下側の20%の厚さの部分には、Irが拡散していないと考えられる。このように、キャパシタ誘電体膜25の全厚さのうち、下側の20%の部分にIrが含まれないように、第2の熱処理の温度を制御することが好ましい。
また、実施例2の図2Dにおいても、同様に、キャパシタ誘電体膜25の全厚さのうち、下側の20%の部分にIrが含まれないように、第2の熱処理の温度を制御することが好ましい。
次に、実施例6について説明する。実施例6では、図1Dに示した第1の上部電極膜24の抵抗率、及び図1Eに示した第2の熱処理の温度を異ならせて複数の評価用試料を作製した。第1の上部電極膜24の抵抗率は、成膜時の基板温度により制御することができる。
図8A、図8B、及び図8Cは、それぞれ第1の上部電極膜の抵抗率が420.6μΩcm〜426.2μΩcm(平均422.6μΩcm)の複数の試料、395.6μΩcm〜408.7μΩcm(平均400.4μΩcm)の複数の試料、及び370.1μΩcm〜380.6μΩcm(平均376.5μΩcm)の複数の試料の測定結果を示す。図8A〜図8Cの横軸は、試料作製時の第2の熱処理の温度を単位「℃」で表し、縦軸は、リーク電流を単位「A」で表す。なお、リーク電流の測定は、上部電極を基準として下部電極に+5Vの電圧を印加した状態で行った。
第2の熱処理の温度を705℃とした試料、及び732℃とした試料においては、第1の上部電極膜の抵抗率がいずれの場合であっても、リーク電流の面内ばらつきが大きいことがわかる。また、第1の上部電極膜の抵抗率の平均が422.6μΩcmの場合、第2の熱処理の温度が705℃〜732℃の範囲内で、リーク電流の面内ばらつきが大きい。これに対し、第1の上部電極膜の抵抗率の平均が400.4μΩcm〜376.5μΩcmであり、第2の熱処理の温度が712℃〜722℃の場合、リーク電流の面内ばらつきが小さいことがわかる。
また、図4〜図5Bに示した試料においては、第1の上部電極膜の抵抗率の面内平均値を413μΩcmとした。この場合、第2の熱処理の温度を722℃にした試料のリーク電流の面内らばつきは、図8Aの試料に比べて小さく、図8Bの試料と同等である。図4〜図5B、及び図8A〜図8Cの評価結果からわかるように、リーク電流の面内ばらつきを小さくするために、第1の上部電極膜の抵抗率の面内の平均値を、413μΩcm〜376μΩcmの範囲内とすることが好ましい。さらに、第2の熱処理の温度を712℃〜722℃の範囲内にすることが好ましい。
図9A、図9B、及び図9Cに、それぞれ図8A、図8B、及び図8Cの各試料の反転電荷量の測定結果を示す。縦軸は、反転電荷量を範囲「×10−5C/cm2」で表す。
第1の上部電極膜の抵抗率の平均が400.4μΩcm、及び376.5μΩcmの試料では、第2の熱処理の温度を705℃〜732℃の範囲内で変化させても、反転電荷量に有意な差は見られない。第1の上部電極膜の抵抗率の平均値が422.6μΩcmの試料では、第2の熱処理の温度を705℃にすると、反転電荷量が小さくなり、その面内ばらつきも大きくなる。
リーク電流の面内ばらつきを小さくするという観点から得られた第1の上部電極膜の抵抗率及び第2の熱処理の温度の好適な範囲内においては、反転電荷量の面内ばらつきも小さくなる。
次に、実施例7について説明する。実施例7では、図1Dに示した第1の上部電極膜24の抵抗率の異なる複数の評価用試料を作製し、その電気的特性を評価した。第1の上部電極膜の抵抗率以外の製造条件は、実施例5の評価用試料の製造条件と同じである。なお、第2の熱処理の温度は、720℃とした。
図10A及び図10Bの横軸の一区画が1つの試料に対応する。試料ごとに、第1の上部電極膜の抵抗率の数値範囲を示している。図10Aは、セルサイズ1.2×1.8μm2の強誘電体キャパシタの、3V印加時の反転電荷量を、単位「×10−5C/cm2」で示す。図10Bは、50×50μm2の大きさの強誘電体キャパシタのリーク電流を、単位「A」で示す。なお、リーク電流は、上部電極を基準として、下部電極に+5Vの電圧を印加した状態で測定した。
第1の上部電極膜の抵抗率が340μΩcm〜355μΩcm(平均347μΩcm)の試料の反転電荷量が、他の試料の反転電荷量に比べて小さく、リーク電流の面内ばらつきが大きいことがわかる。この評価結果から、第1の上部電極膜の抵抗率を、355μΩcm〜418μΩcmの範囲内にすることが好ましいと考えられる。
次に、実施例8について説明する。実施例4〜実施例7の評価用試料は、図1Dに示した第1の上部電極膜24の成膜温度を、約20℃とした。実施例8で作製した評価用試料では、第1の上部電極膜の成膜温度を300℃とした。その他の製造条件は、実施例7の評価用試料の製造条件と同一である。
図11A及び図11Bの横軸の一区画が1つの試料に対応する。試料ごとに、第1の上部電極膜の抵抗率の数値範囲を示している。図11Aは、セルサイズ1.2×1.8μm2の強誘電体キャパシタの、3V印加時の反転電荷量を、単位「×10−5C/cm2」で示す。図11Bは、50×50μm2の大きさの強誘電体キャパシタのリーク電流を、単位「A」で示す。なお、リーク電流は、上部電極を基準として、下部電極に+5Vの電圧を印加した状態で測定した。
第1の上部電極膜の抵抗率が、200μΩcm〜240μΩcmの範囲内のとき、大きな反転電荷量が得られ、リーク電流、及びその面内ばらつきが小さくなることがわかる。なお、第1の上部電極膜24の成膜温度を250℃よりも低くすると、第1の上部電極膜24の結晶化が不完全になる。このため、その後の熱処理によって、第1の上部電極膜24の膜質が大きく変化してしまう。第1の上部電極膜24の成膜温度は、250℃以上にすることが好ましい。また、成膜温度は、350℃以下にすることが好ましい。成膜温度が350度よりも高くなると、IrOxが異常酸化してしまい、IrOxの結晶性も不均一となり、形成したキャパシタの電気的特性が悪くなる。
なお、実施例4〜実施例7のように、第1の上部電極膜24を約20℃の室温で成膜する場合には、第1の上部電極膜24が非晶質状態になるため、結晶化が不完全であるときの上述の問題は生じない。
実施例4〜実施例8で作製した評価用試料では、第1の上部電極24に酸化イリジウムを用いたが、酸化ルテニウムを用いる場合でも、第2の熱処理の温度の好適な範囲は実質的に、実施例4〜実施例8の評価結果と同一と考えることができる。また、実施例4〜実施例8で作製した評価用試料では、キャパシタ誘電体膜25に、Ca、Sr、Laを含むPZTを用いたが、PZTをベースとし、Ca、Sr、La、Nb、Ta、Ir、Wを含む強誘電体材料を用いる場合にも、第2の熱処理の温度の好適な範囲は、実質的に、実施例4〜実施例8の評価結果と同一と考えることができる。
図12A〜図12Oを参照して、実施例9による強誘電体メモリの製造方法について説明する。
図12Aに示すように、n型またはp型のシリコンからなる半導体基板100の表層部に、素子分離絶縁膜101、p型ウェル102、NMOSトランジスタ105を形成する。これらの形成方法は、実施例3の図3Aに示した素子分離絶縁膜51、p型ウェル52、及びNMOSトランジスタ55の形成方法と同一である。NMOSトランジスタ105のソース及びドレインとなる不純物拡散領域、及びゲート電極の上に、金属シリサイド膜106を形成する。
NMOSトランジスタ105を覆うように、半導体基板100の上に、例えばSiONからなる厚さ200nmのカバー膜110を形成する。カバー膜110の上に、TEOSを用いたプラズマCVDにより、層間絶縁膜111を形成する。層間絶縁膜111の形成後、CMPを行い、その表面を平坦化する。平坦化後、半導体基板100の平坦面上における層間絶縁膜111の厚さは、約700nmである。
カバー膜110及び層間絶縁膜111にビアホールを形成する。ビアホール内に、主としてタングステンからなる導電プラグ112を充填する。導電プラグ112は、NMOSトランジスタ105の不純物拡散領域上の金属シリサイド膜106に接続される。なお、導電プラグ112は、Ti膜及びTiN膜等の密着膜を含む。
図12Bに示すように、層間絶縁膜111の上に、例えばSiONからなる厚さ130nmの酸化防止膜115を形成する。酸化防止膜115の形成には、例えばプラズマCVDが適用される。なお、酸化防止膜115に、窒化シリコン(SiN)やアルミナ(Al2O3)を用いてもよい。
酸化防止膜115の上に、TEOSを用いたプラズマCVDにより、例えば厚さ300nmの層間絶縁膜116を形成する。
図12Cに示すように、層間絶縁膜116及び酸化防止膜115に、ビアホール116Aを形成する。ビアホール116Aは、NMOSトランジスタ105の不純物拡散領域のうち、強誘電体キャパシタに接続される方の不純物拡散領域上の導電プラグ112に対応して配置される。
ビアホール116内に、主としてタングステンからなる導電プラグ117を充填する。なお、導電プラグ117は、Ti膜とTiN膜との積層構造を有する密着膜を含む。導電プラグ117を形成するときのCMP時に、オーバ研磨を行うことにより、導電プラグ117の上面が、層間絶縁膜116の上面よりも、20nm〜50nm程度低くなる。さらに、導電プラグ117の周囲の層間絶縁膜116の上面も、他の領域の上面より低くなる。
層間絶縁膜116の表面を、アンモニア(NH3)プラズマで処理し、層間絶縁膜116の表面の酸素原子にアミノ基を結合させる。アンモニアプラズマ処理は、例えば、処理対象基板から約9mm離れた位置に対向電極が配置された平行平板型のプラズマ処理装置を用いて行う。処理対象基板側の電極に、13.56MHzの高周波電力を印加し、対向電極に350kHzの高周波を印加する。このプラズマ処理は、例えば、圧力266Pa(2Torr)、基板温度400℃、アンモニアガス流量350sccm、処理基板側の電極への印加電力100W、対向電極への印加電力55Wの条件で、約60秒間行う。
図12Dに示すように、層間絶縁膜116の上に、下地導電膜120を形成する。以下、下地導電膜120の形成方法について説明する。
まず、層間絶縁膜116の上に、スパッタリングにより厚さ100nm〜300nmのTi膜を形成する。層間絶縁膜116の表面の酸素原子にアミノ基が結合しているため、堆積したTi原子は、酸素原子に捕獲されることなく、層間絶縁膜116の表面を自由に移動する。その結果、(002)配向するように自己組織化されたTi膜が得られる。窒素雰囲気中で、温度650℃の条件で60秒間のRTAを行うことにより、Ti膜を窒化して(111)配向したTiN膜を形成する。
TiN膜にCMPを施し、その表面を平坦化する。平坦化後のTiN膜の厚さは、平坦面上において、50nm〜100nmとする。平坦化後のTiN膜をアンモニアプラズマに晒すことにより、CMPによって生じた結晶の歪を回復させる。これにより、TiNからなる下地導電膜120が得られる。下地導電膜120として、TiNに代えて、タングステン、シリコン、銅等を用いてもよい。
図12Eに示すように、下地導電膜120の上に、スパッタリングにより、厚さ20nmのTi膜を形成する。このTi膜を、窒素雰囲気中で、温度650℃の条件で60秒間のRTAを行い、(111)配向したTiNからなる密着膜121を形成する。密着膜121として、TiNに代えて、Ir、Pt等の貴金属を用いてもよい。
密着膜121の上に、TiAlN膜とIr膜との2層構造を有する下部電極膜122を形成する。TiAlN膜は、TiAl合金ターゲットを用いた反応性スパッタリングにより形成され、その厚さは例えば100nmである。Ir膜は、スパッタリングにより形成され、その厚さは例えば100nmである。
図12Fに示すように、下部電極膜122の上に、キャパシタ誘電体膜125、第1の上部電極膜126、及び第2の上部電極膜127を形成する。これらの膜の形成には、実施例1または実施例2によるキャパシタ誘電体膜25、第1の上部電極膜24及び第2の上部電極膜26の形成方法が適用される。
図12Gに示すように、第2の上部電極膜127の上に、Irからなる厚さ100nmの水素バリア膜130を形成する。水素バリア膜130の形成には、例えばスパッタリングが適用される。なお、水素バリア膜130として、Irに代えてPtやSrRuO3を用いてもよい。水素バリア膜130を形成した後、半導体基板100の背面洗浄を行う。
図12Hに示すように、水素バリア膜130の上に、TiN膜131と酸化シリコン膜132との2層構造を有するマスクパターン135を形成する。マスクパターン135は、強誘電体キャパシタを配置する領域を覆う。TiN膜131の形成には、例えばスパッタリングが適用される。TiN膜131に代えて、TiAlN膜、TaAlN膜、TaN膜を用いてもよい。酸化シリコン膜132は、例えばTEOSを用いたプラズマCVDにより形成される。
図12Iに示すように、マスクパターン135をエッチングマスクとして、水素バリア膜130から、下部電極膜122までエッチングする。これにより、下部電極膜122、キャパシタ誘電体膜125、第1及び第2の上部電極膜126、127を含む強誘電体キャパシタ140が形成される。マスクパターン135で覆われていなかった領域には、密着膜121が露出する。
図12Jに示すように、酸化シリコン膜132(図12I)を除去する。これにより、TiN膜131が露出する。
図12Kに示すように、強誘電体キャパシタ140が形成されていない領域の密着膜121及び下地導電膜120を、ドライエッチングにより除去する。このとき、強誘電体キャパシタ140の上に残っていたTiN膜131(図12J)も除去される。このドライエッチングには、ダウンフロー型プラズマエッチング装置を用いる。エッチングガスとして、例えば、CF4ガスとO2ガスとの混合ガスを用い、基板温度を200℃とする。強誘電体キャパシタ140が形成されていない領域に、層間絶縁膜116が露出する。
図12Lに示すように、層間絶縁膜116の上に、強誘電体キャパシタ140を覆うように、アルミナからなる厚さ20nmの第1の保護膜145を、スパッタリングにより形成する。なお、第1の保護膜145の形成に、MOCVDを適用してもよい。MOCVDを適用する場合には、第1の保護膜145の厚さを2nm〜5nmとする。
第1の保護膜145を形成した状態で、酸化雰囲気中において、キャパシタ誘電体膜125の回復アニールを行う。回復アニールの温度は、例えば550℃〜700℃とする。
回復アニール後、第1の保護膜145の上に、アルミナからなる厚さ約38nmの第2の保護膜146を、CVDにより形成する。第1の保護膜145及び第2の保護膜146は、水素や水分等の還元性物質の透過を防止することにより、キャパシタ誘電体膜125が還元されることを防止する。第1の保護膜145及び第2の保護膜146として、アルミナに代えて、酸化チタン、酸化タンタル、酸化ジルコニウム、窒化アルミニウム、窒化タンタル、酸窒化アルミニウム等を用いてもよい。
第2の保護膜146の上に、TEOSを用いたプラズマCVDにより、酸化シリコン膜を形成する。この酸化シリコン膜の表面をCMPで平坦化することにより、層間絶縁膜147を得る。N2OガスまたはN2ガスのプラズマ雰囲気中で熱処理を行うことにより、層間絶縁膜147内の水分を除去する。
図12Mに示すように、層間絶縁膜147の上に、アルミナからなる厚さ20nm〜100nmのバリア膜150を形成する。バリア膜150の形成には、スパッタリング、CVD等が適用される。
バリア膜150の上に、酸化シリコンからなる厚さ800nm〜1000nmの層間絶縁膜151を形成する。層間絶縁膜151の形成には、例えばTEOSを用いたプラズマCVDが適用される。
図12Nに示すように、強誘電体キャパシタ140上の水素バリア膜130に接続される導電プラグ155、及び下層の導電プラグ112に接続される導電プラグ156を形成する。以下、導電プラグ155、156の形成方法について説明する。
まず、導電プラグ155を収容するためのビアホールを形成する。このビアホールの底面に、水素バリア膜130が露出する。酸素雰囲気中において、温度450℃の条件で熱処理を行う。この熱処理により、キャパシタ誘電体膜125内の酸素欠損が回復する。
次に、導電プラグ156を収容するためのビアホールを形成する。このビアホールの形成後、不活性ガス雰囲気、または真空中で熱処理を行う。この熱処理により、層間絶縁膜147、151内の水分が除去される。熱処理後、ビアホールの内面に対してRFエッチングを施す。
ビアホールの内面をバリア膜で覆った後、ビアホール内に導電プラグ155、156を充填する。導電プラグ155、156の形成方法は、実施例3の図3Nに示した導電プラグ95の形成方法と同一である。
図12Oに示すように、層間絶縁膜151の上に、金属配線160を形成する。金属配線160の形成方法は、実施例3の図3Oに示した金属配線96の形成方法と同一である。
実施例9のように、スタック型の強誘電体メモリに、実施例1及び実施例2の強誘電体キャパシタの製造方法を適用することにより、強誘電体キャパシタの反転電荷量及びリーク電流の面内ばらつきを小さくすることができる。
以上の実施例1〜実施例9を含む実施形態に関し、更に以下の付記を開示する。
(付記1) 基板の上に、導電性の下部電極膜を形成する工程と、
前記下部電極膜の上に、前記下部電極側の一部分が結晶化され、表層部はアモルファス状態である強誘電体材料からなるキャパシタ誘電体膜を形成する工程と、
前記キャパシタ誘電体膜の上に、導電性の第1の上部電極膜を形成する工程と、
前記第1の上部電極膜を形成した後、722℃以下の温度で熱処理を行って、前記キャパシタ誘電体膜のアモルファス状態の部分を結晶化させる工程と、
結晶化させた後、前記第1の上部電極膜の上に、該第1の上部電極膜よりも厚い導電性の第2の上部電極膜を形成する工程と
を有する強誘電体キャパシタの製造方法。
(付記2) 前記キャパシタ誘電体膜のアモルファス状態の部分を結晶化させる熱処理の温度が712℃以上である付記1に記載の強誘電体キャパシタの製造方法。
(付記3) 前記キャパシタ誘電体膜に、Pb、Zr、及びTiを含む酸化物強誘電体材料が用いられ、前記第1の上部電極膜がIrを含む付記1または2に記載の強誘電体キャパシタの製造方法。
(付記4) 前記キャパシタ誘電体膜を形成する工程が、
前記下部電極膜の上に、強誘電体材料からなる第1の強誘電体膜を形成する工程と、
熱処理を行うことにより、前記第1の強誘電体膜を結晶化させる工程と、
結晶化した前記第1の強誘電体膜の上に、アモルファス状態の強誘電体材料からなる第2の強誘電体膜を形成する工程と
を含む、付記1乃至3のいずれか1項に記載の強誘電体キャパシタの製造方法。
(付記5) 前記第1の強誘電体膜を結晶化させるための熱処理を、550℃〜650℃の範囲内で行う付記4に記載の強誘電体キャパシタの製造方法。
(付記6) 前記キャパシタ誘電体膜を形成する工程が、
前記下部電極膜の上に、強誘電体材料からなる第1の強誘電体膜を形成する工程と、
熱処理を行うことにより、前記第1の強誘電体膜内において、前記下部電極膜に接する面から上方に向かって結晶化を進め、結晶化された領域が前記第1の強誘電体膜の上面に到達する前に熱処理を終了させる工程と
を含む付記1乃至3のいずれか1項に記載の強誘電体キャパシタの製造方法。
(付記7) 前記第1の強誘電体膜内で結晶化を進めるための熱処理を、540℃〜580℃の範囲内で行う付記6に記載の強誘電体キャパシタの製造方法。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。