JP2015149354A - 半導体装置及びその製造方法 - Google Patents
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Abstract
Description
先ず、第1の実施形態について説明する。図2は、第1の実施形態に係る半導体装置の構成を示す図である。
次に、第2の実施形態について説明する。第2の実施形態は強誘電体メモリの一例である。図3Aは、第2の実施形態に係る半導体装置の構成を示す回路図であり、図3Bは、第2の実施形態に係る半導体装置の構成を示す断面図である。
下部電極、容量絶縁膜、及び上部電極を有する複数の強誘電体キャパシタと、
それぞれが前記複数の強誘電体キャパシタに接続された複数のスイッチング素子と、
それぞれが前記複数のスイッチング素子のうちのいずれか2以上のオン/オフを切り替える複数のワード線と、
それぞれが前記複数のスイッチング素子のうちのいずれか2以上に接続された複数のビット線と、
前記複数の強誘電体キャパシタから選択された複数の強誘電体キャパシタに接続され、前記選択された複数の強誘電体キャパシタ及びこれら選択された強誘電体キャパシタの間の領域を前記上部電極の上方から覆うプレート線と、
を有することを特徴とする半導体装置。
前記選択された複数の強誘電体キャパシタには、互いに異なるワード線によりオン/オフが切り替えられる2以上のスイッチング素子に接続された強誘電体キャパシタが含まれ、互いに異なるビット線に接続された2以上のスイッチング素子に接続された強誘電体キャパシタが含まれることを特徴とする付記1に記載の半導体装置。
前記プレート線の材料の前記容量絶縁膜を還元する物質を活性化する触媒作用は、前記上部電極の材料の前記容量絶縁膜を還元する物質を活性化する触媒作用よりも低いことを特徴とする付記1又は2に記載の半導体装置。
前記プレート線の材料は、アルミニウム、銅、タングステン、チタン、及び窒化チタンからなる群から選択された一種以上を含むことを特徴とする付記3に記載の半導体装置。
前記上部電極の材料は、イリジウム、白金、及びストロンチウムからなる群から選択された一種以上を含むことを特徴とする付記3又は4に記載の半導体装置。
前記上部電極よりも上方に位置する複数の配線層を有し、
前記プレート線は、前記複数の配線層のうちで最も下方のものに含まれることを特徴とする付記1乃至5のいずれか1項に記載の半導体装置。
前記上部電極と前記プレート線との間の層間絶縁膜を有し、
前記上部電極と前記プレート線とは、前記層間絶縁膜に形成された開口部を通じて電気的に接続されていることを特徴とする付記1乃至6のいずれか1項に記載の半導体装置。
前記ビット線は、前記強誘電体キャパシタよりも下方にあることを特徴とする付記1乃至7のいずれか1項に記載の半導体装置。
前記強誘電体キャパシタを直接覆う保護膜を有することを特徴とする付記1乃至8のいずれか1項に記載の半導体装置。
下部電極、容量絶縁膜、及び上部電極を有する複数の強誘電体キャパシタを形成する工程と、
それぞれが前記複数の強誘電体キャパシタに接続される複数のスイッチング素子を形成する工程と、
それぞれが前記複数のスイッチング素子のうちのいずれか2以上のオン/オフを切り替える複数のワード線を形成する工程と、
それぞれが前記複数のスイッチング素子のうちのいずれか2以上に接続される複数のビット線を形成する工程と、
前記複数の強誘電体キャパシタから選択された複数の強誘電体キャパシタに接続され、前記選択された複数の強誘電体キャパシタ及びこれら選択された強誘電体キャパシタの間の領域を前記上部電極の上方から覆うプレート線を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
前記選択された複数の強誘電体キャパシタには、互いに異なるワード線によりオン/オフが切り替えられる2以上のスイッチング素子に接続された強誘電体キャパシタが含まれ、互いに異なるビット線に接続された2以上のスイッチング素子に接続された強誘電体キャパシタが含まれることを特徴とする付記10に記載の半導体装置の製造方法。
前記プレート線の材料の前記容量絶縁膜を還元する物質を活性化する触媒作用は、前記上部電極の材料の前記容量絶縁膜を還元する物質を活性化する触媒作用よりも低いことを特徴とする付記10又は11に記載の半導体装置の製造方法。
前記プレート線の材料は、アルミニウム、銅、タングステン、チタン、及び窒化チタンからなる群から選択された一種以上を含むことを特徴とする付記12に記載の半導体装置の製造方法。
前記上部電極の材料は、イリジウム、白金、及びストロンチウムからなる群から選択された一種以上を含むことを特徴とする付記12又は13に記載の半導体装置の製造方法。
前記上部電極よりも上方に複数の配線層を形成し、
前記プレート線は、前記複数の配線層のうちで最も下方のものに含ませることを特徴とする付記10乃至14のいずれか1項に記載の半導体装置の製造方法。
前記上部電極と前記プレート線との間に層間絶縁膜を形成する工程を有し、
前記上部電極と前記プレート線とを、前記層間絶縁膜に形成された開口部を通じて電気的に接続することを特徴とする付記10乃至15のいずれか1項に記載の半導体装置の製造方法。
前記ビット線を、前記強誘電体キャパシタよりも下方に形成することを特徴とする付記10乃至16のいずれか1項に記載の半導体装置の製造方法。
前記強誘電体キャパシタを直接覆う保護膜を形成する工程を有することを特徴とする付記10乃至17のいずれか1項に記載の半導体装置の製造方法。
102、202:スイッチング素子
103、203:ワード線
104、204:ビット線
105、205:プレート線
Claims (14)
- 下部電極、容量絶縁膜、及び上部電極を有する複数の強誘電体キャパシタと、
それぞれが前記複数の強誘電体キャパシタに接続された複数のスイッチング素子と、
それぞれが前記複数のスイッチング素子のうちのいずれか2以上のオン/オフを切り替える複数のワード線と、
それぞれが前記複数のスイッチング素子のうちのいずれか2以上に接続された複数のビット線と、
前記複数の強誘電体キャパシタから選択された複数の強誘電体キャパシタに接続され、前記選択された複数の強誘電体キャパシタ及びこれら選択された強誘電体キャパシタの間の領域を前記上部電極の上方から覆うプレート線と、
を有することを特徴とする半導体装置。 - 前記選択された複数の強誘電体キャパシタには、互いに異なるワード線によりオン/オフが切り替えられる2以上のスイッチング素子に接続された強誘電体キャパシタが含まれ、互いに異なるビット線に接続された2以上のスイッチング素子に接続された強誘電体キャパシタが含まれることを特徴とする請求項1に記載の半導体装置。
- 前記プレート線の材料の前記容量絶縁膜を還元する物質を活性化する触媒作用は、前記上部電極の材料の前記容量絶縁膜を還元する物質を活性化する触媒作用よりも低いことを特徴とする請求項1又は2に記載の半導体装置。
- 前記プレート線の材料は、アルミニウム、銅、タングステン、チタン、及び窒化チタンからなる群から選択された一種以上を含むことを特徴とする請求項3に記載の半導体装置。
- 前記上部電極の材料は、イリジウム、白金、及びストロンチウムからなる群から選択された一種以上を含むことを特徴とする請求項3又は4に記載の半導体装置。
- 前記上部電極よりも上方に位置する複数の配線層を有し、
前記プレート線は、前記複数の配線層のうちで最も下方のものに含まれることを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置。 - 前記上部電極と前記プレート線との間の層間絶縁膜を有し、
前記上部電極と前記プレート線とは、前記層間絶縁膜に形成された開口部を通じて電気的に接続されていることを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置。 - 下部電極、容量絶縁膜、及び上部電極を有する複数の強誘電体キャパシタを形成する工程と、
それぞれが前記複数の強誘電体キャパシタに接続される複数のスイッチング素子を形成する工程と、
それぞれが前記複数のスイッチング素子のうちのいずれか2以上のオン/オフを切り替える複数のワード線を形成する工程と、
それぞれが前記複数のスイッチング素子のうちのいずれか2以上に接続される複数のビット線を形成する工程と、
前記複数の強誘電体キャパシタから選択された複数の強誘電体キャパシタに接続され、前記選択された複数の強誘電体キャパシタ及びこれら選択された強誘電体キャパシタの間の領域を前記上部電極の上方から覆うプレート線を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記選択された複数の強誘電体キャパシタには、互いに異なるワード線によりオン/オフが切り替えられる2以上のスイッチング素子に接続された強誘電体キャパシタが含まれ、互いに異なるビット線に接続された2以上のスイッチング素子に接続された強誘電体キャパシタが含まれることを特徴とする請求項8に記載の半導体装置の製造方法。
- 前記プレート線の材料の前記容量絶縁膜を還元する物質を活性化する触媒作用は、前記上部電極の材料の前記容量絶縁膜を還元する物質を活性化する触媒作用よりも低いことを特徴とする請求項8又は9に記載の半導体装置の製造方法。
- 前記プレート線の材料は、アルミニウム、銅、タングステン、チタン、及び窒化チタンからなる群から選択された一種以上を含むことを特徴とする請求項10に記載の半導体装置の製造方法。
- 前記上部電極の材料は、イリジウム、白金、及びストロンチウムからなる群から選択された一種以上を含むことを特徴とする請求項10又は11に記載の半導体装置の製造方法。
- 前記上部電極よりも上方に複数の配線層を形成し、
前記プレート線は、前記複数の配線層のうちで最も下方のものに含ませることを特徴とする請求項8乃至12のいずれか1項に記載の半導体装置の製造方法。 - 前記上部電極と前記プレート線との間に層間絶縁膜を形成する工程を有し、
前記上部電極と前記プレート線とを、前記層間絶縁膜に形成された開口部を通じて電気的に接続することを特徴とする請求項8乃至13のいずれか1項に記載の半導体装置の製造方法。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018133477A (ja) * | 2017-02-16 | 2018-08-23 | 株式会社日立国際電気 | 半導体装置の製造方法、基板処理装置およびプログラム |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9698200B2 (en) * | 2015-10-08 | 2017-07-04 | Globalfoundries Singapore Pte. Ltd. | Magnetism-controllable dummy structures in memory device |
CN108281423B (zh) * | 2016-12-30 | 2020-11-10 | 联华电子股份有限公司 | 制作半导体元件的方法 |
US10679688B2 (en) * | 2018-04-16 | 2020-06-09 | Samsung Electronics Co., Ltd. | Ferroelectric-based memory cell usable in on-logic chip memory |
US11839087B2 (en) * | 2019-09-20 | 2023-12-05 | Wuxi Petabyte Technologies Co., Ltd. | Ferroelectric memory devices with reduced edge defects and methods for forming the same |
US11527542B2 (en) | 2019-12-30 | 2022-12-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | System-on-chip with ferroelectric random access memory and tunable capacitor |
DE102020119304B4 (de) | 2019-12-30 | 2023-05-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | System-on-chip mit ferroelektrischem direktzugriffsspeicher und abstimmbarem kondensator und verfahren zu deren herstellung |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001135799A (ja) * | 1999-11-08 | 2001-05-18 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2003324186A (ja) * | 2002-04-26 | 2003-11-14 | Oki Electric Ind Co Ltd | 強誘電体メモリの製造方法及び強誘電体メモリ |
US20040169202A1 (en) * | 2003-02-28 | 2004-09-02 | Hyun-Yul Kang | Ferroelectric memory devices having an expanded plate electrode and methods for fabricating the same |
WO2006129366A1 (ja) * | 2005-06-02 | 2006-12-07 | Fujitsu Limited | 半導体装置及びその製造方法 |
WO2008111188A1 (ja) * | 2007-03-14 | 2008-09-18 | Fujitsu Microelectronics Limited | 半導体装置及びその製造方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2898686B2 (ja) | 1990-03-06 | 1999-06-02 | 株式会社日立製作所 | 半導体記憶装置およびその製造方法 |
KR100481853B1 (ko) * | 2002-07-26 | 2005-04-11 | 삼성전자주식회사 | 확장된 플레이트 라인을 갖는 강유전체 메모리소자 및 그제조방법 |
KR100496887B1 (ko) | 2003-03-05 | 2005-06-23 | 삼성전자주식회사 | 강유전체 기억 소자 및 그 제조 방법 |
CN100559592C (zh) * | 2003-04-15 | 2009-11-11 | 富士通微电子株式会社 | 半导体器件的制造方法 |
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001135799A (ja) * | 1999-11-08 | 2001-05-18 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2003324186A (ja) * | 2002-04-26 | 2003-11-14 | Oki Electric Ind Co Ltd | 強誘電体メモリの製造方法及び強誘電体メモリ |
US20040169202A1 (en) * | 2003-02-28 | 2004-09-02 | Hyun-Yul Kang | Ferroelectric memory devices having an expanded plate electrode and methods for fabricating the same |
WO2006129366A1 (ja) * | 2005-06-02 | 2006-12-07 | Fujitsu Limited | 半導体装置及びその製造方法 |
WO2008111188A1 (ja) * | 2007-03-14 | 2008-09-18 | Fujitsu Microelectronics Limited | 半導体装置及びその製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018133477A (ja) * | 2017-02-16 | 2018-08-23 | 株式会社日立国際電気 | 半導体装置の製造方法、基板処理装置およびプログラム |
Also Published As
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