JP2010278059A

JP2010278059A - 半導体装置の製造方法

Info

Publication number: JP2010278059A
Application number: JP2009126583A
Authority: JP
Inventors: Toshiyuki Washiashi; 俊行鷲足
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2009-05-26
Filing date: 2009-05-26
Publication date: 2010-12-09

Abstract

【課題】良好な特性の半導体装置を良好な歩留りで製造可能な方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、ウエハー１０Ａのチップ領域Ａ１とベベル領域Ａ３とにメタル膜４１ｂ、４２ｂ、５１を形成する工程と、チップ領域Ａ１以外の領域に形成され、且つ、少なくともベベル領域Ａ３に形成されたメタル膜５１を除去する工程と、除去する工程の後に、チップ領域Ａ１に形成されたメタル膜４２ｂの上方に強誘電体キャパシタを形成する工程と、を含む。強誘電体キャパシタを形成する工程中において、または、強誘電体キャパシタを形成する工程の後において、酸素雰囲気で熱処理する工程を備える。
【選択図】図４

Description

本発明は、半導体装置の製造方法に関する。

従来から、強誘電体材料の自発分極を利用した強誘電体キャパシタが知られている。強誘電体キャパシタを用いると、低電圧動作及び高速動作が可能な不揮発メモリー素子を構成することができる。１つのメモリーセルは、端的には１つのトランジスターと１つの強誘電体キャパシタにより構成される。したがって、メモリー素子をＤＲＡＭと同程度に高集積することが可能であり、大容量のメモリー装置を構成することもできる。

スタック型の強誘電体キャパシタを形成する方法としては、例えば以下のような方法がある。シリコンウエハーのチップ領域の表層にトランジスターを形成し、トランジスターを覆って下地絶縁膜を形成する。そして、下地絶縁膜にコンタクトホールを形成し、コンタクトホール内壁にチタン等からなるバリアメタル膜を形成し、バリアメタル膜とトランジスターのソース／ドレイン領域を導通させる。コンタクトホール内においてバリアメタル膜を内壁とする凹部内にタングステン等を埋設してプラグ導電部を形成する。そして、プラグ導電部上に、下部電極膜、強誘電体膜、上部電極膜を形成した後、これらの膜をパターニングすることにより強誘電体キャパシタを形成する。

強誘電体材料としては、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３、ＰＺＴと称す）等のペロブスカイト型酸化物や、タンタル酸ビスマスストロンチウム（ＳｒＢｉ_２Ｔａ_２Ｏ_９）等のビスマス層状化合物等が有望視されている。強誘電体膜は、金属酸化物からなり還元されると特性が低下するので、通常は酸素雰囲気で形成される。強誘電体膜の結晶性を回復させるために、強誘電体膜を酸素雰囲気で熱処理することもある。

ところで、シリコンウエハーの外周部は、シリコンウエハーの欠けを防止するために面取りがなされており、シリコンウエハーの平坦面に対して傾斜した部分（ベベル）を含んでいる。強誘電体膜の形成過程や形成後の熱処理過程において、ベベルにはトランジスターやプラグ導電部等の形成に用いたメタル材料が露出して残留していることが多い。残留したメタル材料は、酸素雰囲気により酸化されて、シリコンウエハーに対する密着性が低下する。すると、メタル材料の酸化物が脱離して異物となってしまい、半導体装置の特性や歩留りの低下を招いてしまう。

このような不都合を回避する技術として、特許文献１に開示されている技術が挙げられる。特許文献１では、タングステンの成膜時にシリコンウエハーの外周部を冷却することにより、外周部におけるタングステンの成長を抑制している。

特開平７−４５５３６号公報

特許文献１の技術によれば、タングステンがベベルに残留しにくくなり、タングステンに起因する異物が低減されると考えられる。しかしながら、特許文献１の技術では、シリコンウエハーが大口径化すると周縁部の冷却機構が大型化すること等により、成膜装置のコストが高騰してしまう。また、シリコンウエハーの周縁部の温度を急峻に変化させることが難しいので、タングステンが成膜されない領域を狭くすることが難しい。この領域を確保するとチップ領域が狭くなることにより、半導体装置の製造効率が低下するおそれもある。また、特許文献１の技術は、スパッタリング法等により形成されるメタル材料、例えばバリアメタル膜の形成に用いられるチタン等に適用することができない。

本発明は、前記事情に鑑み成されたものであって、良好な特性の半導体装置を良好な歩留りで製造可能な方法を提供することを目的の１つとする。

本発明の半導体装置の製造方法は、ウエハーのチップ領域とベベル領域とにメタル膜を形成する工程と、前記チップ領域以外の領域に形成され、且つ、少なくとも前記ベベル領域に形成された前記メタル膜を除去する工程と、前記除去する工程の後に、前記チップ領域に形成された前記メタル膜の上方に強誘電体キャパシタを形成する工程と、を含み、前記強誘電体キャパシタを形成する工程中において、または、前記強誘電体キャパシタを形成する工程の後において、酸素雰囲気で熱処理する工程を備えることを特徴とする。

このようにすれば、強誘電体膜を形成するよりも前に、ベベルに対応するベベル領域に形成されたメタル膜を除去するので、ベベルにメタル膜が残留していない状態で強誘電体膜を形成することができる。したがって、ベベルにメタル膜の酸化物を残留させることなく、強誘電体膜を酸素雰囲気で形成することができる。よって、メタル膜の酸化物がウエハーから脱離することにより異物を生じることが格段に低減されるとともに、良好な特性の強誘電体膜を形成することができる。このように、本発明によれば、異物による半導体装置の特性低下や歩留り低下が防止され、良好な特性の半導体装置を良好な歩留りで製造することができる。

また、前記除去する工程では、前記メタル膜をウエットエッチングにより除去することが好ましい。この場合には、前記ウエットエッチングは、前記ウエハーをエッチャントに浸漬することにより行うことがさらに好ましい。

このようにすれば、メタル膜を、研磨処理やドライエッチングにより除去する場合と比較して、製造効率を高めることができる。メタル膜を形成する工程では、メタル材料がベベルを回り込むことによりウエハー裏面にもメタル膜の一部が形成されることがありえる。ウエットエッチングによれば、エッチャントがウエハー裏面に回り込みやすいので、ウエハー裏面に形成された部分のメタル膜も除去することができる。特に、ウエハーをエッチャントに浸漬することにより、ウエハー裏面のメタル膜をほぼ確実に除去することができる。

前記メタル膜を形成する工程より前に、前記ウエハーの表層にトランジスターを形成する工程と、前記トランジスターの上に下地絶縁膜を形成する工程と、前記下地絶縁膜に前記トランジスターの不純物領域に通じるコンタクトホールを形成する工程と、を有し、
前記メタル膜を形成する工程では、前記コンタクトホールの内壁面と前記不純物領域の表面とに連続する前記メタル膜を形成することもできる。

このようにすれば、強誘電体膜がトランジスターとメタル膜を介して電気的に接続され、製造された半導体装置において強誘電体膜に印加される電圧をトランジスターによりスイッチングすることができる。

また、前記強誘電体膜を形成する工程の後に、前記強誘電体膜を酸素雰囲気で熱処理する工程を有することが好ましい。
通常の製造方法において強誘電体膜を酸素雰囲気で熱処理すると、ベベルに残留したメタル材料が酸化して脱離し、異物となるおそれがある。前記のように、本発明においてはベベルのメタル膜が除去されているので、メタル膜の酸化物に起因する異物を生じることなく、強誘電体膜を酸素雰囲気で熱処理することができる。これにより、強誘電体膜の酸素欠陥等を補修することができ、強誘電体膜の結晶性を回復させることができる。したがって、良好なヒステリシス特性の強誘電体膜にすることができ、良好な特性の半導体装置を良好な歩留りで製造することができる。

前記除去する工程では、前記メタル膜を保護するマスクを形成するとともに、前記ウエハーの外周から２ｍｍ以上５ｍｍ以下の範囲を前記マスクの非形成領域にとし、前記マスクをエッチングマスクとして前記メタルマ膜をエッチングすることにより、前記ベベル領域に形成された前記メタル膜を除去することが好ましい。

ベベル表面は、ウエハーの平坦面に対して傾斜している。マスクの非形成領域をウエハーの外周から２ｍｍ以上にすれば、ベベルから離れたウエハーの平坦面上にマスクを形成するので、マスクを高精度な形状や位置に形成することができる。また、マスクの非形成領域をウエハーの外周から５ｍｍ以下にすれば、チップ領域の面積の低下を最小限度にすることができる。

強誘電体メモリー装置の構成例を示す側断面図である。（ａ）はシリコンウエハーの平面図、（ｂ）はＢ−Ｂ’線矢視断面図である。（ａ）〜（ｄ）は、半導体装置の製造方法を示す断面工程図である。（ａ）〜（ｄ）は、図３（ｄ）から続く断面工程図である。（ａ）〜（ｃ）は、図４（ｄ）から続く断面工程図である。（ａ）〜（ｃ）は、図５（ｃ）から続く断面工程図である。（ａ）〜（ｄ）は、変形例の製造方法を概略して示す断面工程図である。

以下、本発明の一実施形態を説明するが、本発明の技術範囲は以下の実施形態に限定されるものではない。以降の説明では図面を用いて各種の構造を例示するが、構造の特徴的な部分を分かりやすく示すために、図面中の構造はその寸法や縮尺を実際の構造に対して異ならせて示す場合がある。なお、本発明に係る製造方法の実施形態を説明する前に、本実施形態の製造方法により得られる半導体装置の構成について説明する。

図１は、本発明により得られる半導体装置（強誘電体メモリー装置）の構成例を示す側断面図である。強誘電体メモリー装置１は、多数のメモリーセルを含んでおり、図１にはその１つを図示している。メモリーセルの各々は、トランジスター２、強誘電体キャパシタ３を含んでいる。本例ではメモリーセルが、スタック型になっている。

詳しくは、シリコン基板１０の表層に複数の素子分離領域１１が形成されており、素子分離領域１１の間が１つのメモリーセルになっている。シリコン基板１０の表層には、トランジスター２が設けられている。トランジスター２を覆って、下地絶縁膜１２が設けられている。下地絶縁膜１２を貫通して、第１プラグ４１及び第２プラグ４２が設けられている。下地絶縁膜１２上の第２プラグ４２と重なる位置に、強誘電体キャパシタ３が設けられている。

強誘電体キャパシタ３を覆って、層間絶縁膜１３が設けられている。層間絶縁膜１３を貫通して、第１プラグ４１と重なる位置に第３プラグ４３が設けられている。第３プラグ４３は、第１プラグ４１と導通させて接続（以下、導通接続と称することがある）されている。層間絶縁膜１３を貫通して、強誘電体キャパシタ３と重なる位置に第４プラグ４４が設けられている。層間絶縁膜１３上に、配線層４が設けられている。配線層４には図示略のグランド線、ビット線等の配線が設けられている。

ここでは、グランド線が、第１プラグ４１及び第３プラグ４３を介して、トランジスター２と電気的に接続されている。トランジスター２は、第２プラグ４２を介して強誘電体キャパシタ３と電気的に接続されている。強誘電体キャパシタ３は、第４プラグ４４を介してビット線と電気的に接続されている。以下、強誘電体メモリー装置１の構成要素を詳しく説明する。

トランジスター２は、単結晶シリコンからなるシリコン基板１０の表層を活性層として形成されている。詳しくは、シリコン基板１０の表層に、ソース領域２１及びドレイン領域２２が形成されている。シリコン基板１０の表層において、ソース領域２１とドレイン領域２２との間の領域がチャネル領域になっている。ソース領域２１、ドレイン領域２２、チャネル領域を覆ってゲート絶縁膜２３が設けられている。チャネル領域と平面的に重なる部分のゲート絶縁膜２３上に、ゲート電極２４が設けられている。ゲート電極２４の周辺に、ゲート電極２４の側壁に当接してサイドウォール２５が設けられている。ソース領域２１、ドレイン領域２２は、それぞれ高濃度不純物領域と、低濃度不純物領域とを含んでおり、サイドウォール２５と重なる部分が低濃度不純物領域になっている。ソース領域２１の高濃度不純物領域は、第１プラグ４１と導通接続されている。ドレイン領域２２の高濃度不純物領域は、第２プラグ４２と導通接続されている。

下地絶縁膜１２は、シリコン酸化物やシリコン窒化物等の絶縁材料からなる。下地絶縁膜１２を貫通して、ソース領域２１の高濃度領域に通じるコンタクトホール４１ａと、ドレイン領域２２の高濃度領域に通じるコンタクトホール４２ａとが形成されている。コンタクトホール４１ａ、４２ａ内に、それぞれ第１プラグ４１、第２プラグ４２が埋設されている。

第１プラグ４１は、メタル膜４１ｂとコア部４１ｃとからなっている。メタル膜４１ｂは、チタン等からなり、コンタクトホール４１ａの内壁とソース領域２１の表面とに連続して設けられている。コア部４１ｃは、タングステン等からなり、コンタクトホール４１ａ内において、メタル膜４１ｂを内壁とする凹部内に埋設されている。メタル膜４１ｂは、コア部４１ｃとコンタクトホール４１ａの内壁との密着性を高める密着層として機能し、またコア部４１ｃの形成材料が下地絶縁膜１２内に拡散することを防止する拡散防止膜として機能する。第２プラグ４２は、第１プラグ４１と同様の構造になっており、メタル膜４２ｂとコア部４２ｃとからなっている。

強誘電体キャパシタ３は、下部電極３１、強誘電体膜３２、上部電極３３を含んでいる。ここでは、下部電極３１と下地絶縁膜１２との間に、下地導電部３４が設けられている。下地導電部３４は、第２プラグ４２と重なる部分に設けられており、第２プラグ４２と導通接続されている。下地導電部３４は、第２プラグ４２の酸化を防止するともに、強誘電体膜３２の結晶配向を制御するものである。下地導電部３４は、自己配向性と酸素バリア性とを有する導電材料、例えばチタンアルミニウムナイトライド（ＴｉＡｌＮ）からなる。

下部電極３１は、下地導電部３４上に設けられており、下地導電部３４と導通接続されている。上部電極３３は、強誘電体膜３２上に設けられている。下部電極３１、上部電極３３は、単層あるいは複数層の導電膜からなる。下部電極３１、上部電極３３を構成する導電膜としては、イリジウム、白金、ルテニウム、ロジウム、パラジウム、オスミウムのうちから少なくとも１つからなる膜、またはこれらの合金からなる膜、あるいはこれらの酸化物からなる膜等から選択される。イリジウムや白金等の貴金属からなる膜を用いれば、熱的・化学的に安定な下部電極３１になる。ここでは、下部電極３１、上部電極３３が単層のイリジウム膜からなっている。

強誘電体膜３２は、一般式がＡＢＯ_３で示される強誘電体材料からなっている。Ａサイト金属は、例えば鉛、あるいは鉛の一部をランタンあるいはカルシウム、ストロンチウムに置換したものからなる。またＢサイト金属は、例えばジルコニウム又はチタンからなり、これにバナジウム、ニオブ、タンタル、クロム、モリブデン、タングステン、及びマグネシウムのうちの１つ以上を添加してもよい。

強誘電体材料の具体例としては、ＰＺＴや、ＰＺＴのＢサイト金属としてニオブを添加したＰＺＴＮ等が挙げられる。自発分極量を大きくする観点から、Ｔｉの含有量をＺｒの含有量よりも多くすることが好ましい。この場合には、ヒステリシス特性を良好にする観点から、結晶構造が正方晶に属する（１１１）配向であるものが好ましい。ここでは、強誘電体膜３２が、ＰＴＺＮからなり、正方晶に属する（１１１）配向のペロブスカイト型の結晶構造になっている。

強誘電体キャパシタ３の側面及び上面、強誘電体キャパシタ３の周辺部を覆って、水素バリア膜３５が設けられている。水素バリア膜３５は、強誘電体膜３２の還元を防止するようになっている。水素バリア膜３５は、例えばアルミニウム酸化物からなる。

水素バリア膜３５と下地絶縁膜１２とを覆って、層間絶縁膜１３が設けられている。層間絶縁膜１３は、下地絶縁膜１２と同様に、シリコン酸化物等の絶縁物からなる。層間絶縁膜１３を貫通して、第１プラグ４１に通じるコンタクトホール４３ａと、上部電極３３に通じるコンタクトホール４４ａとが形成されている。コンタクトホール４３ａ、４４ａ内に、それぞれ第３プラグ４３、第４プラグ４４が埋設されている。第３プラグ４３、第４プラグ４４は、第１プラグ４１と同様の構成になっている。第３プラグ４３は、メタル膜４３ｂ、コア部４３ｃからなり、第４プラグ４４は、メタル膜４４ｂ、コア部４４ｃからなっている。

以上のような構成の強誘電体メモリー装置１において、トランジスター２のゲート電極２４に電圧が印加されるとチャネル領域がオンとなる。チャネル領域がオンになった状態で、ビット線からソース領域２１に電気信号が供給されると、この電気信号がチャネル領域、ドレイン領域２２、第２プラグ４２、下地導電部３４を介して、下部電極３１に伝達される。これにより、下部電極３１と上部電極３３との間に電圧を印加され、強誘電体膜３２に電荷（データ）が蓄積される。強誘電体メモリー装置１は、電気信号をトランジスター２によってスイッチングすることにより、強誘電体キャパシタ３へデータを書込むことや、強誘電体キャパシタ３からデータを読出すことが可能になっている。

次に、強誘電体メモリー装置１の構成に基づいて、本発明に係る半導体装置の製造方法の一実施形態を説明する。図２（ａ）は、強誘電体メモリー装置１の製造に用いるシリコンウエハーを模式的に示す平面図、図２（ｂ）は、図２（ａ）のＢ−Ｂ’線矢視断面図である。図３（ａ）〜（ｄ）、図４（ａ）〜（ｄ）、図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法を概略して示す断面工程図である。図３（ａ）〜（ｄ）、図４（ａ）〜（ｄ）には、シリコンウエハー１０Ａの外周部と、チップ部Ａ４において１つのメモリーセルを形成する領域（セル領域と称する）とを並列して図示している。外周部の縮尺は、セル領域の縮尺と異なっている。図５（ａ）以降の図には、セル領域のみを図示しており、下地絶縁膜１２の下層構造の図示を省略している。

まず、図２（ａ）、（ｂ）に示すようなシリコンウエハー１０Ａを用意する。シリコンウエハー１０Ａは、チップ領域Ａ１、非チップ領域Ａ２、ベベルＡ３を含んでいる。チップ領域Ａ１は、多数のチップ部Ａ４を含んでいる。複数のチップ部Ａ４の各々に強誘電体メモリー装置１の構成要素を形成した後、シリコンウエハー１０Ａをチップ部Ａ４ごとに個片化することにより、強誘電体メモリー装置１が得られる。すなわち、１つのチップ部Ａ４を用いて１つの強誘電体メモリー装置１が製造される。図１に示したシリコン基板１０は、シリコンウエハー１０Ａの１つのチップ部Ａ４に相当する。

シリコンウエハー１０Ａの外周部は、ベベルＡ３になっている。ベベルＡ３は、シリコンウエハー１０Ａの外周部における欠けを防止するために、端面が面取り（ベベリング）された後に研磨等により丸められた部分である。ベベルＡ３とチップ領域Ａ１との間の領域が非チップ領域Ａ２になっている。チップ領域Ａ１と非チップ領域Ａ２は、シリコンウエハー１０Ａの製造過程で高精度に平坦化されており、その表面が平坦面になっている。ベベルＡ３の表面は、チップ領域Ａ１や非チップ領域Ａ２の平坦面に対して傾斜している。ベベルＡ３の範囲は、例えばシリコンウエハー１０Ａの外周から数百μｍ程度の範囲である。シリコンウエハー１０Ａの外周には、シリコンウエハー１０Ａの結晶方向等を示すノッチＮが設けられている。なお、ノッチＮに代えてオリフラが設けられる場合もある。

次いで、図３（ａ）に示すように、シリコンウエハー１０Ａのセル領域Ａ５にトランジスター２を形成した後に、トランジスター２を覆ってシリコンウエハー１０Ａ上のほぼ全域に下地絶縁膜１２を形成する。具体的には、セル領域Ａ５におけるシリコンウエハー１０Ａに例えばＬＯＣＯＳ法やＳＴＩ法等で素子分離領域１１を形成する。そして、素子分離領域１１の間におけるシリコンウエハー１０Ａ上に熱酸化法等によりゲート絶縁膜２３を形成する。そして、ゲート絶縁膜２３上に多結晶シリコン等からなるゲート電極２４を形成する。そして、素子分離領域１１間のシリコンウエハー１０Ａの表層に、ゲート電極２４をマスクとして低濃度に不純物を注入する。そして、エッチバック法等を用いてサイドウォール２５を形成する。そして、素子分離領域１１間のシリコンウエハー１０Ａの表層に、ゲート電極２４とサイドウォール２５とをマスクとして濃度に不純物を注入する。これにより、低濃度不純物領域と高濃度不純物領域とを含んだ、ソース領域２１及びドレイン領域２２が得られる。以上のようにして、トランジスター２を形成する。そして、トランジスター２が形成されたシリコンウエハー１０Ａ上に、例えばＣＶＤ法でシリコン酸化物を成膜する。この膜上をＣＭＰ法等により研磨して平坦化することにより、下地絶縁膜１２を形成する。

次いで、図３（ｂ）に示すように、ソース領域２１上とドレイン領域２２上とにおける下地絶縁膜１２をエッチングして、ソース領域２１を露出させるコンタクトホール４１ａと、ドレイン領域２２を露出させるコンタクトホール４２ａとを形成する。

次いで、図３（ｃ）に示すように、コンタクトホール４１ａ内のソース領域２１の表面と、コンタクトホール４２ａ内のドレイン領域２２の表面と、下地絶縁膜１２上とに連続するメタル膜５１を形成する。ここでは、シリコンウエハー１０Ａ上のほぼ全域にわたってチタンをスパッタリング法で成膜し、チタンからなるメタル膜５１を形成する。メタル膜５１は、チップ領域Ａ１、非チップ領域Ａ２、ベベルＡ３にわたって形成される。メタル膜５１は、スパッタ粒子の回り込みによりシリコンウエハー１０Ａ裏面のベベルＡ３にも形成されることがある。

次いで、図３（ｄ）に示すように、コンタクトホール４１ａ、４２ａ内においてメタル膜５１を内壁とする凹部内を含み、メタル膜５１を覆ってコア部４１ｃ、４２ｃの形成材料を成膜する。ここでは、コア部４１ａ、４２ｃの形成材料としてタングステンを用い、シリコンウエハー１０Ａ上のほぼ全域にわたってタングステンをＣＶＤ法で成膜して、タングステン膜５２を形成する。

次いで、図４（ａ）に示すように、下地絶縁膜１２上をＣＭＰ法により研磨して、下地絶縁膜１２上のメタル膜５１とタングステン膜とを除去する。これにより、コンタクトホール４１ａに第１プラグ４１が埋設され、コンタクトホール４２ａに第２プラグ４２が埋設される。一般にＣＭＰ法は、シリコンウエハーを回転させながら行われる。シリコンウエハーの外周部において中心部よりも速度が高くなることや、スラリーが遠心力により外周部に偏ること等により、一般にシリコンウエハーの外周部は中心部よりも研磨量が大きくなる。したがって、ベベルＡ３においてもタングステン膜５２の一部又は全部が除去され、ベベルＡ３にメタル膜５１が露出して残留する。

次いで、図４（ｂ）に示すように、シリコンウエハー１０ＡのベベルＡ３を除いた領域にマスクＭを形成する。後述するエッチングにおいて、マスクＭをエッチングマスクとして機能させる。マスクＭの形成材料や形成方法については、エッチング方法やエッチャントの種類等に応じて適宜選択される。ここでは、マスクＭとしてシリコン酸化物からなるハードマスクを形成する。

本実施形態では、シリコンウエハー１０Ａの面方向の端から距離がＬ以下である領域をマスクＭの非形成領域にする。距離Ｌとしては、２ｍｍ以上５ｍｍ以下の範囲から選択するとよい。距離Ｌを２ｍｍ以上にすれば、マスクＭの形成領域が平坦面上になるので、マスクＭの周縁部の形状や位置を高精度にすることができる。また、距離Ｌを５ｍｍ以下にすれば、チップ領域Ａ１が狭くなることが回避される。ベベルＡ３は、シリコンウエハー１０Ａの端から数百μｍ程度の範囲であり、距離Ｌを前記の範囲内から選択すれば、非チップ領域Ａ２の一部とベベルＡ３がマスクＭの非形成領域になる。

次いで、図４（ｃ）に示すように、マスクＭをエッチングマスクとして、メタル膜５１をエッチングして除去する。エッチング方法としては、ドライエッチング、ウエットエッチングのいずれを採用してもよい。本実施形態では、アンモニア過水をエッチャントに用いたウエットエッチングを行う。ここでは、エッチャントを貯留した容器に、複数のシリコンウエハー１０Ａを一括して浸漬して、ウエットエッチングを行う。これにより、低コストで効率よくウエットエッチングを行うことができる。また、シリコンウエハー１０Ａの裏面に形成されたメタル膜５１を良好に除去することができる。なお、トランジスターの形成時に用いたメタル材料や、コア部４１ｃ、４２ｃの形成に用いたタングステン等がマスクＭの非形成領域に付着している場合には、この付着物も除去するとよい。そして、図４（ｄ）に示すように、マスクＭを除去する。

次いで、図５（ａ）に示すように、第２プラグ４２上と第２プラグ４２周辺の下地絶縁膜１２上とに、下地導電部３４と強誘電体キャパシタ３とを形成する。
具体的には、第２プラグ４２上と下地絶縁膜１２上とに、下地導電部３４の形成材料として、例えばチタンアルミニウムの窒化物をスパッタリング法により成膜する。
そして、チタンアルミニウム窒化膜上に、下部電極３１の形成材料として例えばイリジウムをスパッタリング法等により形成する。
そして、イリジウム膜上に、強誘電体膜３２の形成材料として例えばＰＺＴＮを、ゾルゲル法（ＣＳＤ法）やＭＯＣＶＤ法、スパッタリング法等により酸素雰囲気で成膜する。
そして、ＰＺＴＮ膜上に、上部電極３３の形成材料として例えばイリジウムをスパッタリング法等により形成する。
そして、上層のイリジウム膜上にハードマスク等のマスクパターンを形成する。マスクパターンをエッチングマスクとして、上層のイリジウム膜、ＰＺＴＮ膜、下層のイリジウム膜、チタンアルミニウム窒化膜をエッチングする。以上のようにして、強誘電体キャパシタ３を形成する。強誘電体キャパシタ３の形成後、結晶性回復のために、酸素雰囲気中で熱処理を行うことが好ましい。

チタンアルミニウムの窒化物が自己配向性を有する材質であるので、チタンアルミニウム窒化膜の結晶配向が良好になる。イリジウム膜やＰＺＴＮ膜は、下地となるチタンアルミニウム窒化膜の結晶配向を反映して、結晶配向が良好になる。また、ＰＺＴＮ膜を酸素雰囲気で成膜しているが、チタンアルミニウム窒化膜が酸素バリア性を有しているので、第１プラグ４１や第２プラグ４２の酸化が防止される。また、シリコンウエハー１０Ａの外周部におけるメタル膜５１を除去しているので、外周部に付着したメタル材料が酸化されて脱離することにより異物となることがない。

次いで、図５（ｂ）に示すように、強誘電体キャパシタ３の側壁及び上面、下地導電部３４の側壁、下地導電部３４の周辺における下地絶縁膜１２上を連続して覆う水素バリア膜３５を形成する。ここでは、シリコンウエハー１０Ａ上のほぼ全域にわたってアルミニウム酸化物を成膜し、この膜をパターニングすることにより水素バリア膜３５を形成する。

次いで、図５（ｃ）に示すように、水素バリア膜３５上と、下地絶縁膜１２上とを覆って、層間絶縁膜１３を形成する。ここでは、テトラエトキシシランを含んだ原料ガスを用いてＣＶＤ法でシリコン酸化物を成膜し、層間絶縁膜１３を形成する。原料ガスの反応により水素ガスや水分等の還元性物質が生成されることがある。強誘電体キャパシタ３が水素バリア膜３５に覆われているので、強誘電体膜３２の還元による劣化が格段に低減される。

次いで、図６（ａ）に示すように、層間絶縁膜１３と水素バリア膜３５を貫通するコンタクトホール４４ａを形成し、コンタクトホール４４ａ内に上部電極３３の表面を露出させる。

次いで、図６（ｂ）に示すように、コンタクトホール４４ａが形成されたシリコンウエハー１０Ａを酸素雰囲気で熱処理して、強誘電体膜３２の結晶性を回復させる。これにより、強誘電体膜３２に酸素欠陥を生じていた場合でも、これを補修することができ、強誘電体膜３２を良好な特性にすることができる。シリコンウエハー１０Ａの外周部におけるメタル膜５１を除去しているので、メタル膜５１の残留物の酸化に起因する異物を生じることがない。

次いで、層間絶縁膜１３を貫通するコンタクトホール４３ａを形成し、コンタクトホール４３ａ内に第１プラグ４１の表面を露出させる。
そして、図６（ｃ）に示すように、コンタクトホール４３ａ、４４ａ内に第３プラグ４３、第４プラグ４４を埋設する。第３プラグ４３、第４プラグ４４は、第１プラグ４１、第２プラグ４２と同様にして形成することができる。すなわち、コンタクトホール４３ａ、４４ａの内壁と、コンタクトホール４３ａ内の上部電極３３の表面と、コンタクトホール４４ａ内の第１プラグ４１の表面とを連続的に覆うようにメタル材料（例えばチタン）を成膜する。ここでは、シリコンウエハー１０Ａ上のほぼ全域にわたって、メタル材料としてチタンを成膜する。そして、コンタクトホール４３ａ、４４ａ内を含むチタン膜を覆って、シリコンウエハー１０Ａ上のほぼ全域にわたって、タングステンを成膜する。そして、層間絶縁膜１３上をＣＭＰ法で研磨することにより、層間絶縁膜１３上のチタンとタングステンとを除去する。

これにより、コンタクトホール４３ａ内に、チタンからなるメタル膜４３ｂとタングステンからなるコア部４３ｃが埋設され、メタル膜４３ｂとコア部４３ｃとからなる第３プラグ４３が形成される。コンタクトホール４４ａ内にも同様に、メタル膜４４ｂとコア部４４ｃとからなる第４プラグ４４が形成される。また、層間絶縁膜１３上に配線層４を形成すること等により、図１に示した強誘電体メモリー装置１が得られる。

以上のように、本実施形態の半導体装置の製造方法にあっては、強誘電体膜３２の形成や、強誘電体膜３２の結晶性を回復させる熱処理等の酸素雰囲気で行う工程を行うよりも前に、シリコンウエハー１０ＡのベベルＡ３に残留したメタル膜５１を除去している。したがって、メタル膜５１の残留物が酸化されて脱離することにより異物の発生が防止され、異物の混入が防止される。よって、異物による半導体装置の特性低下や歩留り低下が防止され、良好な半導体装置を良好な歩留りで製造することができる。

なお、本発明の技術範囲は前記実施形態に限定されるものではない。本発明の主旨を逸脱しない範囲内で多様な変形が可能である。例えば、前記実施形態では、メタル膜５１をウエットエッチングにより除去しているが、以下に説明する変形例のようにドライエッチングにより除去することも可能であり、ＣＭＰ等の研磨処理により除去することも可能である。

図７（ａ）〜（ｄ）は、変形例の製造方法を概略して示す工程図である。変形例の製造方法は、図７（ａ）に示すようにコンタクトホール４１ａ、４２ａ内に第１プラグ４１、第２プラグ４２を埋設する工程までは、前記実施形態と同様にして行う。
次いで、図７（ｂ）に示すように、シリコンウエハー１０ＡのベベルＡ３を除いた領域にレジストパターン（マスク）Ｒを形成する。レジストパターンＲの形成領域については、前記実施形態におけるマスクＭの形成領域と同様である。
次いで、図７（ｃ）に示すように、レジストパターンＲをエッチングマスクとして、メタル膜５１をドライエッチングして除去する。ドライエッチングによれば、レジストパターンＲの厚みにより選択比を確保することができるので、マスクとしてハードマスクを用いる必要性が低くなる。
次いで、図７（ｄ）に示すように、レジストパターンＲを除去した後、前記実施形態と同様の工程を行うことにより、図１に示した強誘電体メモリー装置１が得られる。

１・・・強誘電体メモリー装置（半導体装置）、２・・・トランジスター、３・・・強誘電体キャパシタ、１０Ａ・・・シリコンウエハー（ウエハー）、１２・・・下地絶縁膜、３１・・・下部電極、３２・・・強誘電体膜、３３・・・上部電極、４１ａ、４２ａ、４３ａ、４４ａ・・・コンタクトホール、５１、４１ｂ、４１ｃ・・・メタル膜、Ａ１・・・チップ領域、Ａ３・・・ベベル領域、Ｍ・・・マスク、Ｒ・・・レジストパターン（マスク）

Claims

ウエハーのチップ領域とベベル領域とにメタル膜を形成する工程と、
前記チップ領域以外の領域に形成され、且つ、少なくとも前記ベベル領域に形成された前記メタル膜を除去する工程と、
前記除去する工程の後に、前記チップ領域に形成された前記メタル膜の上方に強誘電体キャパシタを形成する工程と、を含み、
前記強誘電体キャパシタを形成する工程中において、または、前記強誘電体キャパシタを形成する工程の後において、酸素雰囲気で熱処理する工程を備えることを特徴とする半導体装置の製造方法。
前記除去する工程では、前記メタル膜をウエットエッチングにより除去することを特徴とする請求項１に記載の半導体装置の製造方法。
前記ウエットエッチングは、前記ウエハーをエッチャントに浸漬することにより行うことを特徴とする請求項２に記載の半導体装置の製造方法。
前記メタル膜を形成する工程より前に、前記ウエハーの表層にトランジスターを形成する工程と、前記トランジスターの上に下地絶縁膜を形成する工程と、前記下地絶縁膜に前記トランジスターの不純物領域に通じるコンタクトホールを形成する工程と、を有し、
前記メタル膜を形成する工程では、前記コンタクトホールの内壁面と前記不純物領域の表面とに連続する前記メタル膜を形成することを特徴とする請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
前記強誘電体膜を形成する工程の後に、前記強誘電体膜を酸素雰囲気で熱処理する工程を有することを特徴する請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
前記除去する工程では、前記メタル膜を保護するマスクを形成するとともに、前記ウエハーの外周から２ｍｍ以上５ｍｍ以下の範囲を前記マスクの非形成領域にとし、前記マスクをエッチングマスクとして前記メタルマ膜をエッチングすることにより、前記ベベル領域に形成された前記メタル膜を除去することを特徴とする請求項１〜５のいずれか一項に記載の半導体装置の製造方法。