JP2009071022A - 半導体装置の製造方法、及び半導体装置 - Google Patents
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Abstract
【課題】強誘電体膜の劣化を防止する。
【解決手段】本発明の製造方法は、基板上方に第1電極32の材料膜を堆積する工程と、第1電極32の材料膜上に強誘電体膜33の材料膜を堆積する工程と、強誘電体膜33の材料膜上に第2電極34の材料膜を堆積する工程と、第2電極34の材料膜上方にプラグ4の材料膜を堆積する工程と、プラグ4の材料膜をエッチングしてプラグ4を形成する工程と、第1電極32の材料膜、強誘電体膜33の材料膜及び第2電極34の材料膜をエッチングして第1電極32、強誘電体膜33及び第2電極34を有する強誘電体キャパシタ3を形成する工程と、強誘電体キャパシタ3及びプラグ4の上方に層間絶縁膜6を形成する工程と、プラグ4の上面を露出させる工程と、プラグ4の上面を露出させた後に、層間絶縁膜6上にプラグと導通する配線を形成する工程と、を有する。
【選択図】図4
【解決手段】本発明の製造方法は、基板上方に第1電極32の材料膜を堆積する工程と、第1電極32の材料膜上に強誘電体膜33の材料膜を堆積する工程と、強誘電体膜33の材料膜上に第2電極34の材料膜を堆積する工程と、第2電極34の材料膜上方にプラグ4の材料膜を堆積する工程と、プラグ4の材料膜をエッチングしてプラグ4を形成する工程と、第1電極32の材料膜、強誘電体膜33の材料膜及び第2電極34の材料膜をエッチングして第1電極32、強誘電体膜33及び第2電極34を有する強誘電体キャパシタ3を形成する工程と、強誘電体キャパシタ3及びプラグ4の上方に層間絶縁膜6を形成する工程と、プラグ4の上面を露出させる工程と、プラグ4の上面を露出させた後に、層間絶縁膜6上にプラグと導通する配線を形成する工程と、を有する。
【選択図】図4
Description
本発明は、半導体装置の製造方法、及び半導体装置に関する。
強誘電体メモリ装置(FeRAM)は、低電圧および高速動作が可能な不揮発性メモリであり、メモリセルが1トランジスタ/1キャパシタ(1T/1C)で構成できるため、DRAMなみの集積化が可能であることから、大容量不揮発性メモリとして期待されている。
このような強誘電体メモリ装置の構造としては、プレーナ型(例えば、特許文献1)やスタック型(例えば、特許文献2)が挙げられる。いずれの構造の強誘電体メモリ装置も、上部電極及び下部電極の間に強誘電体膜を有した強誘電体キャパシタを備えており、上部電極及び下部電極のうち一方の電極はトランジスタを介してビット線に接続され、他方の電極はグランド線等に接続されている。一般に、これら電気的な接続は、導電材料からなるプラグを介して行われている。
先述の強誘電体膜は、ABO3の一般式で示されるペロブスカイト型の結晶構造を有する強誘電体材料、具体的にはチタン酸ジルコン酸鉛等からなっている。このように強誘電体材料は酸化物であるので、これが還元されて劣化しないように留意する必要がある。
一般に、強誘電体キャパシタ上に設けられるプラグは、強誘電体キャパシタを覆って層間絶縁膜を形成した後に形成されている。すなわち、層間絶縁膜に強誘電体キャパシタの上部電極や下部電極を露出させる貫通孔を形成した後、貫通孔内に導電材料を埋め込むことにより形成されている。層間絶縁膜を形成する際には、通常は還元ガスが生じるため、特許文献1、2の方法では強誘電体キャパシタを覆って水素バリア膜を形成しておき、強誘電体キャパシタが還元ガスに曝されないようにしている。また、プラグは、通常還元雰囲気で形成するが、特許文献1の方法では貫通孔内に露出した強誘電体キャパシタを覆って窒化チタン膜(バリアメタル)を形成しておき、強誘電体キャパシタが還元雰囲気に曝されないようにしている。
特開2003−347512号公報
特開2006−310637号公報
ところが、特許文献1、2の方法では、プラグ形成時の還元雰囲気に対する対策が十分でない場合等に、強誘電体膜が劣化するおそれがある。すなわち、特許文献1のように窒化チタン膜(バリアメタル)を形成しようとしても、一般に貫通孔の底部にバリアメタルの材料を行き渡らせることは困難であり、バリアメタルには局所的に薄い部分やクラック状の部分等のウィークポイントが生じてしまう。するとプラグ形成時に還元ガスがウィークポイントを通って強誘電体キャパシタ側に侵入してしまい、強誘電体膜を還元して酸素欠損を引き起こし、劣化させてしまう。
また、強誘電体キャパシタ上にプラグを形成した後においても、強誘電体キャパシタが劣化するおそれがある。すなわち、強誘電体キャパシタを覆って水素バリア膜を形成しても、プラグの形成時には、強誘電体キャパシタとプラグとを導通させるために、貫通孔を形成して水素バリア膜を局所的に開口させることが不可避である。ところが、層間絶縁膜中にはその形成後においても還元ガスが残留しており、これが貫通孔側に漏れ出して、プラグと貫通孔内壁との間、あるいはバリアメタルと貫通孔内壁との間を通り、水素バリア膜の開口部から強誘電体キャパシタ側に侵入してしまう。侵入した還元ガスにより強誘電体膜が劣化されてしまい、これを備えた強誘電体メモリ装置は、特性低下を生じ短寿命となってしまう。
本発明は、前記の事情に鑑み成されたものであって、強誘電体膜が還元されて劣化することを防止し、良好なヒステリシス特性の強誘電体キャパシタを備えた良好な半導体装置、及びその製造方法を提供することを目的とする。
本発明の半導体装置の製造方法は、基板上方に第1電極の材料膜を堆積する工程と、前記第1電極の材料膜上に強誘電体膜の材料膜を堆積する工程と、前記強誘電体膜の材料膜上に第2電極の材料膜を堆積する工程と、前記第2電極の材料膜上方にプラグの材料膜を堆積する工程と、前記プラグの材料膜をエッチングすることによって、プラグを形成する工程と、前記第1電極の材料膜、前記強誘電体膜の材料膜及び前記第2電極の材料膜をエッチングすることによって、第1電極、強誘電体膜及び第2電極を有する強誘電体キャパシタを形成する工程と、前記強誘電体キャパシタ及び前記プラグの上方に層間絶縁膜を形成する工程と、前記プラグの上面を露出させる工程と、前記プラグの上面を露出させた後に、前記層間絶縁膜上に該プラグと導通する配線を形成する工程と、を有することを特徴とする
一般に、プラグ材料を貫通孔内に埋め込む場合には、CVD法を用いるがその還元雰囲気で強誘電体膜が劣化してしまう。
本発明の方法のように、層間絶縁膜よりも先にプラグを形成すれば、層間絶縁膜に被覆されない状態でプラグを形成するので、CVD法を用いる必要がなく、スパッタ法等でプラグの材料膜を形成することができる。したがって、非還元雰囲気でプラグを形成することができ、強誘電体膜の劣化が防止される。よって、優れたヒステリシス特性の強誘電体キャパシタを形成することができ、これを備えた良好な半導体装置を製造することができる。
本発明の方法のように、層間絶縁膜よりも先にプラグを形成すれば、層間絶縁膜に被覆されない状態でプラグを形成するので、CVD法を用いる必要がなく、スパッタ法等でプラグの材料膜を形成することができる。したがって、非還元雰囲気でプラグを形成することができ、強誘電体膜の劣化が防止される。よって、優れたヒステリシス特性の強誘電体キャパシタを形成することができ、これを備えた良好な半導体装置を製造することができる。
また、プラグを形成する際に強誘電体膜が劣化されないので、バリアメタル等を形成する必要がなくなる。また、層間絶縁膜に貫通孔を形成しないので、この工程も省略することができる。このように、工程数を減らすことができるので、効率よく強誘電体メモリ装置を製造することができる。
また、前記プラグを形成する工程と前記層間絶縁膜を形成する工程との間に、前記プラグ及び前記強誘電体キャパシタを覆うように絶縁性の水素バリア膜を形成する工程を有することが好ましい。
このようにすれば、層間絶縁膜を還元雰囲気で形成した場合でも、強誘電体キャパシは水素バリア膜に覆われているので還元雰囲気に曝されることがなく、強誘電体キャパシタの強誘電体膜が還元されて劣化することが防止される。また、その後の工程や使用状態においても、強誘電体膜の還元による劣化が防止される。
このようにすれば、層間絶縁膜を還元雰囲気で形成した場合でも、強誘電体キャパシは水素バリア膜に覆われているので還元雰囲気に曝されることがなく、強誘電体キャパシタの強誘電体膜が還元されて劣化することが防止される。また、その後の工程や使用状態においても、強誘電体膜の還元による劣化が防止される。
また、前記プラグの上面を露出する工程は、前記層間絶縁膜をCMP法で研磨することで行われることが好ましい。
このようにすれば、プラグの上面を確実に露出させることができる。したがって、プラグと導通する上部配線の形成が容易化される。また、プラグを過度に研磨してしまうことを防止することもできる。
このようにすれば、プラグの上面を確実に露出させることができる。したがって、プラグと導通する上部配線の形成が容易化される。また、プラグを過度に研磨してしまうことを防止することもできる。
また、前記第2電極の材料膜を形成する工程と前記プラグの材料膜を形成する工程との間に、該第2電極の材料膜上に第1保護膜の材料膜を堆積する工程を有し、
前記プラグを形成する工程は、前記第2電極の材料膜上に前記第1保護膜の材料膜が形成された状態で行われることが好ましい。
このようにすれば、前記プラグの材料膜をエッチングする際に、前記第2電極の材料膜は前記第1保護膜に保護されているので、第2電極の材料膜がエッチングによりダメージを受けることや、オーバーエッチングされることがない。したがって、第2電極の上面側に表面荒れ等を生じることが防止され、かつ第2電極の厚さを所望の厚さとすることができる。よって、良好な特性の強誘電体キャパシタを形成することができる。
前記プラグを形成する工程は、前記第2電極の材料膜上に前記第1保護膜の材料膜が形成された状態で行われることが好ましい。
このようにすれば、前記プラグの材料膜をエッチングする際に、前記第2電極の材料膜は前記第1保護膜に保護されているので、第2電極の材料膜がエッチングによりダメージを受けることや、オーバーエッチングされることがない。したがって、第2電極の上面側に表面荒れ等を生じることが防止され、かつ第2電極の厚さを所望の厚さとすることができる。よって、良好な特性の強誘電体キャパシタを形成することができる。
また、前記強誘電体キャパシタを形成する工程は、前記プラグを覆う第2保護膜を形成する工程と、該第2保護膜をマスクとしたエッチングを用いることによって該強誘電体キャパシタを形成する工程と、を有することが好ましい。
このようにすれば、第1電極、強誘電体膜、及び第2電極のそれぞれの材料膜をパターニングする際のエッチングにおいて、前記プラグは前記第2保護膜に保護されておりエッチングされないので、プラグの厚さを所定の厚さに保持することができる。
このようにすれば、第1電極、強誘電体膜、及び第2電極のそれぞれの材料膜をパターニングする際のエッチングにおいて、前記プラグは前記第2保護膜に保護されておりエッチングされないので、プラグの厚さを所定の厚さに保持することができる。
また、前記プラグは、Al、Ir、IrOx及びTiNの少なくとも1つを含む材料で形成することが好ましい。
前記した材料は、スパッタリング法で良好に成膜可能であるので、スパッタリング法を用いれば非還元雰囲気でプラグを形成することができ、強誘電体膜の劣化が防止される。
前記した材料は、スパッタリング法で良好に成膜可能であるので、スパッタリング法を用いれば非還元雰囲気でプラグを形成することができ、強誘電体膜の劣化が防止される。
また、前記第1保護膜は、TiAlNを含む材料で形成することが好ましい。
TiAlNは酸素バリア性や水素バリア性を有する材料であるので、酸素バリア性や水素バリア性を有する第1保護膜を形成することができる。これにより、プラグがその底面側から酸化されることや、強誘電体キャパシタがその上面側から還元されることが防止される。
TiAlNは酸素バリア性や水素バリア性を有する材料であるので、酸素バリア性や水素バリア性を有する第1保護膜を形成することができる。これにより、プラグがその底面側から酸化されることや、強誘電体キャパシタがその上面側から還元されることが防止される。
また、前記第2保護膜は、レジストで形成することが好ましい。
レジストは、エッチングにおけるマスクパターンの材料としてよく用いられているので、実績ある方法により高精度な形状や寸法の第2保護膜を形成することができる。したがって、これをマスクとして良好に機能させることができ、良好なプラグ及び良好な強誘電体キャパシタを形成することができる。
レジストは、エッチングにおけるマスクパターンの材料としてよく用いられているので、実績ある方法により高精度な形状や寸法の第2保護膜を形成することができる。したがって、これをマスクとして良好に機能させることができ、良好なプラグ及び良好な強誘電体キャパシタを形成することができる。
また、前記絶縁性の水素バリア膜は、アルミニウム酸化物で形成すること好ましい。
アルミニウム酸化物は、優れた水素バリア性を有しているので、良好に機能する水素バリア膜を形成することができる。
アルミニウム酸化物は、優れた水素バリア性を有しているので、良好に機能する水素バリア膜を形成することができる。
本発明の半導体装置は、基板と、前記基板上方に形成された第1電極と該第1電極上に形成された強誘電体膜と該強誘電体膜上に形成された第2電極とを有する強誘電体キャパシタと、前記強誘電体キャパシタ上方に形成されたプラグと、前記プラグの側面に形成された絶縁性の第1水素バリア膜と、前記強誘電体キャパシタの側面に形成された第2水素バリア膜と、を有し、前記第1水素バリア膜と前記第2水素バリア膜とは、同一の材質からなることを特徴とする。
一般に水素バリア膜は、強誘電体キャパシタを被覆する強誘電体キャパシタ被覆部と、層間絶縁膜に設けられた貫通孔の内壁を被覆する貫通孔内壁被覆部と、に互いに異なる材質からなるものが独立して設けられており、強誘電体キャパシタ被覆部と貫通孔内壁被覆部との間の接続部に隙間等のウィークポイントを生じている。
本発明の半導体装置は、第1水素バリア膜と第2水素バリア膜とが同一の材質からなっているので、複数の水素バリア膜間の材質の違い等により水素バリア膜間にウィークポイントを生じることがない。したがって、層間絶縁膜中に残留した還元ガス等がウィークポイント等を通って、強誘電体キャパシタ側に侵入し強誘電体膜を還元して酸素欠損を引き起こすことが防止される。よって、強誘電体キャパシタのヒステリシス特性が損なわれることが防止され、これを備えた強誘電体メモリ装置は特性低下が防止された高信頼性かつ長寿命のものとなる。
本発明の半導体装置は、第1水素バリア膜と第2水素バリア膜とが同一の材質からなっているので、複数の水素バリア膜間の材質の違い等により水素バリア膜間にウィークポイントを生じることがない。したがって、層間絶縁膜中に残留した還元ガス等がウィークポイント等を通って、強誘電体キャパシタ側に侵入し強誘電体膜を還元して酸素欠損を引き起こすことが防止される。よって、強誘電体キャパシタのヒステリシス特性が損なわれることが防止され、これを備えた強誘電体メモリ装置は特性低下が防止された高信頼性かつ長寿命のものとなる。
また、前記第1水素バリア膜及び前記第2水素バリア膜は、アルミニウム酸化物からなることが好ましい。
このようにすれば、アルミニウム酸化物は優れた水素バリア性を有しているので、優れた水素バリア性を有する水素バリア膜となり、これが良好に機能するものとなる。
このようにすれば、アルミニウム酸化物は優れた水素バリア性を有しているので、優れた水素バリア性を有する水素バリア膜となり、これが良好に機能するものとなる。
また、前記第2電極と前記プラグとの間に形成された第1保護膜と、前記第1保護膜の側面及び上面に形成された第3水素バリア膜と、を有し、前記第1水素バリア膜、前記第2水素バリア膜及び前記第3水素バリア膜は、同一の材質からなることが好ましく、この場合に、前記第1水素バリア膜、前記第2水素バリア膜及び前記第3水素バリア膜は、連続して形成されていることがより好ましい。また、また、前記第1水素バリア膜、前記第2水素バリア膜及び前記第3水素バリア膜は、アルミニウム酸化物からなることがさらに好ましい。
このように第1水素バリア膜、第2水素バリア膜及び第3水素バリア膜が同一の材質からなるものとすれば、第2水素バリア膜と第3水素バリア膜との間に材質の違い等によるウィークポイントを生じることがない。したがって、これら水素バリア膜が良好に機能するようになり、製造過程や製造後の使用中において強誘電体キャパシタの劣化が防止される。また、第1水素バリア膜、第2水素バリア膜及び第3水素バリア膜が連続して形成されていれば、これら水素バリア膜間に隙間がないので、これら水素バリア膜はより良好に機能するようになる。また、アルミニウム酸化物からなるものとすれば、優れた水素バリア性を有する水素バリア膜となる。
このように第1水素バリア膜、第2水素バリア膜及び第3水素バリア膜が同一の材質からなるものとすれば、第2水素バリア膜と第3水素バリア膜との間に材質の違い等によるウィークポイントを生じることがない。したがって、これら水素バリア膜が良好に機能するようになり、製造過程や製造後の使用中において強誘電体キャパシタの劣化が防止される。また、第1水素バリア膜、第2水素バリア膜及び第3水素バリア膜が連続して形成されていれば、これら水素バリア膜間に隙間がないので、これら水素バリア膜はより良好に機能するようになる。また、アルミニウム酸化物からなるものとすれば、優れた水素バリア性を有する水素バリア膜となる。
また、前記プラグは、Al、Ir、IrOx及びTiNの少なくとも1つを含むことが好ましい。前記した材料は、スパッタリング法で良好に成膜可能であり、プラグがスパッタリング法を用いて非還元雰囲気で形成されることにより、酸素欠損を生じていない良好な強誘電体膜とすることができる。
以下、本発明の一実施形態を説明するが、本発明の技術範囲は以下の実施形態に限定されるものではない。なお、以降の説明では図面を用いて各種の構造を例示するが、構造の特徴的な部分を分かりやすく示すために、図面中の構造はその寸法や縮尺を実際の構造に対して異ならせて示す場合がある。
図1は、本実施形態の半導体装置(強誘電体メモリ装置)1の要部を示す断面構成図である。図1に示すように、強誘電体メモリ装置1はスタック型の構造となっており、基体2上に設けられた強誘電体キャパシタ3と、強誘電体キャパシタ3上に設けられたプラグ4と、プラグ4の上面を除いた強誘電体キャパシタ3及びプラグ4を覆って設けられたSiO2からなる層間絶縁膜6と、プラグ4と層間絶縁部6との間及び強誘電体キャパシタ3と層間絶縁膜6との間に設けられた水素バリア膜5と、プラグ4上に設けられたアルミニウムからなるグランド線(上部配線)72と、を備えて構成されている。
前記基体2は、本実施形態ではシリコン基板21上に設けられたトランジスタ22と、トランジスタ22を覆って設けられたSiO2からなる第1下地絶縁膜23と、第1下地絶縁膜23を覆って設けられたSiNからなる第2下地絶縁膜24と、を備えて構成されている。シリコン基板21の表層には素子分離領域25が設けられており、素子分離領域25の間が1つのメモリセルと対応している。
前記トランジスタ22は、シリコン基板21上に設けられたゲート絶縁膜221と、ゲート絶縁膜221上に設けられたゲート電極222と、シリコン基板21表層におけるゲート電極222の両側に設けられたソース領域223及びドレイン領域224と、ゲート電極222の側面に設けられたサイドウォール225と、から構成されている。本実施形態では、ソース領域223上にこれと導通するタングステンからなる第1プラグ26が設けられており、ドレイン領域224上にこれと導通するタングステンからなる第2プラグ27が設けられている。第1プラグ26は、層間絶縁膜6に設けられたタングステンからなる第3プラグ65と電気的に接続されており、第3プラグ65は層間絶縁膜6上に設けられたアルミニウムからなるビット線71と電気的に接続されている。すなわち、トランジスタ22のソース領域223は、ビット線71と電気的に接続されている。
前記強誘電体キャパシタ3は、第2プラグ27上に設けられており、下部電極(第1電極)32と、強誘電体膜33と、上部電極(第2電極)34と、を備えて構成されている。また、本実施形態では、第2プラグ27と強誘電体キャパシタ3との間にTiAlNからなる下地導電部31が設けられている。
本実施形態では、下部電極32は下地導電部31上に順次設けられたIr(イリジウム)膜、IrOx(イリジウム酸化物)膜、Pt(プラチナ)膜から構成されており、下地導電部31及び第2プラグ27を介してドレイン領域224に電気的に接続されている。
強誘電体膜33は、下部電極32上に設けられており、強誘電体材料からなるものである。代表的な強誘電体材料としては、ABO3の一般式で示されるペロブスカイト型の結晶構造を有する材料、具体的にはPZT(Pb(Zr、Ti)O3)やPLZT((Pb、La)(Zr、Ti)O3)、これらにニオブ(Nb)等の金属が加えられたもの等が挙げられる。本実施形態では強誘電体材料として、PZTを用いている。
上部電極34は、強誘電体膜33上に順次設けられたPt膜、IrOx膜、Ir膜から構成されており、後述するプラグ4と電気的に接続されている。
強誘電体膜33は、下部電極32上に設けられており、強誘電体材料からなるものである。代表的な強誘電体材料としては、ABO3の一般式で示されるペロブスカイト型の結晶構造を有する材料、具体的にはPZT(Pb(Zr、Ti)O3)やPLZT((Pb、La)(Zr、Ti)O3)、これらにニオブ(Nb)等の金属が加えられたもの等が挙げられる。本実施形態では強誘電体材料として、PZTを用いている。
上部電極34は、強誘電体膜33上に順次設けられたPt膜、IrOx膜、Ir膜から構成されており、後述するプラグ4と電気的に接続されている。
このように、上部電極34及び下部電極32は、互いに異なる材料からなる膜が複数積層されたものとしてもよく、上部電極34や下部電極32に機能性を付与することができる。例えば、強誘電体膜33と上部電極34と、あるいは強誘電体膜33と下部電極32との間等の密着性を高める機能や、酸素バリア膜や水素バリア膜としての機能、強誘電体膜33の結晶配向性を高める機能等を付与することが考えられる。
本実施形態では、強誘電体キャパシタ3の上部電極34と前記プラグ4と間に、導電性の第1保護膜45が設けられている。第1保護膜45は、本実施形態ではTiAlNからなるものであり、プラグ4あるいは強誘電体キャパシタ3を形成する際に、強誘電体キャパシタ3側をエッチングから保護するようになっている。また、TiAlNは酸素バリア性や水素バリア性を有する材料であるので、プラグ4がその底面側から酸化されることや、強誘電体キャパシタ3がその上面側から還元されることが防止できるようになっている。
プラグ4は、その材料として、一般的な強誘電体メモリ装置の導電部や配線等に用いられる導電材料、例えばAl、Ir、IrOx、Pt、TiN、TiAlN等を用いることができ、本実施形態ではTiNを材料に用いている。また、プラグ4は、第1保護膜45を介して強誘電体キャパシタ3の上部電極34と導通するようになっており、その上面がグランド線72に直接接触することで、これと導通するようになっている。すなわち、強誘電体キャパシタ3の上部電極34及びグランド線72は、プラグ4、第1保護膜45を介して電気的に接続されている。
水素バリア膜5は、水素バリア性を有する絶縁材料、例えばAlOx(アルミニウム酸化物)からなるものである。このように本実施形態では、プラグ4の側面を覆う第1水素バリア膜と、強誘電体キャパシタの側面を覆う第2水素バリア膜と、第1保護膜45の側面及び上面を覆う第3水素バリア膜と、が同一の材料からなることで同一の材質からなるものとなっている。また、これら水素バリア膜は連続的に設けられており、第1水素バリア膜、第2水素バリア膜、第3バリア膜が一体となり水素バリア膜5を構成している。当然ながら、水素バリア膜5は、材質の違いや接続部等の隙間がないものとなっている。強誘電体キャパシタ3の強誘電体膜33は、先述のように酸化物からなっているので、水素ガス等の還元ガスに曝されると還元され劣化してしまうが、強誘電体キャパシタ3を水素バリア膜5で覆うことによりその劣化を防止できるようになっている。
以上のような構成により、前記トランジスタ22のゲート電極222に電圧が印加されると、ソース領域223とドレイン領域224との間に電界が印加されてチャネルがオンとなり、ここに電流を流すことが可能となる。チャネルがオンとされると、ソース領域223と電気的に接続された前記ビット線71からの電気信号は、ドレイン領域224に伝達され、さらにドレイン電極224と電気的に接続された前記強誘電体キャパシタ3の下部電極32に伝達される。そして、強誘電体キャパシタ3の上部電極34と下部電極32との間に電圧を印加することができ、強誘電体膜33に電荷(データ)を蓄積させることができる。このように、強誘電体キャパシタ3への電気信号をトランジスタ22でスイッチングすることにより、強誘電体メモリ装置1は、データ(電荷)を読出しあるいは書込みすることができるようになっている。
(変形例)
図2(a)、(b)は、プラグ4の構成に関して変形例を示す要部断面図である。
図2(a)に示す変形例1が前記実施形態と異なるところは、強誘電体キャパシタ3の上部電極34上の平坦部と平坦部上の突起部とからなる凸形状としている点と、前記第1保護膜45を設けることなく、前記平坦部を第1保護膜として機能させている点である。なお、平坦部の側面と突起部の側面との間の平坦部上面は、プラグ4の側面に含まれるものとする。
図2(b)に示す変形例2は、変形例1の平坦部を設けずに、上部電極34と底面側で接触する突起部のみをプラグ4としたものである。
図2(a)、(b)は、プラグ4の構成に関して変形例を示す要部断面図である。
図2(a)に示す変形例1が前記実施形態と異なるところは、強誘電体キャパシタ3の上部電極34上の平坦部と平坦部上の突起部とからなる凸形状としている点と、前記第1保護膜45を設けることなく、前記平坦部を第1保護膜として機能させている点である。なお、平坦部の側面と突起部の側面との間の平坦部上面は、プラグ4の側面に含まれるものとする。
図2(b)に示す変形例2は、変形例1の平坦部を設けずに、上部電極34と底面側で接触する突起部のみをプラグ4としたものである。
次に、本発明に係る半導体装置の製造方法の一実施形態を、前記強誘電体メモリ装置1を製造する方法を例として説明する。
図3(a)〜(c)、図4(a)〜(c)、図5(a)、(b)は、図1に示した強誘電体メモリ装置1の製造方法を示す断面工程図である。なお、図3(b)、(c)、図4(a)〜(c)、図5(a)では、トランジスタ22等の下部構造を省略し要部のみを示している。
まず、図3(a)に示すように、公知の方法等を用いて基体2を形成する。具体的には、例えばシリコン基板21にLOCOS法やSTI法等で素子分離領域25を形成し、素子分離領域25の間におけるシリコン基板21上に熱酸化法等でゲート絶縁膜221を形成する。そして、ゲート電極222上に多結晶シリコン等からなるゲート電極222を形成する。そして、素子分離領域25とゲート電極222との間におけるシリコン基板21の表層に不純物を注入してドープ領域223、224を形成する。そして、エッチバック法等を用いてサイドウォール225を形成する。本実施形態では、ドープ領域223をソース領域として機能させ、ドープ領域224をドレイン領域として機能させる。
そして、トランジスタ22が形成されたシリコン基板21上に、例えばCVD法でSiO2を成膜して第1下地絶縁膜23を形成し、この上にSiNを成膜して第2下地絶縁膜24を形成する。そして、ソース領域223上とドレイン領域224上とにおける第1下地絶縁膜23及び第2下地絶縁膜24をエッチングして、ソース領域223を露出させる貫通孔とドレイン領域224を露出させる貫通孔とを形成する。そして、これら貫通孔内のそれぞれに、例えばTiとTiNをスパッタリング法で順次成膜して、密着層(図示略)を形成する。
そして、前記貫通孔内を含む第2下地絶縁膜24上の全面に、例えばCVD法でタングステンを成膜して前記貫通孔内にタングステンを埋め込み、第2下地絶縁膜24上をCMP法等で研磨することにより、第2下地絶縁膜24上のタングステンを除去する。このようにして前記貫通孔内にそれぞれ第1プラグ26、第2プラグ27を埋設する。SiNからなる第2下地絶縁膜24は、SiO2からなる第1下地絶縁膜23よりCMP法における研磨速度が低いので、第1下地絶縁膜23上がCMP法で過剰に研磨されることを防止することができる。
次に、図3(b)に示すように、前記基体2の第2下地絶縁膜24上に、強誘電体キャパシタ3の材料膜32a、33a、34aと、プラグ4の材料膜4aを形成する。本実施形態では、まず強誘電体キャパシタ3の下地となる下地導電部31の材料膜31aとして、例えばTiAlNをスパッタリング法で形成する。そして、この上に下部電極32の材料膜32aとして、例えばIr(イリジウム)、IrOx(イリジウム酸化物)、Pt(プラチナ)をスパッタリング法で順次成膜する。そして、この上に強誘電体膜33の材料膜33aとして、例えば(Pb(Zi,Ti)O3(チタン酸ジルコン酸鉛、以下PZTと称す)をゾルゲル法(CSD法)やスパッタリング法、MOCVD法等で成膜する。そして、この上に上部電極34の材料膜34aとして、例えばPt、IrOx、Irをスパッタリング法で順次成膜する。
そして、本実施形態では、上部電極34の材料膜34a上に、導電性の第1保護膜45をスパッタリング法で形成する。スパッタリング法によれば非還元雰囲気で成膜できるので、強誘電体膜33の材料膜33aを劣化させることなく第1保護膜45を形成することができる。そのため、第1保護膜45の材料としては、スパッタリング法で成膜可能なものが好ましく、本実施形態ではTiAlNを用いている。TiAlNは水素バリア性を有しているので、TiAlNを用いることにより強誘電体膜33の劣化を防止する効果も得られる。
そして、第1保護膜45上にプラグ4の材料膜4aを形成する。プラグ4の材料としては、Al、Ir、IrOx、TiN等を少なくとも1つ含み、スパッタリング法で成膜可能なものが好ましく、また、層間絶縁膜6(図1参照)よりも、CMP法による研磨の研磨速度が小さい材料や、第1保護膜45よりもエッチングレートが大きい材料が好ましい。本実施形態ではTiNをスパッタリング法で成膜して、プラグ4の材料膜4aを形成する。
例えば、層間絶縁膜6を形成した後にこれに貫通孔を形成し、貫通孔内にプラグ(プラグ)を形成するには、貫通孔内に良好にプラグ材料を埋め込むために、CVD法を用いる必要がある。CVD法では還元雰囲気で成膜するので、強誘電体膜あるいはその材料膜が還元され劣化してしまう。
ところが、本発明の方法では、露出した上部電極34の材料膜34a上にプラグ4の材料膜4aを形成するので、成膜方法としてスパッタリング法を用いることができる。スパッタリング法によれば、非還元雰囲気でプラグ4の材料膜4aを形成することができるので、先に形成した強誘電体膜33の材料膜33aが還元されることがなく、強誘電体膜33の材料膜33aに酸素欠損を生じることがない。
例えば、層間絶縁膜6を形成した後にこれに貫通孔を形成し、貫通孔内にプラグ(プラグ)を形成するには、貫通孔内に良好にプラグ材料を埋め込むために、CVD法を用いる必要がある。CVD法では還元雰囲気で成膜するので、強誘電体膜あるいはその材料膜が還元され劣化してしまう。
ところが、本発明の方法では、露出した上部電極34の材料膜34a上にプラグ4の材料膜4aを形成するので、成膜方法としてスパッタリング法を用いることができる。スパッタリング法によれば、非還元雰囲気でプラグ4の材料膜4aを形成することができるので、先に形成した強誘電体膜33の材料膜33aが還元されることがなく、強誘電体膜33の材料膜33aに酸素欠損を生じることがない。
次に、例えば公知のレジスト技術及びフォトリソグラフィ法等を用いて、プラグ4の材料膜4a上にレジストパターンM1を形成する。そして、レジストパターンM1をマスクとし、例えばCF4及びO2をエッチングガスとしてプラグ4の材料膜4aをエッチングする。先述したようにプラグ4の材料膜4aはTiNで形成しており、そのエッチングレートはエッチングガス中の酸素量に大きく依存するので、酸素量を制御することによりプラグ4の材料膜4aがエッチングされる量を高精度に制御することができる。
本実施形態では、エッチング時間及びエッチングガス中の酸素量を制御することにより、第1保護膜45が除去されないようにプラグ4の材料膜4aをエッチングして、図3(c)に示すようなプラグ4を形成する。このようにして、上部電極34の材料膜34aがエッチングによりダメージを受けることや、オーバーエッチングされることを防止することができ、上部電極34の材料膜34aに表面あれや膜減りを生じることが防止される。なお、プラグ4の材料膜4aのエッチングレートが、第1保護膜45よりも大きい場合には、第1保護膜45をエッチングのストッパーとして機能させることもできる。
次に、図4(a)に示すように、プラグ4とその周辺の第1保護膜45を覆って、例えばレジストパターンからなる第2保護膜M2を形成する。このレジストパターンは、公知のレジスト技術及びフォトリソグラフィ法等を用いて形成することができる。そして、第2保護膜M2をマスクとして第1保護膜45、材料膜34a、33a、32a、31aを順次エッチングして、強誘電体キャパシタ3及び下地導電部31を形成する。このようにすれば、プラグ4が第2保護膜M2に保護されてエッチングされないので、プラグ4の厚さを所定の厚さに保持することができ、厚さのマージンを大きくとってプラグ4の材料膜4aを厚く形成しておく必要がない。したがって、プラグ4の材料膜4aの成膜時間が長時間化することが回避される。
次に、下地導電部31、強誘電体キャパシタ3、第1保護膜45、及びプラグ4を含む第2下地絶縁膜24上の全面に、水素バリア膜5の材料膜として例えばAlOx膜(図示略)をスパッタリング法で形成する。そして、図4(b)に示すように、公知のレジスト技術及びエッチング技術等を用いて前記AlOx膜をパターニングし、強誘電体キャパシタ3の側面、及びプラグ4の上面及び側面、さらに本実施形態では、プラグ4の形成部を除く第1保護膜45の上面及び側面、下地導電部31の側面、強誘電体キャパシタ3周辺の第2下地絶縁膜24を覆って、水素バリア膜5を形成する。
次に、図4(c)に示すように、水素バリア膜5を含む前記第2下地絶縁膜24上を覆って、例えばTEOS等を原料ガスに用いたCVD法によりSiO2を堆積させて、層間絶縁膜6を形成する。一般に、層間絶縁膜6の原料ガス(TEOS)が化学反応する際には、水素ガスや水蒸気等の還元ガスが発生する。前記強誘電体キャパシタ3の強誘電体膜33は、酸化物(本実施形態ではPZT)からなっており、したがって還元ガスに還元されると酸素欠損が引き起こされ、強誘電体膜33は強誘電体特性が損なわれて劣化してしまう。しかしながら、強誘電体キャパシタ3は水素バリア膜5に覆われており還元ガスに曝されないので、強誘電体膜33が劣化することなく層間絶縁膜6を形成することができる。
次に、図5(a)に示すように、層間絶縁膜6の上面側を薄厚化する薄厚化処理を行って、プラグ4の上面を露出させる。本実施形態では、層間絶縁膜6の上面側をCMP法で研磨し、プラグ4を研磨のストッパーとして機能させて薄厚化処理を行っている。すなわち、プラグ4の上面が露出すると、TiNからなるプラグ4の研磨速度はSiO2からなる研磨速度よりも格段に遅いので、研磨速度が急激に低下する。したがって、研磨速度の変化を検知して薄厚化処理の終点決定に用いることができ、層間絶縁膜6の厚さを高精度とすることができる。また、プラグ4の上面が露出したことを検知するので、プラグ4の上面を確実に露出させることができるとともに、プラグ4が過度に研磨されることを防止することもできる。
次に、層間絶縁膜6の前記第1プラグ26上に、これと導通する第3プラグ65を形成する。具体的には、第1プラグ26等と同様に、第1プラグ26を露出させる貫通孔を形成し、この貫通孔内に例えばTiとTiNを順次スパッタリング法で成膜して、密着層(図示略)を形成する。そして、前記貫通孔内を含む層間絶縁膜6上の全面に、例えばCVD法でタングステンを成膜して前記貫通孔内にタングステンを埋め込み、層間絶縁膜6上をCMP法等で研磨することにより、層間絶縁膜6上のタングステンを除去する。このようにして前記貫通孔内に第3プラグ65を埋設する。
そして、第3プラグ65が形成された層間絶縁膜6上に例えば、アルミニウムをスパッタリング法等で成膜し、この膜を公知のレジスト技術及びエッチング技術等を用いてパターニングして、前記第3プラグ65と導通するビット線71と、前記第4プラグ7と導通するグランド線(上部配線)72と、を形成する。先述したように、接続配線部4の上面が確実に露出するようにしているので、プラグ4とグランド線72とを導通させることが容易化される。このようにして、強誘電体メモリ装置1を製造することができる。
以上のような本発明の半導体装置の製造方法によれば、層間絶縁膜6よりも先にプラグ4を形成するので、非還元雰囲気でプラグ4を形成することができ、強誘電体膜33が還元され劣化することない。したがって、良好なヒステリシス特性の強誘電体キャパシタ3を形成することができ、これを備えた良好な半導体装置(強誘電体メモリ装置)1を製造することができる。
また、プラグ4を形成する際に強誘電体膜33が劣化されないので、バリアメタル等を形成する必要がなく、また強誘電体キャパシタ3上の層間絶縁膜6に貫通孔を形成しないので、この工程も省略することができる。このように、工程数を減らすことができるので、効率よく強誘電体メモリ装置1を製造することができる。
また、プラグ4を形成する際に強誘電体膜33が劣化されないので、バリアメタル等を形成する必要がなく、また強誘電体キャパシタ3上の層間絶縁膜6に貫通孔を形成しないので、この工程も省略することができる。このように、工程数を減らすことができるので、効率よく強誘電体メモリ装置1を製造することができる。
以上のような製造方法で製造された本発明の半導体装置(強誘電体メモリ装置)1は、良好なヒステリシス特性の強誘電体キャパシタ3を備えているので、良好なものとなっている。また、強誘電体キャパシタ3と層間絶縁膜6との間、及びプラグ4と層間絶縁膜6との間に、同じ材料からなる水素バリア膜5が連続して設けられているので、層間絶縁膜6中に残留した還元ガスが強誘電体キャパシタ3側に侵入することが確実に防止される。したがって、強誘電体膜33が劣化することが防止され、強誘電体キャパシタ3の特性低下が防止されている。よって、これを備えた強誘電体メモリ装置1は、高信頼性かつ長寿命のものとなっている。
なお、前記実施形態では、スタック型の強誘電体メモリ装置1を採用したが、プレーナ型等を採用してもよい。また、前記実施形態では、第1保護膜45上にプラグ4を形成したが、図2(a)に示した変形例1のように、第1保護膜45を形成せずにプラグ4の一部を第1保護膜45として機能させてもよい。また、プラグ4との間でエッチングの選択比を確保できる材料で、上部電極34の最上層を形成する場合には、上部電極34の最上層をストッパーとして機能させることができるので、図2(b)に示した変形例のように、平坦部を形成せずにプラグ4を構成することもできる。
また、前記実施形態では、強誘電体キャパシタ3及び下地導電部31を形成する際のエッチングにおいて、第2保護膜M2をマスクとして機能させたが、パターニングされた第1保護膜45をマスクとしたエッチングにより強誘電体キャパシタ3及び下地導電部31を形成することもできる。また、第1保護膜45及び第2保護膜M2を併用してマスクとして機能させてもよく、例えば第2保護膜M2を主としてマスクとして機能させ、これがエッチングで除去された際に前記第1保護膜45をマスクとして機能させるようにしてもよい。
1・・・強誘電体メモリ装置(半導体装置)、2・・・基体、3・・・強誘電体キャパシタ、32・・・下部電極(第1電極)、32a・・・下部電極(第1電極)の材料膜、33・・・強誘電体膜、33a・・・強誘電体膜の材料膜、34・・・上部電極(第2電極)、34a・・・上部電極(第2電極)の材料膜、4・・・プラグ、4a・・・プラグの材料膜、45・・・第1保護膜、5・・・水素バリア膜、6・・・層間絶縁膜、71・・・グランド線(上部配線)、M1・・・レジストパターン、M2・・・第2保護膜(レジストパターン)
Claims (15)
- 基板上方に第1電極の材料膜を堆積する工程と、
前記第1電極の材料膜上に強誘電体膜の材料膜を堆積する工程と、
前記強誘電体膜の材料膜上に第2電極の材料膜を堆積する工程と、
前記第2電極の材料膜上方にプラグの材料膜を堆積する工程と、
前記プラグの材料膜をエッチングすることによって、プラグを形成する工程と、
前記第1電極の材料膜、前記強誘電体膜の材料膜及び前記第2電極の材料膜をエッチングすることによって、第1電極、強誘電体膜及び第2電極を有する強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタ及び前記プラグの上方に層間絶縁膜を形成する工程と、
前記プラグの上面を露出させる工程と、
前記プラグの上面を露出させた後に、前記層間絶縁膜上に該プラグと導通する配線を形成する工程と、を有することを特徴とする半導体装置の製造方法。 - 前記プラグを形成する工程と前記層間絶縁膜を形成する工程との間に、前記プラグ及び前記強誘電体キャパシタを覆うように絶縁性の水素バリア膜を形成する工程を有することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記プラグの上面を露出する工程は、前記層間絶縁膜をCMP法で研磨することで行われることを特徴とする請求項1又は2に記載の半導体装置の製造方法。
- 前記第2電極の材料膜を形成する工程と前記プラグの材料膜を形成する工程との間に、該第2電極の材料膜上に第1保護膜の材料膜を堆積する工程を有し、
前記プラグを形成する工程は、前記第2電極の材料膜上に前記第1保護膜の材料膜が形成された状態で行われることを特徴とする請求項1〜3のいずれか一項に記載の半導体装置の製造方法。 - 前記強誘電体キャパシタを形成する工程は、前記プラグを覆う第2保護膜を形成する工程と、該第2保護膜をマスクとしたエッチングを用いることによって該強誘電体キャパシタを形成する工程と、を有することを特徴とする請求項1〜4のいずれか一項に記載の半導体装置の製造方法。
- 前記プラグは、Al、Ir、IrOx及びTiNの少なくとも1つを含む材料で形成することを特徴とする請求項1〜5のいずれか一項に記載の半導体装置の製造方法。
- 前記第1保護膜は、TiAlNを含む材料で形成することを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記第2保護膜は、レジストで形成することを特徴とする請求項5に記載の半導体装置の製造方法。
- 前記絶縁性の水素バリア膜は、アルミニウム酸化物で形成することを特徴とする請求項2に記載の半導体装置の製造方法。
- 基板と、
前記基板上方に形成された第1電極と該第1電極上に形成された強誘電体膜と該強誘電体膜上に形成された第2電極とを有する強誘電体キャパシタと、
前記強誘電体キャパシタ上方に形成されたプラグと、
前記プラグの側面に形成された絶縁性の第1水素バリア膜と、
前記強誘電体キャパシタの側面に形成された第2水素バリア膜と、を有し、
前記第1水素バリア膜と前記第2水素バリア膜とは、同一の材質からなることを特徴とする半導体装置。 - 前記第1水素バリア膜及び前記第2水素バリア膜は、アルミニウム酸化物からなることを特徴とする請求項10に記載の半導体装置。
- 前記第2電極と前記プラグとの間に形成された第1保護膜と、
前記第1保護膜の側面及び上面に形成された第3水素バリア膜と、を有し、
前記第1水素バリア膜、前記第2水素バリア膜及び前記第3水素バリア膜は、同一の材質からなることを特徴とする請求項10記載の半導体装置。 - 前記第1水素バリア膜、前記第2水素バリア膜及び前記第3水素バリア膜は、連続して形成されていることを特徴とする請求項12に記載の半導体装置。
- 前記第1水素バリア膜、前記第2水素バリア膜及び前記第3水素バリア膜は、アルミニウム酸化物からなることを特徴とする請求項12又は13に記載の半導体装置。
- 前記プラグは、Al、Ir、IrOx及びTiNの少なくとも1つを含む材料からなることを特徴とする請求項10〜14にいずれか一項に記載の半導体装置。
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Application Number | Priority Date | Filing Date | Title |
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JP2009071022A true JP2009071022A (ja) | 2009-04-02 |
Family
ID=40606976
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Country Status (1)
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JP (1) | JP2009071022A (ja) |
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---|---|---|---|---|
US8258597B2 (en) | 2010-03-26 | 2012-09-04 | Seiko Epson Corporation | Pyroelectric detector, pyroelectric detection device, and electronic instrument |
US8362584B2 (en) | 2010-06-25 | 2013-01-29 | Seiko Epson Corporation | Pyroelectric detector, pyroelectric detection device, and electronic instrument |
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US8563933B2 (en) | 2010-01-26 | 2013-10-22 | Seiko Epson Corporation | Thermal detector, thermal detector device, electronic instrument, and method of manufacturing thermal detector |
US8581192B2 (en) | 2010-03-26 | 2013-11-12 | Seiko Epson Corporation | Pyroelectric detector and method for manufacturing same, pyroelectric detection device, and electronic instrument |
US8610064B2 (en) | 2010-05-10 | 2013-12-17 | Seiko Epson Corporation | Thermal detector, thermal detector device, and electronic instrument |
US8736010B2 (en) | 2010-06-28 | 2014-05-27 | Seiko Epson Corporation | Pyroelectric detector, pyroelectric detection device, and electronic instrument |
US8851748B2 (en) | 2010-01-26 | 2014-10-07 | Seiko Epson Corporation | Thermal detector, thermal detector device, electronic instrument, and method of manufacturing thermal detector |
US9182288B2 (en) | 2010-03-26 | 2015-11-10 | Seiko Epson Corporation | Thermal detector, thermal detection device, and electronic instrument |
-
2007
- 2007-09-13 JP JP2007237639A patent/JP2009071022A/ja not_active Withdrawn
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8563933B2 (en) | 2010-01-26 | 2013-10-22 | Seiko Epson Corporation | Thermal detector, thermal detector device, electronic instrument, and method of manufacturing thermal detector |
US8851748B2 (en) | 2010-01-26 | 2014-10-07 | Seiko Epson Corporation | Thermal detector, thermal detector device, electronic instrument, and method of manufacturing thermal detector |
US8258597B2 (en) | 2010-03-26 | 2012-09-04 | Seiko Epson Corporation | Pyroelectric detector, pyroelectric detection device, and electronic instrument |
US8581192B2 (en) | 2010-03-26 | 2013-11-12 | Seiko Epson Corporation | Pyroelectric detector and method for manufacturing same, pyroelectric detection device, and electronic instrument |
US8907285B2 (en) | 2010-03-26 | 2014-12-09 | Seiko Epson Corporation | Pyroelectric detector and method for manufacturing same, pyroelectric detection device, and electronic instrument |
US8916948B2 (en) | 2010-03-26 | 2014-12-23 | Seiko Epson Corporation | Pyroelectric detector, pyroelectric detection device, and electronic instrument |
US9140610B2 (en) | 2010-03-26 | 2015-09-22 | Seiko Epson Corporation | Pyroelectric detector and method for manufacturing same, pyroelectric detection device, and electronic instrument |
US9182288B2 (en) | 2010-03-26 | 2015-11-10 | Seiko Epson Corporation | Thermal detector, thermal detection device, and electronic instrument |
US8610064B2 (en) | 2010-05-10 | 2013-12-17 | Seiko Epson Corporation | Thermal detector, thermal detector device, and electronic instrument |
US8362584B2 (en) | 2010-06-25 | 2013-01-29 | Seiko Epson Corporation | Pyroelectric detector, pyroelectric detection device, and electronic instrument |
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