JP2009188243A - 強誘電体メモリ装置及びその製造方法 - Google Patents

Abstract

【課題】コンタクトホールへのプラグ導電部の埋設時などに、水素バリア膜と上部電極との界面を通って水素が侵入し、強誘電体膜が特性劣化してしまうのを防止した、強誘電体メモリ装置とその製造方法を提供する。
【解決手段】基板２１上方に設けられた第１電極３２、強誘電体膜３３、第２電極３４を有する強誘電体キャパシタ３と、強誘電体キャパシタ３の第２電極３４の上面を覆って形成された水素トラップ膜４と、水素トラップ膜４及び強誘電体キャパシタの側面とを覆って設けられた絶縁性水素バリア膜５と、絶縁性水素バリア膜５を覆って設けられた層間絶縁膜６と、層間絶縁膜６と絶縁性水素バリア膜５と水素トラップ膜４とを貫通して第２電極３４に通じるコンタクトホール７０と、コンタクトホール７０内に設けられたプラグ導電部７と、を含む強誘電体メモリ装置１。
【選択図】図１

Description

本発明は、強誘電体メモリ装置及びその製造方法に関する。

強誘電体メモリ装置（ＦｅＲＡＭ）は、低電圧および高速動作が可能な不揮発性メモリであり、メモリセルを１トランジスタ／１キャパシタ（１Ｔ／１Ｃ）で構成することができる。したがって、ＤＲＡＭなみの集積化が可能であり、大容量不揮発性メモリとして期待されている。

このような強誘電体メモリ装置における強誘電体キャパシタでは、その強誘電体膜が、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｉ，Ｔｉ）Ｏ_３；ＰＺＴ）やタンタル酸ビスマスストロンチウム（ＳｒＢｉ_２Ｔａ_２Ｏ_９；ＳＢＴ）等の強電体材料によって形成されている。しかし、このような材料からなる強誘電体膜は、強誘電体メモリ装置の製造過程で発生する水素によって還元され、その強誘電体特性が容易に劣化してしまう。そこで、従来では水素による特性劣化防止のため、強誘電体キャパシタの外周にアルミニウム酸化物等の絶縁性の水素バリア膜を設けている（例えば、特許文献１参照）。
特開２００７−２４２９２９号公報

ところが、このように水素バリア膜を形成しても、特に強誘電体キャパシタにおける上部電極に対して電圧印加・電荷取出しのためにコンタクトホールを形成する必要上、強誘電体キャパシタ全体を水素バリア膜で完全に覆うことはできず、したがってある程度の水素ダメージが避けられないのが現状である。すなわち、前記のコンタクトホールを形成した後、通常はここにタングステン（Ｗ）からなるプラグ導電部を埋設するが、このタングステンの成膜時に、その雰囲気中に水素が存在してしまうからである。

この雰囲気中の水素については、コンタクトホールを通って上部電極上に至り、さらに上部電極中を拡散する水素に対しては、上部電極として水素バリア機能を有する材料を用いることで、これが強誘電体膜に到達するのを防止することができる。しかし、低抵抗かつ水素バリア機能を有する材料は今のところ提供されていない。したがって、水素バリア機能を有する材料のみで上部電極を形成するのは、電極としての機能を考えた場合に現実的ではない。よって、特にコンタクトホールに埋設されたプラグ導電部とのコンタクト抵抗を低減化するため、上部電極の最上面には、実質的に水素バリア機能がない、低抵抗の導電材料を用いるのが一般的である。

ところが、このような構造では、特に水素バリア膜となるアルミニウム酸化物等の酸化膜と、上部電極の最上層に用いられる低抵抗の導電材料、例えば高融点金属との間は密着性が低いことなどから、水素バリア膜と上部電極との界面が水素の侵入経路になってしまい、この界面を通って水素が強誘電体膜に容易に到達してしまう。しかしながら、このような界面を拡散経路とする水素の侵入に対し、有効な防止策がとられていないのが現状である。

本発明は前記課題を解決するためになされたもので、特にコンタクトホールへのプラグ導電部の埋設時などに、水素バリア膜と上部電極との界面を通って水素が侵入し、強誘電体膜を還元させることでその強誘電体特性を劣化させてしまうことを防止した、強誘電体メモリ装置とその製造方法を提供することにある。

本発明の強誘電体メモリ装置は、基板上方に設けられた第１電極と該第１電極上に設けられた強誘電体膜と該強誘電体膜上に設けられた第２電極とを有する強誘電体キャパシタと、
前記強誘電体キャパシタの前記第２電極の上面を覆って形成された水素トラップ膜と、
前記水素トラップ膜の上面及び側面と前記強誘電体キャパシタの側面とを覆って設けられた絶縁性水素バリア膜と、
前記絶縁性水素バリア膜を覆って設けられた層間絶縁膜と、
前記層間絶縁膜と前記絶縁性水素バリア膜と前記水素トラップ膜とを貫通して前記第２電極に通じるコンタクトホールと、
前記コンタクトホール内に設けられたプラグ導電部と、を含むことを特徴としている。

この強誘電体メモリ装置によれば、強誘電体キャパシタの第２電極の上面を覆って水素トラップ膜が設けられ、該水素トラップ膜の上面を覆って絶縁性水素バリア膜が設けられているので、例えばコンタクトホールへのプラグ導電部の埋設時などに、従来のように雰囲気中の水素がコンタクトホール内に侵入し、第２電極と絶縁性水素バリア膜との界面を拡散しようとしても、これら第２電極と絶縁性水素バリア膜との間の水素トラップ膜に容易にトラップされてしまう。したがって、絶縁性水素バリア膜と第２電極との間を通って水素が侵入し、強誘電体膜に到達してしまうことが防止され、強誘電体膜が水素によって還元されることによる強誘電体特性の劣化が防止される。

また、前記強誘電体メモリ装置においては、前記絶縁性水素バリア膜がアルミニウム酸化物からなっているのが好ましい。
このようにすれば、アルミニウム酸化物はカバレッジ性が良いため、水素トラップ膜の上面及び側面と強誘電体キャパシタの側面とを良好に覆うことができる。

また、前記強誘電体メモリ装置においては、前記水素トラップ膜が、イリジウム酸化物、チタン酸化物から選択された少なくとも一種からなるのが好ましい。
このようにすれば、特に絶縁性水素バリア膜がアルミニウム酸化物からなっている場合に、この絶縁性水素バリア膜との間の密着性が高いことから、絶縁性水素バリア膜と上部電極との間を通って水素が侵入するのをより確実に防止することができる。また、第２電極に通じるコンタクトホールを形成する際、絶縁性水素バリア膜をオーバーエッチングすることで容易に水素トラップ膜もエッチングすることできる。

また、前記強誘電体メモリ装置においては、水素トラップ膜の厚さが、２ｎｍ以上２０ｎｍ以下であるのが好ましい。
２０ｎｍ以下の薄さにすることにより、絶縁性水素バリア膜をオーバーエッチングすることによって水素トラップ膜を容易にエッチングすることできる。また、２ｎｍ以上にすることで良好な膜質が得られ、水素トラップ膜としての機能が十分に発揮される。

また、前記強誘電体メモリ装置においては、前記第２電極に、少なくとも導電性金属酸化物膜が含まれているのが好ましい。
導電性金属酸化物膜は水素トラップ性を有するので、上部電極中を拡散しようとする水素に対して、この導電性金属酸化物膜がその水素トラップ性を発揮することにより、水素が強誘電体膜に到達するのが防止される。

また、前記強誘電体メモリ装置においては、第２電極は、少なくともその最表層が金属膜であるのが好ましい。
このようにすれば、この第２電極に接続するプラグ導電部とのコンタクト抵抗が低減化する。また、絶縁性水素バリア膜と水素トラップ膜とを貫通させて第２電極に通じるコンタクトホールを形成する際、特に水素トラップ膜を金属酸化物で形成した場合に、該水素トラップ膜と前記金属膜との間でエッチング比を大きくするのが容易になり、したがって、前記金属膜を絶縁性水素バリア膜および水素トラップ膜に対するエッチングのストッパ層として機能させることができる。

本発明の強誘電体メモリ装置の製造方法は、基板上方に、第１電極層と強誘電体層と第２電極層と水素トラップ層とを積層する工程と、
前記第１電極層と前記強誘電体層と前記第２電極層と前記水素トラップ層とをパターニングして、第１電極と強誘電体膜と第２電極とを含む強誘電体キャパシタと、該強誘電体キャパシタの前記第２電極の上面を覆う水素トラップ膜とを形成する工程と、
前記水素トラップ膜の上面及び側面と前記強誘電体キャパシタの側面とを覆って水素バリア膜を形成する工程と、
前記水素バリア膜を覆って層間絶縁膜を形成する工程と、
前記層間絶縁膜と前記水素バリア膜と前記水素トラップ膜とをエッチングして、前記第２電極に通じるコンタクトホールを形成する工程と、
前記コンタクトホール内に、プラグ導電部を形成する工程と、を含むことを特徴としている。

この強誘電体メモリ装置の製造方法によれば、強誘電体キャパシタの第２電極の上面を覆って水素トラップ膜を形成し、該水素トラップ膜の上面を覆って絶縁性水素バリア膜を形成するので、例えばコンタクトホールへのプラグ導電部の埋設時などに、従来のように雰囲気中の水素がコンタクトホール内に侵入し、第２電極と絶縁性水素バリア膜との界面を拡散しようとしても、この水素を第２電極と絶縁性水素バリア膜との間の水素トラップ膜で容易にトラップすることができる。したがって、絶縁性水素バリア膜と第２電極との間を通って水素が侵入し、強誘電体膜に到達してしまうことを防止することができ、これにより、強誘電体膜が水素によって還元されることによる強誘電体特性の劣化を防止することができる。

また、前記強誘電体メモリ装置の製造方法においては、前記絶縁性水素バリア膜を、アルミニウム酸化物で形成するのが好ましい。
このようにすれば、アルミニウム酸化物はカバレッジ性が良いため、水素トラップ膜の上面及び側面と強誘電体キャパシタの側面とを良好に覆うことができる。

また、前記強誘電体メモリ装置の製造方法においては、前記水素トラップ膜を、イリジウム酸化物、チタン酸化物から選択された少なくとも一種から形成するのが好ましい。
このようにすれば、特に絶縁性水素バリア膜がアルミニウム酸化物からなっている場合に、この絶縁性水素バリア膜との間の密着性が高いことから、絶縁性水素バリア膜と上部電極との間を通って水素が侵入するのをより確実に防止することができる。また、第２電極に通じるコンタクトホールを形成する際、絶縁性水素バリア膜をオーバーエッチングすることで容易に水素トラップ膜もエッチングすることできる。

また、前記強誘電体メモリ装置の製造方法においては、前記水素トラップ膜の厚さを、２ｎｍ以上２０ｎｍ以下にするのが好ましい。
２０ｎｍ以下の薄さにすることにより、絶縁性水素バリア膜をオーバーエッチングすることによって水素トラップ膜を容易にエッチングすることできる。また、２ｎｍ以上にすることで良好な膜質が得られ、水素トラップ膜としての機能が十分に発揮される。

また、前記強誘電体メモリ装置の製造方法においては、前記第２電極が、少なくとも導電性金属酸化物膜を含んでいるのが好ましい。
導電性金属酸化物膜は水素トラップ性を有するので、上部電極中を拡散しようとする水素に対して、この導電性金属酸化物膜がその水素トラップ性を発揮することにより、水素が強誘電体膜に到達するのを防止することができる。

また、前記強誘電体メモリ装置の製造方法においては、前記第２電極は、少なくともその最表層が金属膜であるのが好ましい。
このようにすれば、この第２電極に接続するプラグ導電部とのコンタクト抵抗が低減化する。また、絶縁性水素バリア膜と水素トラップ膜とを貫通させて第２電極に通じるコンタクトホールを形成する際、特に水素トラップ膜を金属酸化物で形成した場合に、該水素トラップ膜と前記金属膜との間でエッチング比を大きくするのが容易になり、したがって、前記金属膜を絶縁性水素バリア膜および水素トラップ膜に対するエッチングのストッパ層として機能させることができる。

以下、本発明を詳しく説明する。
図１は、本発明の強誘電体メモリ装置の一実施形態の、概略構成を示す要部側断面図であり、図１中符号１はスタック型の強誘電体メモリ装置である。この強誘電体メモリ装置１は、基体２上に設けられた強誘電体キャパシタ３と、強誘電体キャパシタ３の上面を覆って設けられた水素トラップ膜４と、水素トラップ膜４の上面及び側面と強誘電体キャパシタ３の側面とを覆って設けられた絶縁性水素バリア膜（以下、水素バリア膜と記す）５と、水素バリア膜５及び基体２を覆って設けられた層間絶縁膜６と、を備えて構成されている。また、本実施形態では、層間絶縁膜６上にアルミニウムからなる配線（ビット線）８１及び配線（グランド線）８２が設けられている。

前記基体２は、本実施形態ではシリコン基板（基板）２１上に設けられたトランジスタ（駆動素子）２２と、トランジスタ２２を覆って設けられたＳｉＯ_２からなる第１下地絶縁膜２３と、第１下地絶縁膜２３を覆って設けられたＳｉＮからなる第２下地絶縁膜２４と、を備えて構成されている。シリコン基板２１の表層には素子分離領域２５が設けられており、素子分離領域２５の間が１つのメモリセルと対応している。

前記トランジスタ２２は、シリコン基板２１上に設けられたゲート絶縁膜２２１と、ゲート絶縁膜２２１上に設けられたゲート電極２２２と、シリコン基板２１表層におけるゲート電極２２２の両側に設けられたソース領域２２３及びドレイン領域２２４と、ゲート電極２２２の側面に設けられたサイドウォール２２５と、から構成されている。本実施形態では、ソース領域２２３上にこれと導通するタングステン（Ｗ）からなる第１プラグ２６が設けられており、ドレイン領域２２４上にこれと導通するタングステンからなる第２プラグ２７が設けられている。第１プラグ２６は、層間絶縁膜６に設けられたタングステンからなる第３プラグ６５と電気的に接続されており、第３プラグ６５は配線８１と電気的に接続されている。すなわち、トランジスタ２２のソース領域２２３は、第１プラグ２６及び第３プラグ６５を介して、配線８１と電気的に接続されている。

前記強誘電体キャパシタ３は、第２プラグ２７上に設けられ、すなわち、前記シリコン基板２１の上方に設けられたもので、下部電極（第１電極）３２と、強誘電体膜３３と、上部電極（第２電極）３４と、を備えて構成されたものである。また、本実施形態では、第２プラグ２７と強誘電体キャパシタ３との間に、バリア層３１が設けられている。このバリア層３１は、第２プラグ２７に導通する導電性のもので、酸素バリア性を有する材料からなり、例えばＴｉＡｌＮ、ＴｉＡｌ、ＴｉＳｉＮ、ＴｉＮ、ＴａＮ、ＴａＳｉＮなどによって形成されたものである。なお、本実施形態ではＴｉＡｌＮによって形成されている。

下部電極３２は、例えばＩｒ（イリジウム）、Ｐｔ（白金）、Ｒｕ（ルテニウム）、Ｒｈ（ロジウム）、Ｐｄ（パラジウム）、Ｏｓ（オスミウム）のうちから少なくとも１種、またはこれらの合金あるいはこれらの酸化物からなっている。なお、この下部電極３２としては、前記したＩｒやＰｔなどの単層膜であっても、積層した多層膜であってもよく、多層膜としては、Ｉｒ膜（又はＰｔ膜）、ＩｒＯｘ（イリジウム酸化物）膜、Ｉｒ膜（又はＰｔ膜）を前記バリア層３１側からこの順に積層してなるものが好適とされる。したがって、本実施形態では、この多層膜（積層膜）が下部電極３２として採用されている。また、この下部電極３２は、バリア層３１及び第２プラグ２７を介してドレイン領域２２４に電気的に接続されている。

強誘電体膜３３は、下部電極３２上に設けられており、強誘電体材料からなるものである。代表的な強誘電体材料としては、ＡＢＯ_３の一般式で示されるペロブスカイト型の結晶構造を有する材料、具体的にはＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ_３）やＰＬＺＴ（（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ_３）、これらにニオブ（Ｎｂ）等の金属が加えられたもの等が挙げられる。本実施形態では、強誘電体材料としてＰＺＴが用いられている。

上部電極３４は、前記した下部電極３２と同様の材料によって形成されたもので、本実施形態では、Ｉｒ膜（又はＰｔ膜）、ＩｒＯｘ（イリジウム酸化物）膜、Ｉｒ膜（又はＰｔ膜）が前記強誘電体膜３３側からこの順に積層されたものとなっている。すなわち、この上部電極３４は、図２に示すように強誘電体膜３３側から順に、Ｉｒ膜又はＰｔ膜からなる低抵抗金属膜３４ａ、ＩｒＯｘ膜からなる金属酸化物膜（導電性金属酸化物膜）３４ｂ、Ｉｒ膜又はＰｔ膜からなる低抵抗金属膜３４ｃが積層された、多層膜によって形成されている。そして、その最表層となる低抵抗金属膜３４ｃに、後述する第４プラグ（プラグ導電部）７が電気的に接続されている。なお、この多層膜からなる上部電極３４は、その厚さが２０ｎｍ〜１００ｎｍ程度、本実施形態では５０ｎｍ程度になっている。

このような上部電極３４や前記の下部電極３２は、異なる材料の膜が複数積層された多層膜となっているので、電極としての機能以外にも、種々の機能を発揮するようになっている。具体的には、強誘電体膜３３と上部電極３４との間、または強誘電体膜３３と下部電極３２との間の密着性を高める機能や、酸素バリア膜や水素バリア膜としての機能、強誘電体膜３３の結晶配向性を高める機能等を発揮するようになっている。

特に、上部電極３４における前記金属酸化物膜３４ｂ、すなわちＩｒＯｘ膜は、水素トラップ性を有するので、上部電極３４中を拡散しようとする水素に対して、この金属酸化物膜３４ｂがその水素トラップ性を発揮することにより、水素が強誘電体膜３３に到達するのを防止することができる。
また、最表層を低抵抗金属膜３４ｃとしたので、この低抵抗金属膜３４ｃに接続する第４プラグ（プラグ導電部）７とのコンタクト抵抗が低減化する。

前記水素トラップ膜４は、金属酸化物などの水素トラップ性を有する材料からなるもので、イリジウム酸化物（ＩｒＯｘ）、チタン酸化物（ＴｉＯｘ）、ジルコニウム酸化物（ＺｒＯｘ）等から選択された少なくとも一種からなっている。特に、イリジウム酸化物（ＩｒＯｘ）及びチタン酸化物（ＴｉＯｘ）は水素トラップ性に優れているため、好適とされる。この水素トラップ膜４は、その厚さが２ｎｍ以上２０ｎｍ以下に形成されているのが好ましい。２０ｎｍ以下の薄さにすることにより、後述するようにコンタクトホールを形成する際、前記水素バリア膜５をオーバーエッチングすることで、この水素トラップ膜４を容易にエッチングすることできるようになる。また、２ｎｍ以上にすることで、良好な膜質が得られ、水素トラップ膜４としての機能が十分に発揮されるようになる。

前記水素バリア膜５は、水素バリア性を有する絶縁材料からなっており、本実施形態では、厚さ２０ｎｍ〜５０ｎｍ程度のＡｌＯｘ（アルミニウム酸化物）からなっている。強誘電体キャパシタ３の強誘電体膜３３は、前述したように酸化物からなっているので、水素ガス等の還元ガスに曝されると還元され劣化してしまう。そこで、強誘電体キャパシタ３及び前記水素トラップ膜４を水素バリア膜５で覆うことにより、水素等による強誘電体キャパシタ３の劣化を防止するようにしている。なお、アルミニウム酸化物はカバレッジ性が良いため、後述するように水素トラップ膜４と強誘電体キャパシタ３の側面とを良好に覆うことができる。

また、強誘電体キャパシタ３上には、図１に示すように層間絶縁膜６、水素バリア膜５、及び水素トラップ膜４を貫通して強誘電体キャパシタ３の上部電極３４に通じるコンタクトホール７０が形成されている。このコンタクトホール７０には、その内壁面を覆ってＴｉやＴｉＮからなる密着層（図示せず）が必要に応じて設けられ、さらにその内部に、タングステンからなる第４プラグ（プラグ導電部）７が埋設されている。第４プラグ７は、上部電極３４の低抵抗金属膜３４ｃに導通しており、また前記配線８２と電気的に接続されている。これにより、強誘電体キャパシタ３の上部電極３４は、配線８２と電気的に接続されている。

以上の構成により、前記トランジスタ２２のゲート電極２２２に電圧が印加されると、ソース領域２２３とドレイン領域２２４との間に電界が印加されてチャネルがオンとなり、ここに電流が流れるようになる。チャネルがオンになると、ソース領域２２３と電気的に接続された前記配線８１からの電気信号がドレイン領域２２４に伝達され、さらにドレイン電極２２４と電気的に接続された前記強誘電体キャパシタ３の下部電極３２に伝達される。そして、強誘電体キャパシタ３の上部電極３４と下部電極３２との間に電圧が印加され、強誘電体膜３３に電荷（データ）が蓄積される。このように、強誘電体キャパシタ３への電気信号をトランジスタ（駆動素子）２２でスイッチング（駆動）することにより、強誘電体メモリ装置１は、データ（電荷）を読出しあるいは書込みすることができるようになっている。

次に、本発明の強誘電体メモリ装置の製造方法の一実施形態を、前記強誘電体メモリ装置１の製造方法に基づいて説明する。
図３（ａ）〜（ｄ）、図４（ａ）〜（ｃ）は、本実施形態の強誘電体メモリ装置の製造方法を示す断面工程図である。なお、これらの図のうちの一部では、トランジスタ２２等の下部構造を省略し、要部のみを示している。

まず、図３（ａ）に示すように、公知の方法等を用いて基体２を形成する。具体的には、例えばシリコン基板（基板）２１にＬＯＣＯＳ法やＳＴＩ法等で素子分離領域２５を形成し、続いて素子分離領域２５間のシリコン基板２１上に熱酸化法等でゲート絶縁膜２２１を形成する。次に、ゲート電極２２２上に多結晶シリコン等からなるゲート電極２２２を形成する。次いで、素子分離領域２５とゲート電極２２２との間におけるシリコン基板２１の表層に不純物を注入し、ドープ領域２２３、２２４を形成する。そして、エッチバック法によってサイドウォール２２５を形成する。本実施形態では、ドープ領域２２３をソース領域として機能させ、ドープ領域２２４をドレイン領域として機能させる。

次いで、トランジスタ２２が形成されたシリコン基板２１上に、例えばＣＶＤ法でＳｉＯ_２を成膜して第１下地絶縁膜２３を形成し、この上に例えばＣＶＤ法でＳｉＮを成膜して第２下地絶縁膜２４を形成する。そして、ソース領域２２３上とドレイン領域２２４上とにおける第１下地絶縁膜２３及び第２下地絶縁膜２４をエッチングして、ソース領域２２３を露出させる貫通孔とドレイン領域２２４を露出させる貫通孔とを形成する。そして、これら貫通孔内のそれぞれに、例えばＴｉとＴｉＮをスパッタリング法で順次成膜して、密着層（図示せず）を形成する。

次いで、前記貫通孔内を含む第２下地絶縁膜２４上の全面に、例えばＣＶＤ法でタングステンを成膜して前記貫通孔内にタングステンを埋め込む。続いて、第２下地絶縁膜２４上をＣＭＰ法等で研磨することにより、第２下地絶縁膜２４上のタングステン及び前記Ｔｉ、ＴｉＮを除去する。このようにして、前記貫通孔内にそれぞれ第１プラグ２６、第２プラグ２７を埋設する。なお、ＳｉＮからなる第２下地絶縁膜２４は、ＳｉＯ_２からなる第１下地絶縁膜２３よりＣＭＰ法における研磨速度が低いので、第１下地絶縁膜２３上がＣＭＰ法で過剰に研磨されることが防止されている。

次に、図３（ｂ）に示すように、前記基体２の第２下地絶縁膜２４上に、強誘電体キャパシタ３の材料層を形成する。本実施形態では、まず強誘電体キャパシタ３の下地となるバリア層３１の材料層３１ａとして、ＴｉＡｌＮ（チタンアルミナイトライド）をスパッタリング法で形成する。次いで、この上に下部電極３２の材料層（第１電極層）３２ａとして、例えばＩｒ（イリジウム）、ＩｒＯｘ（イリジウム酸化物）、Ｐｔ（プラチナ）をスパッタリング法で順次成膜する。次いで、この上に強誘電体膜３３の材料層（強誘電体層）３３ａとして、（Ｐｂ（Ｚｉ，Ｔｉ）Ｏ_３（ＰＺＴ）をゾルゲル法（ＣＳＤ法）やスパッタリング法、ＭＯＣＶＤ法等で成膜する。次いで、この上に上部電極３４の材料層（第２電極層）３４ａとして、例えばＰｔ、ＩｒＯｘ、Ｉｒをスパッタリング法で順次成膜する。さらに、本実施形態では、上部電極３４の材料膜３４ａの上に、水素トラップ膜４の材料層（水素トラップ層）４ａとして、イリジウム酸化物（ＩｒＯｘ）あるいはチタン酸化物（ＴｉＯｘ）をスパッタリング法等で成膜する。

次に、図３（ｃ）に示すように、前記材料層３１ａ、３２ａ、３３ａ、３４ａ、４ａ、を一括してパターニングし、バリア層３１、下部電極３２と強誘電体膜３３と上部電極３４とからなる強誘電体キャパシタ３、及び水素トラップ膜４を形成する。具体的には、まず、前記水素トラップ膜４の材料層４ａ上に、公知のレジスト技術及びフォトリソグラフィー法等を用いてレジストパターン（図示せず）やハードマスクを形成する。そして、これらレジストパターンやハードマスクをマスクにして前記材料層４ａ、３４ａ、３３ａ、３２ａ、３１ａを順次エッチングし、水素トラップ膜４、強誘電体キャパシタ３及びバリア層３１を形成する。

次に、これら水素トラップ膜４、強誘電体キャパシタ３、バリア層３１を含む第２下地絶縁膜２４上の全面に、水素バリア膜５の材料層としてＡｌＯｘ膜（図示せず）をスパッタリング法、ＣＶＤ法又はＡＬＣＶＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ ＣＶＤ、原子層堆積）法で形成する。次いで、公知のレジスト技術及びエッチング技術等を用いて、図３（ｄ）に示すように前記ＡｌＯｘ膜をパターニングし、前記水素トラップ膜４の上面及び側面と、強誘電体キャパシタ３の側面、さらにバリア層３１の側面及び強誘電体キャパシタ３周辺の第２下地絶縁膜２４を覆って、水素バリア膜５を形成する。

水素バリア膜５を形成する際にＡＬＣＶＤ法を用いた場合は、カバレッジ性が良くなるため、水素バリア膜５は水素トラップ膜４の上面及び側面、さらには強誘電体キャパシタ３の側面などを良好に覆うようになる。また、従来のように金属膜上に直接設けられる場合に比べ、イリジウム酸化物（ＩｒＯｘ）あるいはチタン酸化物（ＴｉＯｘ）からなる水素トラップ膜４の上に設けられているので、このような金属酸化物に対して良好に密着し、これを覆うようになる。

次に、図４（ａ）に示すように、水素バリア膜５を含む前記第２下地絶縁膜２４上を覆って、例えばＴＥＯＳ等を原料ガスに用いたＣＶＤ法によってＳｉＯ_２を堆積させ、これをＣＭＰ法やエッチバック法等で平坦化して層間絶縁膜６を形成する。一般に、層間絶縁膜６の原料ガス（ＴＥＯＳ）が化学反応する際には、水素ガスや水蒸気等の還元ガスが発生する。前記強誘電体キャパシタ３の強誘電体膜３３は、酸化物（本実施形態ではＰＺＴ）からなっており、したがって還元ガスに還元されると酸素欠損が引き起こされ、強誘電体膜３３は強誘電体特性が損なわれて劣化してしまう。しかしながら、強誘電体キャパシタ３を覆って水素バリア膜５を形成しているので、強誘電体キャパシタ３が還元ガスに曝されることが防止され、強誘電体膜３３が劣化することなく層間絶縁膜６を形成することができる。

次に、図４（ｂ）に示すように、前記強誘電体キャパシタ３上の層間絶縁膜６、水素バリア膜５、及び水素トラップ膜４をエッチングして、強誘電体キャパシタ３の上部電極３４を露出させるコンタクトホール７０を形成する。本実施形態では、まず、層間絶縁膜６上に公知のレジスト技術及びフォトリソグラフィー法等を用いてレジストパターン（図示せず）を形成する。そして、これをマスクとしてドライエッチング法等により、層間絶縁膜６をエッチングし、さらに水素バリア膜５をエッチングする。

また、水素バリア膜５をエッチングする際、特にこの水素バリア膜５をオーバーエッチングすることにより、水素バリア膜５とともに水素トラップ４も一括してエッチングする。水素バリア膜５の厚さを２０ｎｍ〜５０ｎｍ程度としており、一方、水素トラップ膜４の厚さを２０ｎｍ以下にしていることから、水素バリア膜５のエッチング条件で水素トラップ膜４を十分にエッチングすることができるからである。

また、このようにして水素トラップ膜４をエッチングした際、特に水素トラップ膜４を金属酸化物で形成し、上部電極３４の最表層を金属膜（低抵抗金属膜３４ｃ）としているので、この金属膜を、水素バリア膜５および水素トラップ膜４に対するエッチングのストッパ層として機能させることができる。金属酸化物からなる水素トラップ膜４と金属膜（低抵抗金属膜３４ｃ）との間で、エッチング比が十分に大きくとれるからである。

次に、図４（ｃ）に示すように、コンタクトホール７０内に露出した上部電極３４に導通するようにして、第４プラグ（プラグ導電部）７を埋設する。なお、必要に応じて、この第４プラグ（プラグ導電部）７の埋設に先立ち、上部電極３４上及びコンタクトホール７０の内壁面を覆って、Ｔｉ及びＴｉＮを密着層として形成してもよい。
第４プラグ（プラグ導電部）７を埋設するには、まず、コンタクトホール７０内を含む層間絶縁膜６の全面に、ＣＶＤ法でタングステン（Ｗ）を成膜してコンタクトホール７０内にタングステンを埋め込む。続いて、層間絶縁膜６上をＣＭＰ法で研磨しつつ平坦化することにより、層間絶縁膜６上のタングステンを除去して、第４プラグ７をコンタクトホール７０内に埋設する。

このようにしてタングステンをＣＶＤ法で成膜すると、前述したようにこのタングステンの成膜時にはその雰囲気中に水素が存在するようになるため、従来ではこの水素によって強誘電体膜３３が一部還元されて酸素欠損が引き起こされ、強誘電体特性が劣化していた。しかしながら、本発明では、上部電極３４と水素バリア膜５との間に水素トラップ膜４を設けているので、雰囲気中の水素がコンタクトホール７０内に侵入し、上部電極３４と水素バリア膜５との界面を拡散しようとしても、この水素をこれら上部電極３４と水素バリア膜５との間の水素トラップ膜４によって容易にトラップすることができる。

すなわち、従来ではコンタクトホール７０から侵入した水素が、上部電極３４の上面と水素バリア膜５との界面を通って上部電極３４の側面側に回り込み、さらに上部電極３４の側面と水素バリア膜５との界面を通って強誘電体膜３３に到達し、この強誘電体膜３３を一部還元していた。これに対して本発明では、上部電極３４と水素バリア膜５との間に水素トラップ膜４を設け、これによって上部電極３４の上面と水素バリア膜５との界面を通る水素をその経路中で確実にトラップし、上部電極３４の側面側に回り込まないようにしている。つまり、コンタクトホール７０から上部電極３４の側面にまで至る経路の長さ（例えば４００ｎｍ）は、上部電極３４の厚さ（例えば５０ｎｍ）に比べて十分に長いため、この経路中において水素は、水素トラップ膜４に確実にトラップされるようになっている。また、前記したように水素トラップ膜４と水素バリア膜５との間の密着性が高いことから、これらの間（界面）を通ろうとする水素の量が少なくなり、これによって水素トラップ膜４による水素のトラップ性が高まり、水素に起因する強誘電体膜３３の劣化が防止されている。

また、層間絶縁膜６の前記第１プラグ２６上に、これと導通する第３プラグ６５を形成する。具体的には、第１プラグ２６等と同様に、第１プラグ２６を露出させる貫通孔を形成し、この貫通孔内に例えばＴｉとＴｉＮを順次スパッタリング法で成膜して、密着層（図示せず）を形成する。そして、前記貫通孔内を含む層間絶縁膜６上の全面に、例えばＣＶＤ法でタングステンを成膜して前記貫通孔内にタングステンを埋め込み、層間絶縁膜６上をＣＭＰ法等で研磨することにより、層間絶縁膜６上のタングステンを除去する。このようにして前記貫通孔内に第３プラグ６５を埋設する。

そして、第３プラグ６５が形成された層間絶縁膜６上に、例えばアルミニウムをスパッタリング法等で成膜し、この膜を公知のレジスト技術及びエッチング技術等を用いてパターニングする。これにより、図１に示したように前記第３プラグ６５と導通する配線（ビット線）８１と、前記第４プラグ７と導通する配線（グランド線）８２と、を形成する。このようにして、強誘電体メモリ装置１を製造することができる。

このようにして得られた強誘電体メモリ装置１にあっては、上部電極３４と水素バリア膜５との間に水素トラップ膜４を設けているので、例えばコンタクトホール７０への第４プラグ（プラグ導電部）７の埋設時などに、雰囲気中の水素がコンタクトホール７０内に侵入しても、これを水素トラップ膜４で容易にトラップすることができる。したがって、水素バリア膜５と上部電極３４との間を通って水素が侵入し、強誘電体膜３３に到達してしまうことを防止することができ、これにより、強誘電体膜３３が還元されてしまうことによってその強誘電体特性が劣化してしまうのを防止することができる。
また、この強誘電体メモリ装置１の製造方法にあっては、プロセス中に雰囲気中の水素によって強誘電体膜３３の強誘電体特性が劣化してしまうのを防止することができ、したがって良好な強誘電体特性を有する強誘電体キャパシタ３を備えた強誘電体メモリ装置１を提供することができる。

なお、本発明は前記実施形態に限定されることなく、本発明の要旨を逸脱しない範囲で種々の変更が可能である。例えば、前記実施形態ではスタック型の強誘電体メモリ装置１を採用したが、プレーナ型等を採用してもよい。
また、バリア層３１についても、ＴｉＡｌＮによる単層構造でなく、例えばＴｉＮとＴｉＡｌＮとをこの順に積層してなる構造としてもよく、さらには、このバリア層３１を省略して直接下部電極３２を形成するようにしてもよい。

本発明の強誘電体メモリ装置の一実施形態の概略構成を示す側断面図である。 強誘電体キャパシタを示す要部拡大図である。 （ａ）〜（ｄ）は強誘電体メモリ装置の製造方法を示す工程説明図である。 （ａ）〜（ｃ）は強誘電体メモリ装置の製造方法を示す工程説明図である。

符号の説明

１…強誘電体メモリ装置、２…基体、３…強誘電体キャパシタ、４…水素トラップ膜、５…水素バリア膜（絶縁性水素バリア膜）、６…層間絶縁膜、７…第４プラグ（プラグ導電部）、２１…シリコン基板（基板）、２２…トランジスタ（駆動素子）、３２…下部電極（第１電極）、３３…強誘電体膜、３４…上部電極（第２電極）、３４ａ…低抵抗金属膜３４ａ、３４ｂ…金属酸化物膜（導電性金属酸化物膜）、３４ｃ…低抵抗金属膜、７０…コンタクトホール

Claims (12)

1. 基板上方に設けられた第１電極と該第１電極上に設けられた強誘電体膜と該強誘電体膜上に設けられた第２電極とを有する強誘電体キャパシタと、
   前記強誘電体キャパシタの前記第２電極の上面を覆って形成された水素トラップ膜と、
   前記水素トラップ膜の上面及び側面と前記強誘電体キャパシタの側面とを覆って設けられた絶縁性水素バリア膜と、
   前記絶縁性水素バリア膜を覆って設けられた層間絶縁膜と、
   前記層間絶縁膜と前記絶縁性水素バリア膜と前記水素トラップ膜とを貫通して前記第２電極に通じるコンタクトホールと、
   前記コンタクトホール内に設けられたプラグ導電部と、を含むことを特徴とする強誘電体メモリ装置。
2. 前記絶縁性水素バリア膜がアルミニウム酸化物からなることを特徴とする請求項１記載の強誘電体メモリ装置。
3. 前記水素トラップ膜が、イリジウム酸化物、チタン酸化物から選択された少なくとも一種からなることを特徴とする請求項１又は２に記載の強誘電体メモリ装置。
4. 前記水素トラップ膜の厚さが、２ｎｍ以上２０ｎｍ以下であることを特徴とする請求項１〜３のいずれか一項に記載の強誘電体メモリ装置。
5. 前記第２電極には、少なくとも導電性金属酸化物膜が含まれていることを特徴とする請求項１〜４のいずれか一項に記載の強誘電体メモリ装置。
6. 前記第２電極は、少なくともその最表層が金属膜であることを特徴とする請求項１〜５のいずれか一項に記載の強誘電体メモリ装置。
7. 基板上方に、第１電極層と強誘電体層と第２電極層と水素トラップ層とを積層する工程と、
   前記第１電極層と前記強誘電体層と前記第２電極層と前記水素トラップ層とをパターニングして、第１電極と強誘電体膜と第２電極とを含む強誘電体キャパシタと、該強誘電体キャパシタの前記第２電極の上面を覆う水素トラップ膜とを形成する工程と、
   前記水素トラップ膜の上面及び側面と前記強誘電体キャパシタの側面とを覆って水素バリア膜を形成する工程と、
   前記水素バリア膜を覆って層間絶縁膜を形成する工程と、
   前記層間絶縁膜と前記水素バリア膜と前記水素トラップ膜とをエッチングして、前記第２電極に通じるコンタクトホールを形成する工程と、
   前記コンタクトホール内に、プラグ導電部を形成する工程と、を含むことを特徴とする強誘電体メモリ装置の製造方法。
8. 前記絶縁性水素バリア膜を、アルミニウム酸化物で形成することを特徴とする請求項７記載の強誘電体メモリ装置の製造方法。
9. 前記水素トラップ膜を、イリジウム酸化物、チタン酸化物から選択された少なくとも一種から形成することを特徴とする請求項７又は８に記載の強誘電体メモリ装置の製造方法。
10. 前記水素トラップ膜の厚さを、２ｎｍ以上２０ｎｍ以下にすることを特徴とする請求項７〜９のいずれか一項に記載の強誘電体メモリ装置の製造方法。
11. 前記第２電極が、少なくとも導電性金属酸化物膜を含むことを特徴とする請求項７〜１０のいずれか一項に記載の強誘電体メモリ装置の製造方法。
12. 前記第２電極は、少なくともその最表層が金属膜であることを特徴とする請求項７〜１１のいずれか一項に記載の強誘電体メモリ装置の製造方法。

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